【課題】絶縁ゲート構造を有する横型の高耐圧半導体装置において、セル面積の増大を抑えつつ、素子全体の耐圧を向上させること。
【解決手段】平面レイアウトにおいて、トラック形状のゲート電極３８は、直線状に延びるコレクタ電極４０を囲む。トラック形状のエミッタ電極３７は、ゲート電極３８を囲む。トラック形状の第１分離トレンチ４３ａは、エミッタ電極３７を囲む。第２分離トレンチ４３ｂは、第１分離トレンチ４３ａを囲む。第１分離トレンチ４３ａと第２分離トレンチ４３ｂの間の領域は、ｎ型の分離シリコン領域４４である。分離シリコン領域４４は、エミッタ電極３７と同電位になっている。ゲート電極３８を通る切断線Ｑ−Ｒ−Ｓにおける断面構成において、ゲート電極３８の弧状部分に対応するＲ−Ｓ間のｐベース領域の深さは、ゲート電極３８の直線状部分に対応するＱ−Ｒ間のｐベース領域の深さよりも浅い。 （もっと読む）

【課題】ホットキャリアの生成を可及的に抑制してインパクトイオンによる電流を減少させ、パンチスルーが少なく安定した閾値を得ることができ、オン抵抗の低い十分な耐圧を得ることを可能とする高耐圧トランジスタを実現する。
【解決手段】高耐圧トランジスタにおいて、チャネル領域１４を、ｐ型不純物を高濃度に有する高濃度領域１４ａと、ｎ型不純物領域１３ａ（オフセット不純物領域１９）の端部と高濃度領域１４ａの端部との間の領域であって高濃度領域１４ａよりもｐ型不純物を低濃度に有する低濃度領域１４ｂとから構成する。 （もっと読む）

【課題】 バイポーラで動作する横型半導体装置において、オン電圧を低くする技術を提供する。
【解決手段】 半導体装置１０は、半導体層５４の表面に設けられている第１主電極２０と第２主電極２を備えている。半導体層５４は、第１主電極２０に接触しているｎ型の第１半導体領域２４と、第２主電極２に接触しているｐ型の第２半導体領域５８と、第１半導体領域２４と第２半導体領域５８の間に設けられているｎ型の第３半導体領域１２を有している。第３半導体領域１２は、第１半導体領域２４と第２半導体領域５８を結ぶ第１方向に沿って伸びている第１層８と第２層４０を有している。第１層８と第２層４０は、第１方向に直交する第２方向に並んでいる。第１層８は、不純物濃度が第１方向に均一である。第２層４０は、第１層８よりも不純物濃度が濃く、不純物濃度が第１半導体領域２４側から第２半導体領域５８側に向けて増加している。 （もっと読む）

【課題】オン抵抗を低減できＭＯＳＦＥＴを提供する。
【解決手段】半導体装置１００は、半導体基板ＳＢと、ｎ^-エピタキシャル層ＥＰと、ｐ型バックゲート領域ＢＧと、ｎ⁺ソース領域ＳＲと、ｎ型ドレイン領域ＤＲと、ゲート電極ＧＥと、ｎ型高濃度領域ＨＲとを備えている。ｎ⁺ソース領域ＳＲは、ｐ型バックゲート領域ＢＧ内の主表面１２に形成されている。ｎ型ドレイン領域ＤＲは、ｐ型バックゲート領域ＢＧを挟んでｎ⁺ソース領域ＳＲと対向するように主表面１２に形成されている。ゲート電極ＧＥは、ｐ型バックゲート領域ＢＧ上に形成されている。ｎ型高濃度領域ＨＲは、ｎ^-エピタキシャル層ＥＰよりも高いｎ型不純物濃度を有し、ｐ型バックゲート領域ＢＧとｎ型ドレイン領域ＤＲとの間に位置し、かつｐ型バックゲート領域ＢＧとｎ⁺ソース領域ＳＲとのｐｎ接合部よりも主表面１２から深い位置にピーク濃度を有している。 （もっと読む）

第１絶縁ゲート電界効果トランジスタ（１）が第２電界効果トランジスタＦＥＴ（２）と直列に接続された半導体デバイスであって、前記第１絶縁ゲート電界効果トランジスタの厚くドープされたドレイン接点領域（１９１）へ電気的に接続されている厚くドープされたソース領域（１９Ａ）を前記第２電界効果トランジスタ（２）が有し、更に第２電界効果トランジスタ（２）のピンチ電圧Ｖｐよりも前記第１絶縁ゲート電界効果トランジスタ（１）のブレークスルー電圧の方が高い前記半導体デバイス。
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【課題】 絶縁ゲート型半導体素子が形成されるウェル領域は拡散領域であり、その底部ほど不純物濃度が薄くなり、抵抗が増加する問題がある。このため特に、アップドレイン構造の絶縁ゲート型半導体素子ではオン抵抗が増加する問題があった。
【解決手段】 ｐ型ウェル領域を、２つのｐ型不純物領域を積層することにより構成する。それぞれのｐ型不純物領域は、表面にｐ型不純物を注入したｎ型半導体層を順次積層し、熱処理により同時に拡散してｐ型ウェル領域とする。これにより、所望の耐圧を確保するのに十分な不純物濃度が所望の深さまで略均一なｐ型ウェル領域を得ることができる。 （もっと読む）

【目的】耐圧とオン抵抗のトレードオフを改善し、高耐圧で低オン抵抗のトレンチ横型パワーＭＯＳＦＥＴなどの半導体装置およびその製造方法を提供する。
【解決手段】ピラー部３０の側壁に局所的に厚い酸化膜１０を形成し、さらにｐリサーフ領域４と第２ｎドレイン領域８を形成することで、第２ｎドレイン領域８の不純物濃度を上げても高耐圧が得られると同時に低オン抵抗化を図ることができる。 （もっと読む）

【課題】 他の半導体素子とのオンチップ化が容易で高駆動能力を有する半導体装置を提供する。
【解決手段】 半導体基板１に設けられた第１導電型ウェル領域２に、トレンチ領域１２を複数本設けられており、ソース電極１０は、前記トレンチ領域１２の間の基板表面に設けられた第２導電型ソース領域６とオーミック接合されている。また、第２導電型ソース領域６と隣接して第１導電型高濃度領域１１が設けられており、第２導電型ソース領域６と共にソース電極１０にバッティングコンタクトされ、基板電位が固定されるようになっている。第２導電型ドレイン領域５はトレンチ領域１２の底部に設けられており、トレンチ領域１２の内部に埋め込まれたドレイン電極９によって基板表面に取り出されている。ゲート電極４ａ、４ｂ及びドレイン電極９に任意の電圧を印加することにより、第２導電型ソース領域６から第２導電型ドレイン領域５にキャリアが矢印８の方向流れ、半導体装置がオン状態となる。 （もっと読む）

【課題】 トレンチによりゲート幅を広くしたＭＯＳトランジスタからなる半導体装置の駆動能力を向上させる。
【解決手段】 ウェル領域２にはゲート幅方向にウェル領域２に凹凸構造（１１ａ、１１ｂ）が形成されており、絶縁膜４を介して、凹部１１ａの内部及び凸部１１ｂの上面部にゲート電極３が形成されている。ゲート電極３のゲート長方向の一方の側には上部ソース領域５ａと下部ソース領域５ｂが形成されており、他方の側には上部ドレイン領域６ａ、下部ドレイン領域６ｂが形成されている。このように、ソース領域、ドレイン領域に下部ソース領域５ｂ、下部ドレイン領域６ｂを形成することにより、ゲート長Ｌが短くなるにつれて生じるチャネル領域９の上方の電流集中を抑えチャネル領域９全体に均一に電流を流すことができるようになり、ウェル領域２に形成された凹凸構造によって実効的なゲート幅が広がる。このため、半導体装置１のオン抵抗が低下し、駆動能力が高まる。 （もっと読む）

【課題】電力用半導体装置において十分な基板強度を確保しつつ低オン抵抗且つ高耐圧でスイッチング速度を向上できるようにする。
【解決手段】Ｐ型の半導体基板１に形成されたＮ型のリサーフ領域２と、半導体基板１の上部にリサーフ領域２と隣接したＰ型のベース領域３と、ベース領域３にリサーフ領域２と離隔したＮ型のエミッタ／ソース領域８と、ベース領域３にエミッタ／ソース領域８と隣接したＰ型のベース接続領域１０と、エミッタ／ソース領域８の上からベース領域３の上及びリサーフ領域２の上に形成されたゲート絶縁膜６並びにゲート電極７と、リサーフ領域２にベース領域３と離隔したＰ型のコレクタ領域４とを有している。半導体基板１は、その抵抗値が半導体基板１に添加された不純物濃度で決まる抵抗値の２倍以上となるように結晶欠陥が導入されている。 （もっと読む）

【課題】耐圧性が高い電界効果トランジスタおよびその製造方法を提供すること。
【解決手段】ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、基板と、前記基板上に形成された、リセス部を有する半導体動作層と、前記リセス部を含む前記半導体動作層上に形成された絶縁膜と、前記リセス部における前記絶縁膜上に形成されたゲート電極と、前記半導体動作層上に前記リセス部を挟んで形成され、前記半導体動作層に電気的に接続されたソース電極およびドレイン電極と、を備え、前記リセス部が前記半導体動作層に対して傾斜して立ち上がっている側壁部を有する。 （もっと読む）

【課題】ブレークダウン電圧を高くすること、及びオン抵抗を小さくすることの両方を実現する。
【解決手段】半導体基板上に形成され、ソースＮ＋領域８及びボディコンタクト領域９、ゲート領域、ドリフト領域及びドレインＮ＋領域６を備え、上記ドリフト領域がドレインＮ＋領域６と上記ゲート領域の間に設けられるＭＯＳ電界効果トランジスタにおいて、上記ゲート領域は、ゲート電極１０と、ゲート電極１０から突き出た複数のトレンチ４を有し、上記ドリフト領域は、複数のトレンチ４と少なくとも１つ以上のドリフト部とが交互に配置されており、ゲート電極１０は、内部に濃くドープされたポリシリコンを有し、複数のトレンチ４は、それぞれ内部に薄くドープされたポリシリコン電極５を有する。 （もっと読む）

【課題】オン抵抗を低減し、かつ耐圧を向上し、小型化を図る半導体装置の提供。
【解決手段】半導体装置２００は、主表面１２を有する半導体基板ＳＢと、半導体基板ＳＢに形成された絶縁ゲート型電界効果部を有する半導体素子とを備える。半導体素子は、エピタキシャル層ＥＰとバックゲート領域ＢＧとソース領域ＳＲとドレイン領域ＤＲとゲート電極ＧＥと不純物領域ＩＭ１とを含む。バックゲート領域ＢＧはエピタキシャル層ＥＰとｐｎ接合を構成し、第２導電型である。ソース領域ＳＲはバックゲート領域ＢＧ内の主表面１２に形成され、第１導電型である。ドレイン領域ＤＲはバックゲート領域ＢＧおよびエピタキシャル層ＥＰを挟んでソース領域ＳＲと対向するように主表面１２に形成され、第１導電型である。不純物領域ＩＭ１はエピタキシャル層ＥＰを挟んでバックゲート領域ＢＧの下に位置し、かつエピタキシャル層ＥＰとｐｎ接合を構成し、第２導電型である。 （もっと読む）

【課題】チャネル移動度のような電気的特性の優れた炭化ケイ素半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１は、面方位｛０００１｝に対しオフ角が５０°以上６５°以下である、炭化ケイ素からなる基板２と、半導体層（図１のｐ型層４）と絶縁膜（図１の酸化膜８）とを備える。半導体層（ｐ型層４）は基板２上に形成され、炭化ケイ素からなる。絶縁膜（酸化膜８）は、半導体層（ｐ型層４）の表面に接触するように形成されている。半導体層と絶縁膜との界面（チャネル領域と酸化膜８との界面）から１０ｎｍ以内の領域における窒素原子濃度の最大値が１×１０²¹ｃｍ^-3以上である。 （もっと読む）

【課題】高耐圧トランジスタを有する半導体装置において、チップサイズを大きくすることなく、高耐圧化と同時にオン電流の低減を図る。
【解決手段】Ｎ型ドレイン領域１４から見てＰ型ボディ領域４側のＮ型ドリフト領域５内にトレンチオフセット領域２が形成されている。トレンチオフセット領域２のＮ型ソース領域１３側の側面及び底面に接するように、Ｎ型ドリフト領域５の平均不純物濃度よりも低い不純物濃度を持つＮ型電界緩和領域７が設けられている。 （もっと読む）

トランジスタが、ソースと、ドレインと、ゲートとを含む。ソースは、ｐドープｐ型ボディと、ｐ型ボディと重複するｐ^＋領域と、ｐ^＋領域に近接してｐ型ボディと重複するｎ^＋領域と、第１のｎ^＋領域の深さに略等しい深さを有し、第１のｎ^＋領域と重複する、トランジスタのソース領域内にのみ設けられたｎドープのソース高二重拡散（ＳＨＤＤ）領域とを含む。ドレインは、第２のｎ^＋領域と、第２のｎ^＋領域と重複するｎドープの浅いドレインとを含む。ゲートは、ゲート酸化物と、ゲート酸化物上の導電材料とを含む。ＳＨＤＤ領域は、ゲート酸化物の下方で第１のｎ^＋領域より更に横方向に延びる。ＳＨＤＤ領域は、ｎドープの浅いドレインのドーパント濃度より高く、第１のｎ^＋領域のドーパント濃度より低いドーパント濃度を用いて注入される。 （もっと読む）

【課題】 低コストで製造が可能な低オン抵抗且つ高耐圧な半導体装置及びその製造方法を提供する。
【解決手段】 Ｐ型の半導体基板１上に形成された、Ｎ型のウェル領域２と、ウェル領域２内に形成されたＰ型のボディ領域３と、ボディ領域３内に形成されたＮ型のソース領域６と、ウェル領域２内において、ボディ領域３とは離間して形成されたＮ型のドレイン領域８と、ボディ領域３の一部上層を含む領域に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上層に形成されたゲート電極９と、ウェル領域２内において、ボディ領域３の底面に接触すると共に、半導体基板１面と平行方向にドレイン領域８の下方領域に延在するＰ型の埋め込み拡散領域４と、を備える。 （もっと読む）

【課題】従来の横型ＭＯＳＦＥＴ２０は、オン抵抗低減のために配置された比較的高い不純物濃度を有するＮ型不純物領域４４の近傍で空乏層ａが延びにくく、ゲート電極３９のドレイン側端部まで達せず、ドレイン側端部に集中する高電界でホットキャリアが発生し、Ｖｔが変動するという不具合があった。
【解決手段】本発明の横型ＭＯＳＦＥＴ１は、Ｐ^＋型ベース領域３５とＮ^＋＋型ドレイン領域３６の間のＮ⁻型半導体層３３の表面層に、Ｎ⁻型半導体層３３より高い不純物濃度を有するＮ^＋型高濃度領域５と、その表面層に、一端をＰ^＋型ベース領域３５に接しつつＮ^＋＋型ドレイン領域３６に向かって延在するＮ^＋型高濃度領域５よりも低い不純物濃度を有する複数のＮ⁻型低濃度領域６とを有する。 （もっと読む）

【課題】 トレンチ構造を有する横型半導体装置の駆動能力を向上させる。
【解決手段】 ウェルには、ゲート幅方向にウェルに凹凸を設けるためのトレンチ部が形成されており、絶縁膜を介して、トレンチ部の内部及び上面部にゲート電極が形成されている。ゲート電極のゲート長方向の一方の側にはソース領域が形成されており、他方の側にはドレイン領域が形成されている。ソース領域とドレイン領域は、何れも、トレンチ内部に充填された不純物を含む多結晶シリコンからの不純物拡散によって形成され、ゲート電極の底部近傍（トレンチ部の底部近傍）の深さまで形成されている。このように、ソース領域とドレイン領域を深く形成することで、ゲート電極部位で浅い部分に集中して流れていた電流がトレンチ部の全体に一様に流れるようになり、ウェルに形成された凹凸によって実効的なゲート幅が広がる。この結果、半導体装置のオン抵抗が低下し、駆動能力が高まる。 （もっと読む）

【課題】エレクトロマイグレーションの発生を抑制でき、ＧａＮ系半導体素子の低オン抵抗という利点を維持しつつ、信頼性の向上を図ったＧａＮ系半導体装置を提供する。
【解決手段】ＧａＮ系半導体装置２０は、オン状態で２つの電極間で能動層２５を介して電流が流れるソース電極３１およびドレイン電極３２と、ゲート電極３３と、裏面電極３４とを備える。ソース電極３１は、能動層２５におけるソース電極３１を形成する部分を、能動層２５の表面側からＰ型のシリコン基板２１に達する深さまで掘った溝２７の内壁面に、その表面側からシリコン基板２１と接触する位置まで延びている。ソース電極３１には、シリコン基板２１および能動層２５の両方にオーミック接合する金属を用いている。 （もっと読む）