【課題】低抵抗・高耐圧で電流コラプス現象の影響の小さいGaN系電界効果トランジスタの製造方法を提供する。
【解決手段】 GaN系電界効果トランジスタの製造方法は、基板１０１上にＡｌＮ層１０２、バッファ層１０３、チャネル層１０４、ドリフト層１０５および電子供給層１０６をエピタキシャル成長させる工程と、リセス部１０８を形成する工程と、アロイ工程におけるアニール時に電子供給層１０６を保護する保護膜１１３を、リセス部１０８の内表面、電子供給層１０６、ソース電極１０９、ドレイン電極１１０および素子分離部分１３０上に形成する工程と、オーミック接触を得るためのアニールを行なうアロイ工程と、保護膜１１３を除去し、ゲート絶縁膜を、リセス部１０８の内表面、電子供給層１０６、ソース電極１０９、ドレイン電極１１０および素子分離部分１３０上に形成する工程と、リセス部１０８のゲート絶縁膜上にゲート電極を形成する工程とを備える。 （もっと読む）

【課題】オン抵抗の増加を抑制する半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１導電型の半導体基板１と、第２導電型の延長ドレイン層２と、第１導電型のコレクタ層４と、コレクタ電極５と、第１導電型ベース層８と、複数の第２導電型エミッタ層９と、第１導電型コンタクト層１０と、エミッタ電極１１と、ゲート酸化膜１２と、ゲート電極１３とを備え、ベース層８はエミッタ電極１１からコレクタ電極５に向かう方向に対して垂直方向に離散的に形成されており、コンタクト層１０のコレクタ電極５側界面は、複数のエミッタ層９に隣接する領域ではゲート電極１３のエミッタ層９側界面の直下まで形成されており、コンタクト層１０のコレクタ電極５側界面は、エミッタ層９の直下においてはゲート電極１３のエミッタ層９側界面よりもエミッタ電極１１側に形成されている。 （もっと読む）

【課題】フィン型電界効果トランジスタの寄生抵抗を低減し、駆動電流を増大させる。
【解決手段】半導体基板本体部１０１と、半導体基板本体部１０１の上に突成された、フィン１０８と、を有し、フィン１０８は、両端側の一対のソース／ドレイン領域１０６および一対のソース／ドレイン領域１０６に挟まれたチャネル領域１０７を有するものとして構成された、半導体基板と、
半導体基板本体部１０１の上に形成された、シリコン酸化物からなる、素子分離絶縁膜１０２と、
素子分離絶縁膜１０２の上に形成された、シリコン窒化物又はシリコン炭窒化物からなる、被膜１０９と、
チャネル領域１０７におけるフィン１０８の上に形成されたゲート絶縁膜と、
ゲート絶縁膜を介してフィン１０８におけるチャネル領域１０７を挟むように形成された、ゲート電極１０３と、
ソース／ドレイン領域１０６を覆うと共に被膜１０９と隙間なく当接する、応力印加層１０５と、を備える。 （もっと読む）

【課題】高速度ＭＯＳＦＥＴを形成するための半導体デバイス技術が要請されている。
【解決手段】トランジスタゲートサイドウォールスペーサ（２７）に埋め込まれた導電層（２４）を形成することによって高速ＭＯＳトランジスタ（３２）は、用意される。この埋め込まれた導電層（２４）は、トランジスタ（３２）のゲート電極（１８）とソース／ドレイン領域（２８）から電気的に絶縁している。埋め込まれた導電層（２４）は、ソース／ドレイン伸長領域（３０）を覆うように配置され、ソース／ドレイン領域（２８）直列抵抗を低くすることでソース／ドレイン伸長領域内に電荷を蓄積する。 （もっと読む）

【課題】 ドリフト領域を自己整合的に決定することができ、オン抵抗の小さいＤＭＯＳ
トランジスタを含む半導体装置の製造方法を提供することを目的とする。
【解決手段】
ドレイン領域２４側のサイドウォール３２が、ソース領域２２側の前記サイドウォール
３１に比べ水平方向の厚さが厚く、かつ、ドレイン領域２４が形成されたＰ−型半導体層
２表面及びソース領域２２が形成されたＰ−型半導体層２の表面が、ゲート酸化膜１０底
部のＰ−型半導体層２表面及びサイドウォール３１、３２底部のＰ−型半導体層２表面よ
り低い位置に形成され、さらにシリサイド層３５ａがゲート電極１１上面のドレイン領域
２４側端まで形成されている。 （もっと読む）

【課題】移動体通信装置用半導体装置（ＲＦパワーモジュール）の電力付加効率を向上させる。
【解決手段】パワーＭＯＳＦＥＴのゲート電極７とｎ^＋型ドレイン領域１５との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極７に最も近いｎ⁻型オフセットドレイン領域９の不純物濃度を相対的に低く、ゲート電極７から離間したｎ型オフセットドレイン領域１３の不純物濃度を相対的に高くする。これにより、オン抵抗（Ｒｏｎ）と帰還容量（Ｃｇｄ）を共に小さくすることができるので、増幅素子をシリコンパワーＭＯＳＦＥＴで構成したＲＦパワーモジュールの小型化と電力付加効率の向上を図ることができる。 （もっと読む）

【課題】低抵抗・高耐圧で電流コラプス現象の影響の小さいＧａＮ系電界効果トランジスタおよびその製造方法を提供する。
【解決手段】ＧａＮ系電界効果トランジスタ（ＭＯＳＦＥＴ）１００は、基板１０１上に、ｐ−ＧａＮからなるチャネル層１０４、電子供給層１０６、電子供給層よりもバンドギャップエネルギーが小さい表面層１０７を順次積層し、電子供給層および表面層の一部をチャネル層に到る深さまで除去してリセス部１０８を形成したものである。表面層上には、リセス部を挟んでソース電極１０９およびドレイン電極１１０が形成され、表面層上およびチャネル層表面を含むリセス部内表面上にゲート絶縁膜１１１が形成され、さらにリセス部においてゲート絶縁膜上にはゲート電極１１２が形成されている。 （もっと読む）

【課題】ゲート絶縁膜形成工程のような大きな熱負荷を避けて、チャネルの最上面の不純物濃度を薄くした、深さ方向のドーピング・プロファイルを実現し、オン電流が向上する半導体装置の製造方法を提供することである。
【解決手段】 ゲート電極形成後にゲート電極をマスクにして角度１０度以下でチャネル不純物をイオン注入し、この後、チャネル不純物の活性化を、基板表面から所定の深さのチャネル不純物濃度がゲート長方向に一定になるように、ＲＴＡを用いたアニールで行う、さらに、その後のエクステンション／ハロー注入、深いＳ／Ｄ注入の後の活性化を、拡散レスアニールで行う。 （もっと読む）

【課題】 オン抵抗の小さいＤＭＯＳトランジスタを含む半導体装置の製造方法を提供することを目的とする。
【解決手段】
ＣＭＯＳトランジスタ１は、ゲート電極９と、Ｎ＋型のソース領域３と、Ｎ＋型のドレイン領域４を備える。ＤＭＯＳトランジスタ２１は、ゲート電極２９と、Ｎ＋型のソース領域２３と、Ｎ―型のドリフト領域３０と、ドレイン領域２４と、シリサイド層３２ａを備える。ゲート電極９のソース領域３側とドレイン領域４側の側部にはサイドウォール８Ｂが設けられ、ゲート電極２９のソース領域２３側とドレイン領域２４側の側部にはサイドウォール２８Ｃ、２８Ｄが設けられている。ドレイン領域２４側のサイドウォール２８Ｃは、ソース領域２３側のサイドウォール２８Ｄ、及びサイドウォール２Ｂよりもチャネル方向に沿う厚さが厚い。さらに、シリサイド層３２ａがゲート電極９上面のドレイン領域２４側端まで形成されている。 （もっと読む）

【課題】本発明は、半導体素子及びその製造方法を提供する。
【解決手段】実施の形態による半導体素子は第２導電型（Ｎ型）のウェル１１０が形成された基板１００、及びドレイン領域１５０を含み、前記基板１００に形成されるＬＤＭＯＳ素子として、前記ドレイン領域１５０の一側に形成されるフィールドオキサイド１３０と、前記フィールドオキサイド１３０下側の基板に形成される第１導電型不純物層１６１、１６２、１６３と、前記第１導電型不純物層１６１、１６２、１６３とフィールドオキサイド１３０の間に形成される第２導電型不純物層１７１、１７２、１７３と、を含むＬＤＭＯＳ素子を含む。本実施の形態はＬＤＭＯＳ素子のブレークダウン電圧を増加させて素子の内圧を高めると共に、電流の移動距離を短縮させてオン抵抗を減少させることができる。 （もっと読む）

【課題】
オン抵抗の低減を図った横型ＭＯＳトランジスタを提供する。
【解決手段】
第１導電型の半導体層と、半導体層の第１領域に深さ方向に形成される第１酸化膜と、半導体層の第１領域とは離間した第２領域に深さ方向に形成される第２酸化膜と、半導体層内で第１酸化膜に隣接する領域に深さ方向に形成されるゲート電極と、半導体層内で第２酸化膜に隣接する領域に形成される制御電極と、半導体層の第１酸化膜と第２酸化膜で挟まれる領域の表面部のうちの第１酸化膜の近傍の領域に形成される第２導電型領域と、第２導電型領域の表面部のうちの第１酸化膜の近傍の領域に形成される第１導電型領域と、第１導電型領域及び第２導電型領域の上に形成されるソース電極と、半導体層の第１酸化膜と第２酸化膜で挟まれる領域の表面部のうちの第２酸化膜の近傍の領域に形成される第１導電型領域と、第１導電型領域の上に形成されるドレイン電極とを含む。 （もっと読む）

【課題】ＬＤＭＯＳ素子においてのオン抵抗を減少させることができる半導体素子及びその製造方法を提案する。
【解決手段】本実施例による半導体素子は、第１導電型のウェル１１０が形成された基板１００と、及びゲート電極１８２を含んで、前記基板１００に形成されるＬＤＭＯＳ素子として、前記ゲート電極１８２一側の基板１００に形成されるソース領域１３２と、前記ゲート電極１８２他側の基板１００に形成されるドレイン領域１３３と、前記ゲート電極１８２下側の基板１００に形成される第１導電型の不純物層１４０を含むＬＤＭＯＳ素子と、を含む。 （もっと読む）

【課題】ＣＭＩＳのソース・ドレイン領域端部における転位の発生および拡散抵抗の上昇を防止する。
【解決手段】ＣＭＩＳにおけるソース・ドレイン領域１２、１４の形成時、シリコン基板１に不純物をイオン注入する前に、Ｐウエル層４には転位抑制元素としてアルゴンを打ち込み、かつＮウエル層５には窒素を転位抑制元素として打ち込む。これにより転位の発生を抑制しつつ、かつ、Ｐウエル層４とＮウエル層５それぞれに適した転移抑制元素を打ち分けることで拡散抵抗の上昇を抑制し、歩留まりを向上させ、素子の信頼性を高めることができる。 （もっと読む）

【課題】低い閾値電圧を有するＦＥＴおよび高い閾値電圧を有するＦＥＴのいずれも高性能な特性を有する半導体装置を提供する。
【解決手段】半導体装置１００は、ＦＥＴ１０２と、ＦＥＴ１０２よりも高い閾値電圧を持つＦＥＴ１０４を同一半導体基板上に備える。ＦＥＴ１０２は、ゲート絶縁膜１１４とゲート電極１２６を備える。ＦＥＴ１０４は、ゲート絶縁膜１１４とゲート電極１２１を備える。ＦＥＴ１０２のゲート電極１２６、ＦＥＴ１０４のゲート絶縁膜１１４、ゲート電極１２１はＨｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔａ、Ｗからなる群から選択される少なくとも一つの金属を含む。ＦＥＴ１０４のゲート絶縁膜１１４とゲート電極１２１との界面における前記金属の濃度は、ＦＥＴ１０２のゲート絶縁膜１１４とゲート電極１２６との界面における前記金属の濃度よりも高い。 （もっと読む）

【課題】炭化珪素基板上に、高耐圧で低抵抗なＭＯＳ電界効果トランジスタを形成する。
【解決手段】第１の導電型を持つ炭化珪素半導体の活性層（１）と、該活性層の表面部分に形成された第２の導電型のソース領域（４）と、該ソース領域から間隔をおくように形成された第２の導電型のドリフト領域（２）と、該ドリフト領域の表面部分に形成された第１の導電型の電界緩和領域（６）と、第２の導電型のドレイン領域（３）と、ソース領域とドリフト領域とで挟まれた領域の上に形成されたゲート絶縁膜（１１）及びゲート電極（１２）と、を具備する。電界緩和領域（６）は、互いの投影方向においてゲート電極（１２）と重なる部分を持ち、ドリフト領域上のゲート電極（１２）の端点の位置（II）から電界緩和領域のドレイン側の端点（IV）までの長さは、電界緩和領域の該端点（IV）からドレイン領域の端点（Ｉ）までの長さよりも短い。 （もっと読む）

【課題】静止耐圧の向上と低オン抵抗化とを両立できる半導体装置及びその製造方法を提供する。
【解決手段】Ｐ型の半導体基板１１１内に下から順にＮ^- 型の第１ドレインオフセット領域１１２、Ｎ^- 型の第２ドレインオフセット領域１１３、及びＮ^- 型の第３ドレインオフセット領域１１４が形成されている。第２及び第３ドレインオフセット領域１１３及び１１４内にＰ^- 型のボディ領域１１５が形成されている。第２ドレインオフセット領域１１３の不純物濃度は、第１及び第３ドレインオフセット領域１１２及び１１４よりも低い。ボディ領域１１５のカーバチャー部１３１は第２ドレインオフセット領域１１３内に位置する。 （もっと読む）

【課題】耐圧確保とターンオフタイム短縮の両立が可能なＩＧＢＴ構造を有する半導体装置を提供する。
【解決手段】縦型ＩＧＢＴ構造とＰＭＯＳＦＥＴ３０とが半導体基体上に一体で形成されている半導体装置１０を構成する。この半導体装置は、ＰＭＯＳＦＥＴ３０のドレイン電極２９と、ＩＧＢＴのコレクタ１１とが電気的に接続されている。また、ＰＭＯＳＦＥＴ３０のソース領域（第２のベース領域１４）とドリフト領域１２とにまたがって形成されたドリフト領域の取り出し領域（ＮＳＤ１９）が、ＰＭＯＳＦＥＴ３０のソース領域の取り出し領域（ＰＳＤ２０）と導電膜により接続されている。 （もっと読む）

【課題】本発明は、低オン抵抗でノーマリーオフ型の窒化物半導体素子を提供する。
【解決手段】本発明の一態様によれば、ｐ型窒化物半導体の第１の半導体層と、第１の半導体層上に設けられたアンドープ窒化物半導体の第２の半導体層と、第２の半導体層上に選択的に設けられたアンドープまたはｎ型窒化物半導体の第３の半導体層と、第３の半導体層上に設けられた第１の主電極と、第３の半導体層上に設けられた第２の主電極と、第２の半導体層上に設けられた絶縁膜と、絶縁膜上に設けられた制御電極と、を備え、第３の半導体層のバンドギャップは、第２の半導体層のバンドギャップよりも大きく、制御電極は、第１の主電極と第２の主電極との間に位置することを特徴とする窒化物半導体素子が提供される。 （もっと読む）

【課題】起動回路と周辺回路とを併せて集積化し得る半導体装置を提供する。
【解決手段】領域４１１においては、素子分離領域により規定されるドレイン領域１２１にボディ領域が形成され、ボディ領域にＮ型のソース領域が形成される。ドレイン領域１２１とＮ型のソース領域との間に第１のゲート電極２０が配置される。素子分離領域は開口部１３３が形成されたループ状部と、開口部１３３を介してドレイン領域１２１に接続された延在領域１２２を規定する部分とを備える。延在領域１２２に、Ｎ型のソース引出領域が形成される。内部回路４１２においては、ドレイン領域１２１にＰ型のボディ領域が形成され、Ｐ型のボディ領域にＮ型のソース領域が形成され、ドレイン領域１２１とＮ型のソース領域との間に第２のゲート電極３３１が形成される。 （もっと読む）

【課題】埋設導通層を備えた低オン抵抗値の横方向高電圧ＦＥＴを提供する。
【解決手段】Ｐ−型基板に形成されたＮ−ウエル内にＰ−型埋設層領域を設け、これをＮ−ウエル領域に形成された第１のＰ−型ドレイン拡散領域によってドレイン電極に接続すると共に、ＰＭＯＳゲート領域の一端で表面から下方に延びる第２のＰ−型ドレイン拡散領域にも接続し、ソース電極に接続されるＰ−型ソース拡散領域でゲート領域の他端を定めるようにする。 （もっと読む）