【課題】注入した不純物の拡散を抑制しつつ結晶欠陥を低減する半導体装置の製造方法を提供する。
【解決手段】実施の形態の半導体装置の製造方法は、リンまたはボロンを分子状イオンの形態で含有する第１の不純物８０と、リンまたはボロンよりも注入量が少ない炭素、フッ素または窒素を分子状イオンの形態で含有する、もしくは、リンまたはボロンよりも注入量が少ない炭素を原子イオンの形態で含有する第２の不純物８１と、を半導体層１に注入して不純物注入層９を形成する工程を含む。 （もっと読む）

【課題】低オン抵抗且つ高アバランシェ耐量の半導体装置を提供する。
【解決手段】本発明の半導体装置は、第２導電型の第１のソースコンタクト領域２１と第１導電型のバックゲートコンタクト領域２２とを有する第１のソース部Ｓ１と、第２導電型の第２のソースコンタクト領域２４を有し、第１導電型のバックゲートコンタクト領域を有さない第２のソース部Ｓ２と、第２導電型のドレインコンタクト領域１５と、第１のソースコンタクト領域２１側に形成された第２導電型の第１のドリフト領域１６と、第２のソースコンタクト領域２４側に形成された第２導電型の第２のドリフト領域１７とを有するドレイン部Ｄと、を備え、第２のドリフト領域１７の方が第１のドリフト領域１６よりもチャネル長方向の長さが長い。 （もっと読む）

【課題】本発明は、チャネル抵抗を減少させてオン電流を増加させることが可能で、かつ各トランジスタを独立して、安定して動作させることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】Ｙ方向に延在するように半導体基板１３に設けられ、底面１８ｃ及び対向する第１及び第２の側面１８ａ，１８ｂを有するゲート電極用溝１８と、ゲート絶縁膜２１を介して、ゲート電極用溝１８の下部を埋め込むように配置されたゲート電極２２と、ゲート電極用溝１８を埋め込むように配置され、ゲート電極２２の上面２２ａを覆う埋め込み絶縁膜２４と、第１の側面１８ａに配置されたゲート絶縁膜２１の上部２１Ａを覆うように、半導体基板１３に設けられた第１の不純物拡散領域２８と、少なくとも第２の側面１８ｂに配置されたゲート絶縁膜２１を覆うように、半導体基板１３に設けられた第２の不純物拡散領域２９と、を有する。 （もっと読む）

【課題】高い降伏電圧を有する高耐圧トランジスタ及びそれの製造方法を提供する。
【解決手段】高い降伏電圧を有する高耐圧トランジスタ及びそれの製造方法において、半導体基板の所定部位が酸化された第１絶縁膜パターン、及び第１絶縁膜パターンを少なくとも部分的に取り囲む第２絶縁膜パターンを形成する。基板上に導電性物質を蒸着して、第１端部は第１絶縁膜パターン上に位置し、第２端部は第２絶縁膜パターン上に位置するゲート電極を形成した後、基板表面の所定部位に不純物を注入してソース／ドレイン領域を形成する。ゲート電極のエッジ部分に集中される電界を緩和して高い降伏電圧を有するトランジスタを製造することができ、熱酸化膜パターンとＣＶＤ酸化膜パターンをゲート酸化膜として使用することで、ＭＯＳトランジスタにおいて電流特性及びＯＮ抵抗特性を改善することができる。 （もっと読む）

【課題】通常の極性面上（すなわちｃ軸方向）に形成するエンハンスメント型の窒化物半導体電界効果トランジスタとして、高い密度のドレイン電流を実現することが可能にする。
【解決手段】窒化物半導体からなるチャネル層半導体６の上方の極性面方向に、チャネル層半導体６よりもバンドギャップの大きい窒化物半導体からなる障壁層半導体５が積層され、ゲート電極２の下方に存在する素子領域のうち少なくとも一部の素子領域を覆う第１領域２１内に存在する障壁層半導体５の層厚が、第１領域２１以外の素子領域を覆う第２領域２２内に存在する障壁層半導体５の層厚よりも薄く形成されるか、または、第１領域２１内には障壁層半導体５が存在しない状態で形成されるとともに、第２領域２２内に存在する障壁層半導体５中に、障壁層半導体５よりもバンドギャップが小さい単一層の量子井戸７または多重層の多重量子井戸を挿入した量子井戸構造が形成される構造にする。 （もっと読む）

【課題】ゲート電圧の閾値電圧がばらつくことを抑制することができると共に、チャネル抵抗を低減させることができる半導体装置を提供する。
【解決手段】ベース領域４、ソース領域６、ドレイン領域７の不純物濃度を均一とし、第１、第２トレンチ８ａ、８ｂをベース領域４よりも浅く形成する。このような半導体装置では、ベース領域４、ソース領域６、ドレイン領域７の不純物濃度が均一とされているため、ゲート電圧の閾値電圧がばらつくことを抑制することができ、また、ソース領域６およびドレイン領域７を深くすることによりチャネル領域を有効に活用でき、チャネル抵抗を低減することができる。さらに、第１、第２トレンチ８ａ、８ｂをベース領域４より浅く形成しているため、ベース領域４のうち第１、第２トレンチ８ａ、８ｂより深く形成されている部分にはチャネル領域が形成されず、ソース領域６から深さ方向に電流が流れることを抑制することができる。 （もっと読む）

【目的】チャネル移動度を大きくし、チャネル抵抗を低減できるＭＯＳゲート型炭化珪素半導体装置の提供。
【構成】トレンチの側壁に接するゲート酸化膜とチャネル反転層表面との間に他導電型シリコン半導体層が形成されるＭＯＳゲート型炭化珪素半導体装置であって、他導電型シリコン半導体層がアモルファスシリコン層で形成し、レーザー光を前記アモルファスシリコン層に対して前記ＭＯＳゲート型炭化珪素半導体装置のチャネル電流が流れる方向と交差しない方向へスキャンしてアモルファスシリコン層をポリシリコンに変換する。 （もっと読む）

【課題】コンタクトホールの位置合わせが容易で、コンタクト抵抗の低いフィン型の電界効果型トランジスタを有する半導体装置に提供する。
【解決手段】フィン型の電界効果型トランジスタであって、ソース／ドレイン領域５０３の少なくともその幅が最も大きい部分では半導体領域５０２の幅よりも大きく、かつソース／ドレイン領域５０３の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部５１０を有し、該傾斜部表面にシリサイド膜５０４が形成されていることを特徴とする半導体装置とする。 （もっと読む）

【課題】移動体通信装置用半導体装置（ＲＦパワーモジュール）の電力付加効率を向上させる。
【解決手段】パワーＭＯＳＦＥＴのゲート電極７とｎ^＋型ドレイン領域１５との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極７に最も近いｎ⁻型オフセットドレイン領域９の不純物濃度を相対的に低く、ゲート電極７から離間したｎ型オフセットドレイン領域１３の不純物濃度を相対的に高くする。これにより、オン抵抗（Ｒｏｎ）と帰還容量（Ｃｇｄ）を共に小さくすることができるので、増幅素子をシリコンパワーＭＯＳＦＥＴで構成したＲＦパワーモジュールの小型化と電力付加効率の向上を図ることができる。 （もっと読む）

【課題】３次元構造のパワーＭＯＳトランジスタやＩＢＧＴの破壊耐量を改善する。
【解決手段】一つの実施形態の半導体装置には、Ｎ^＋基板１に溝２１が設けられ、溝２１に積層形成されるＮ層２、Ｎ⁻層３、Ｐ層４、及びＮ^＋層５が溝２１を覆うように設けられる。Ｎ^＋層５に、Ｎ^＋基板１に対して垂直方向では一部がＮ^＋層５を貫通してＰ層４表面が露呈され、Ｎ^＋基板１に対して水平方向では一部がＮ^＋層５を貫通してＰ層４側面が露呈するように溝２２が設けられ、溝２２にＰ^＋層６が溝２２を覆うように設けられる。Ｎ^＋基板１に対して垂直方向では、Ｎ^＋層５を貫通してＰ層４表面が露呈され、Ｎ^＋基板１に対して水平方向では、Ｐ層４を貫通して一端でＮ⁻層３側面が露呈し、他端でＮ^＋層５側面が露呈し、Ｐ^＋層６の間及び側面と離間して配置形成される溝２３が設けられる。溝２３に、トレンチゲート１１が溝２３を覆うように設けられる。 （もっと読む）

【課題】航空機の配電システムでの使用に際しても、十分に信頼できる炭化シリコンを使用したＭＯＳＦＥＴを提供する。
【解決手段】炭化シリコンＭＯＳＦＥＴのゲート絶縁膜１６を、シリコンからなる第１の層と炭化シリコンからなる第２の層１５に貼着することによって、第１の層と第２の層との間に境界面を形成した後、シリコンからなる第１の層の一部又は全部を酸化することにより境界面に炭素クラスターの存在しないゲート絶縁膜１６を形成する。 （もっと読む）

【課題】パワーデバイスの高耐圧とオン抵抗の低減とを同時に実現する。
【解決手段】実施形態に係わる半導体装置は、半導体基板１０１内のソース領域１０７Ａ、ドレイン領域１０７Ｂ、及びドレイン領域１０７Ｂに接したドリフト領域１０５と、ソース領域１０７Ａ及びドレイン領域１０７Ｂ間のドリフト領域１０５内のＳＴＩ絶縁層Ｉ−２と、ＳＴＩ絶縁層Ｉ−２上、ドリフト領域１０５上、並びに、ソース領域１０７Ａ及びドレイン領域１０７Ｂ間のチャネル領域上のゲート電極１１０とを備える。ＳＴＩ絶縁層Ｉ−２は、第１及び第２のトレンチの内面上の第１の酸化膜１０２及び窒化膜１０３と、第１及び第２のトレンチを満たす窒化膜１０３上の第２の酸化膜１０４とを備える。第２のトレンチは、第１のトレンチ内に形成され、第１のトレンチの底面よりも低い底面を有し、第１のトレンチの幅よりも狭い幅を有する。 （もっと読む）

【課題】本発明の実施形態は、電気抵抗を低減させることができる半導体装置及びその製造方法を提供する。
【解決手段】実施形態によれば、第１導電型のチャネル形成領域と、第２導電型の第１オフセット領域と、前記第１オフセット領域の表面に埋め込まれている第１絶縁膜領域と、前記第１オフセット領域と前記第１絶縁膜領域との間に設けられた第１ライナ層と、前記第１絶縁膜領域を挟んで前記チャネル形成領域とは反対側に形成され、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第１半導体領域と、前記チャネル形成領域を挟んで前記第１半導体領域とは反対側に形成され、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第２半導体領域と、前記チャネル形成領域上及び前記第１オフセット領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】オフ時のリーク電流を低減し、パワースイッチング素子に適用可能なノーマリーオフ型の半導体装置を提供する。
【解決手段】基板１０１と、基板１０１の上に形成されたアンドープＧａＮ層１０３と、アンドープＧａＮ層１０３の上に形成されたアンドープＡｌＧａＮ層１０４と、アンドープＧａＮ層１０３又はアンドープＡｌＧａＮ層１０４の上に形成されたソース電極１０７及びドレイン電極１０８と、アンドープＡｌＧａＮ層１０４の上に形成され、ソース電極１０７とドレイン電極１０８との間に配置されたｐ型ＧａＮ層１０５と、ｐ型ＧａＮ層１０５の上に形成されたゲート電極１０６とを備え、アンドープＧａＮ層１０３は、チャネルを含む活性領域１１３と、チャネルを含まない不活性領域１１２とを有し、ｐ型ＧａＮ層１０５は、ソース電極１０７を囲むように配置されている。 （もっと読む）

【課題】耐圧を向上した半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、第１半導体領域、第２半導体領域、第３半導体領域、第４半導体領域、ゲート領域、ゲート絶縁膜及び電界緩和領域を備える。第１導電形の第１半導体領域は、第１部分と第１方向に延出した第２部分とを有する。第１導電形の第２半導体領域は、第１部分上の第３部分と第２部分と隣接する第４部分とを有する。第２導電形の第３半導体領域は、第３部分上の第５部分と第４部分と隣接する第６部分とを有する。第１導電形の第４半導体領域は、第５部分上で第６部分と隣接する。ゲート領域は、第２半導体領域、第３半導体領域及び第４半導体領域を第２方向に貫通するトレンチ内に設けられる。ゲート絶縁膜は、トレンチ内壁とゲート領域との間に設けられる。第２導電形の電界緩和領域は、第３部分と第５部分との間に設けられ、第３半導体領域よりも不純物濃度が低い。 （もっと読む）

【課題】ゲート電極の端部でのバイアス電界集中が緩和され、且つ動作時のオン抵抗の増大が抑制された化合物半導体装置を提供する。
【解決手段】キャリア供給層２２、及びキャリア供給層２２との界面近傍において二次元キャリアガス層２３が形成されるキャリア走行層２１を有する化合物半導体層２０と、化合物半導体層２０の主面２００上に配置されたソース電極３及びドレイン電極４と、ソース電極３とドレイン電極４間で主面２００上に配置されたゲート電極５と、ゲート電極５とドレイン電極４間で主面２００上方に配置されたフィールドプレート６と、フィールドプレート直下の二次元キャリアガス層が形成される領域内に配置された、上方にフィールドプレート若しくはゲート電極が配置されていない二次元キャリアガス層が形成される領域よりも導電率が低い低導電性領域２１０とを備える。 （もっと読む）

【課題】オン抵抗を低減した半導体装置の製造方法及び半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、半導体層の表面側に、第１のフィールド絶縁膜と前記第１のフィールド絶縁膜に対して離間し且つ前記第１のフィールド絶縁膜よりも浅い少なくとも１つの第２のフィールド絶縁膜とを同時に形成する工程を備えた。さらに、前記半導体層における前記第１のフィールド絶縁膜及び前記第２のフィールド絶縁膜が形成された領域に第１導電形のドリフト領域を形成する工程を備えた。さらに、前記半導体層における前記第１のフィールド絶縁膜側の表面に、前記ドリフト領域よりも第１導電形不純物濃度が高い第１導電形のドレイン領域を形成する工程を備えた。さらに、前記半導体層における前記第２のフィールド絶縁膜側の表面に、第１導電形のソース領域を形成する工程を備えた。 （もっと読む）

【課題】オン抵抗を十分なレベルにまで低減させる。
【解決手段】半導体装置は、半導体デバイス１と、制御装置２とを備える。半導体デバイス１において、本体部３では、半導体層３３と第２の半導体層３４とが積層し、半導体層３３と第２の半導体層３４との間の界面の半導体層３３側にチャネル領域３６が形成される。ソース電極４１およびドレイン電極４２は、チャネル領域３６に電気的に接続されるように本体部３の上に離隔して設けられている。ゲート電極４３は、ソース電極４１とドレイン電極４２との間であって第２の半導体層３４の上方に設けられている。制御装置２は、ゲート電極４３へのゲート電圧を調節してチャネル領域３６において電子９１を移動させるとともに、チャネル領域３６において電子９１を移動させているときに、チャネル領域３６のバンドギャップより大きいエネルギーの光を光源５が半導体層３３に照射するように光源５を制御する。 （もっと読む）

【課題】トレンチゲート構造で共用ドレインを有する２つのＭＯＳ型トランジスタから構成される双方向スイッチのオン抵抗の低減を図る。
【解決手段】Ｎ型ウエル層２に複数のトレンチ３を形成する。次に前記複数のトレンチ３に挟まれたＮ型ウエル層２に１列おきにＰ型ボディ層６を形成する。複数のＰ型ボディ層６にはＮ＋型第１ソース層７とＮ＋型第２ソース層９を交互に形成する。Ｎ＋型第１ソース層７を挟む１対のトレンチ３のそれぞれに第１ゲート電極５ａ、Ｎ＋型第２ソース層９を挟む１対のトレンチ３のそれぞれに第２ゲート電極５ｂを形成する。第１ゲート電極５ａが形成されたトレンチ３のＰ型ボディ層６側と反対側の側壁と第２ゲート電極５ｂが形成された同様の側壁に挟まれたＮ型ウエル層２を電界緩和層としてのＮ型ドレイン層１１ａとする。該Ｎ型ドレイン層１１ａを双方向スイッチのオン電流の流れる電流経路とする。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）