【課題】ゲート絶縁膜の絶縁破壊を抑制または防止できる構造を有する窒化物半導体素子を提供する。
【解決手段】電界効果トランジスタ１（窒化物半導体素子）は、窒化物半導体の積層構造部３と、ゲート絶縁膜１５と、ゲート電極１６と、ソース電極１８と、ドレイン電極１９と、ガードリング層１１とを含む。積層構造部３は、ｎ型ＧａＮ層４，５、ｐ型ＧａＮ層６およびｎ型ＧａＮ層７を積層して構成されている。ゲート絶縁膜１５は、ｎ型ＧａＮ層５、ｐ型ＧａＮ層６およびｎ型ＧａＮ層７に跨るように、積層構造部３の壁面９に形成されている。ゲート電極１６は、ゲート絶縁膜１５を挟んでｐ型ＧａＮ層６に対向している。ガードリング層１１は、ｐ型ＧａＮ層６における壁面９に間隔を開けて対向するようにｎ型ＧａＮ層５上に形成されたｐ型ＧａＮ層からなる。 （もっと読む）

【課題】蛇行した形状に形成されたリセス部を備えることにより、オン抵抗を低減することができる電界効果トランジスタを提供することを目的とする。
【解決手段】電界効果トランジスタ１は、チャネル層１１と、チャネル層１１とヘテロ接合を構成するキャリア供給層１２と、キャリア供給層１２の表面から掘り下げて形成されたリセス部１３と、リセス部１３に沿って形成された第１絶縁層３１と、第１絶縁層３１の上に形成された第１ゲート電極２３と、リセス部１３に対してチャネル長方向の一方側に形成されたソース電極２１と、リセス部１３に対してチャネル長方向の他方側に形成されたドレイン電極２２とを備える。リセス部１３は、ソース電極２１とドレイン電極２２とが平面視で平行に対向するチャネル長の範囲内において、蛇行しながらチャネル長方向と交差する方向に延長されている。 （もっと読む）

【課題】ソース・ゲート間およびドレイン・ゲート間に発生する２次元電子ガスの濃度を最適にしたまま、オン抵抗を低くして、消費電力の低い半導体装置を提供する。
【解決手段】第２のＡｌＧａＮ層６のＡｌの組成比は、第１のＡｌＧａＮ層５のＡｌの組成比よりも大きい。このため、ゲート電極８に電圧を印加したとき、ＧａＮ層３の凹溝３０の内面の側面３１と第２のＡｌＧａＮ層６との第１の界面Ｓ１に２次元電子ガスを発生させつつ、第２のＡｌＧａＮ層６における凹溝３０の内面の側面３１に平行な部分と絶縁層７との第２の界面Ｓ２に２次元電子ガスを発生させることを抑制できる。 （もっと読む）

【課題】 スイッチング速度の低下やオン抵抗の増大を抑制しつつ、オフ耐圧を改善可能な半導体装置を提供する。
【解決手段】
半導体層１１および１２は、基板１０上に形成され、第１の電極１０１、第２の電極１０２および絶縁膜１４は、それぞれ、半導体層１１および１２上に形成され、絶縁膜１４は、第１の電極１０１と第２の電極１０２との間に配置され、フィールドプレート電極１７Ａおよび１７Ｂは、複数であり、かつ、絶縁膜１４上に点在し、第１の電極１０１および第２の電極１０２は、半導体層１１および１２を介して電気的に接続されており、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の各フィールドプレート電極の長さ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離が、それぞれ、第１の電極１０１と第２の電極１０２との間の距離以下であることを特徴とする半導体装置。 （もっと読む）

【課題】ＭＯＳトランジスタのオン電流を低下させずにＭＯＳトランジスタを小型化する。
【解決手段】素子形成領域２を他の領域と分離する素子分離領域３が形成された基板（半導体基板１）と、素子形成領域２に形成されたゲート溝４と、素子形成領域２にゲート溝４を挟んで離間して形成された一対の拡散領域５を有する。更に、ゲート溝４内及びゲート溝４の周囲縁部に形成されたゲート６を有する。ゲート溝４は、チャネル幅方向Ｄではその開口端４ａの形状が素子分離領域３により画定され、且つ、チャネル長方向Ｅでは一対の拡散領域５にそれぞれ接するように形成されている。チャネル幅方向Ｄにおいて、ゲート溝４と素子分離領域３との間に、一対の拡散領域５を繋ぐ半導体領域（シリコン領域２０）を有している。 （もっと読む）

【課題】本発明は、横方向拡散金属酸化物半導体（LDMOS）トランジスタと、これを製造する方法を提供する。
【解決手段】LDMOSトランジスタはｐ型基板上に形成されたｎ型エピタキシャル層と、LDMOSトランジスタのゲートとして機能する非対称導体スペーサとを備える。LDMOSトランジスタはまた、非対称導体スペーサの両側のソース領域及びドレイン領域と、イオン注入を非対称導体スペーサに行うことで形成されたチャネル領域とを備える。非対称導体スペーサの高さはソース領域からドレイン領域に向かって増加する。チャネル領域は、基本的に完全に非対称導体スペーサの下に存在し、従来技術のLDMOSトランジスタのチャネル領域の長さよりも短い長さを有する。本発明のLDMOSトランジスタはまた、当該トランジスタの活性領域を囲むフィールド酸化物層と、非対称導体スペーサをｎ型エピタキシャル層から絶縁する薄い誘電体層とを備える。 （もっと読む）

【課題】トランジスタの高耐圧特性を維持しながらオン抵抗を低減する。
【解決手段】第１高濃度拡散層１０９及び第２高濃度拡散層１０８はそれぞれ第１導電型であり、平面視においてゲート電極１０６を介して互いに対向している。第１低濃度拡散層１０３は第１導電型であり、第１高濃度拡散層１０９を内側に含むように形成されている。第１高濃度拡散層１０９は、平面視でゲート電極１０６から離間しており、第１低濃度拡散層１０３は、平面視において第１高濃度拡散層１０９よりもゲート電極の近くまで形成されている。第１埋込層１１４は第１導電型であり、第１高濃度拡散層１０９の下方からゲート電極１０６に向けて延在している。第２埋込層１１２は第１導電型であり、第１埋込層１１４とゲート電極１０６とを接続している。 （もっと読む）

【課題】高耐圧且つ低オン抵抗な半導体装置及びこれを含む半導体集積回路装置を歩留まり良く、安価に提供する。

【解決手段】第１導電型の半導体基板（１）と、前記第１導電型と反対の第２導電型であって前記半導体基板の表面側に形成されたソース領域（１１）、低濃度ドレイン領域（１２）及び高濃度ドレイン領域（１３）と、前記半導体基板上に形成されたゲート絶縁膜（１４）と、前記ゲート絶縁膜上に形成されたゲート電極と、を備える半導体装置（１０）であって、
前記ゲート電極は、前記低濃度ドレイン領域の少なくとも一部を覆うように形成され、且つ、前記低濃度ドレイン領域の上方において開孔（１６）を有することを特徴とする半導体装置。前記低濃度ドレイン領域と高濃度ドレイン領域とは互いに隣接することが好ましい。 （もっと読む）

【課題】 オン抵抗を増大させることなく、高耐圧化を実現させることが可能な半導体装置を実現する。
【解決手段】 Ｐ型の半導体基板１内には、Ｐ型ボディ領域３と、Ｐ型ボディ領域３に対して基板面に平行な方向に離間して形成されたＮ型ドリフト領域５と、Ｎ型ドリフト領域内のフィールド酸化膜１１で分離された領域に形成された、Ｎ型ドリフト領域５より高濃度Ｎ型のドレイン領域８と、Ｐ型ボディ領域３内に形成された、Ｎ型ドリフト領域５より高濃度Ｎ型のソース領域６を備える。そして、Ｐ型ボディ領域３の一部底面に離散的に連結すると共に、それぞれが基板面に平行な方向に延伸し、各先端がドリフト領域５内に達するよう、Ｎ型ドリフト領域５より高濃度のＰ型埋め込み拡散領域４が形成される。 （もっと読む）

半導体素子（例えば、フリップチップ）は、介在層によってドレインコンタクトから分離されたサブストレートを含む。前記介在層を通じて延びる前記素子の動作時において、トレンチ状のフィードスルー要素を用いて、前記ドレインコンタクトおよび前記サブストレートを電気的に接続する。 （もっと読む）

【課題】ピエゾ電界により発生するシートキャリアの利用とチャネル部におけるピエゾ電界により深いディプレッション形成の抑制とを提供できる半導体ヘテロ電界効果トランジスタを提供する。
【解決手段】第１及び第３の領域２３ａ、２３ｃの主面２４ａ、２４ｃの法線ベクトルＮＶ１、ＮＶ３は、該III族窒化物半導体のｃ軸Ｃｘに直交する面に対して有限な角度で傾斜する。第２の領域２３ｂの主面２４ｂの法線ベクトルＮＶ２は、該III族窒化物半導体のｃ軸Ｃｘに直交する面に沿って延在する。第２の領域２３ｂにおけるチャネル層２５の第２の領域２５ｂのピエゾ分極ＰＺＣ２は、III族窒化物半導体領域２３からバリア層２７への方向に向いている。第１及び第３の領域２３ａ、２３ｃにおけるチャネル層２５の第１及び第３の領域２５ａ、２５ｃのピエゾ分極ＰＺＣ１、ＰＺＣ３は、バリア層２７からIII族窒化物半導体領域２３への方向に向いている。 （もっと読む）

【課題】オン抵抗を大幅に低減し、十分な高電圧動作且つ高出力を得ることができる信頼性の高い化合物半導体装置を実現する。
【解決手段】ソース電極１２及びドレイン電極１３の下方の凹部７，８を充填し、電子供給層４の上方を覆う、Ｓｉを含むｎ−ＧａＮ層９が形成されており、ｎ−ＧａＮ層９は、ソース電極１２の下方及びドレイン電極１３下方に含まれるＳｉの方が、ゲート電極１５の近傍に含まれるＳｉよりも濃度が大きくなるように、Ｓｉ添加量を漸減させながら成長形成される。 （もっと読む）

【課題】ホットキャリアの発生を大幅に抑制して、トランジスタの長期信頼性を高める。
【解決手段】基板１０２の一面のチャネル領域１０８において、ゲート幅方向に断続的に深さが変化するように形成されたトレンチ１６２内部を埋め込むように形成されたゲート電極１２２を含むトランジスタにおいて、ソース領域１１２およびドレイン領域１１３の下方には、それぞれ第１のオフセット領域１０６および第２のオフセット領域１０７が形成される。ここで、第２のオフセット領域１０７は、ゲート長方向の断面において第２のオフセット領域１０７とチャネル領域１０８とのＰＮ境界線のトレンチ１６２底部の角部を始点としたソース領域１１２に向けた横方向の距離をｘ、トレンチ１６２底部の角部を始点とした下方向の距離をｙとして、合計距離ｘ＋ｙが０．１μｍ以上である。 （もっと読む）

【課題】低オン抵抗且つ高アバランシェ耐量の半導体装置を提供する。
【解決手段】本発明の半導体装置は、第２導電型の第１のソースコンタクト領域２１と第１導電型のバックゲートコンタクト領域２２とを有する第１のソース部Ｓ１と、第２導電型の第２のソースコンタクト領域２４を有する第２のソース部Ｓ２と、第２導電型のドレインコンタクト領域１５と、第１のソースコンタクト領域２１側に形成された第２導電型の第１のドリフト領域１６と、第２のソースコンタクト領域２４側に形成された第２導電型の第２のドリフト領域１７とを有するドレイン部Ｄと、を備え、第２のドリフト領域１７の方が第１のドリフト領域１６よりもチャネル長方向の長さが長い。 （もっと読む）

【課題】ノーマリオフでオン抵抗の低いＨＦＥＴを実現すること。
【解決手段】ＨＦＥＴ１００は、第１キャリア走行層１０３上の互いに離間した２つの領域上に、２つに分離して形成されたノンドープのＧａＮからなる第２キャリア走行層１０４と、２つの分離した第２キャリア走行層１０４上にそれぞれ位置するＡｌＧａＮからなるキャリア供給層１０５を有している。第２キャリア走行層１０４とキャリア供給層１０５は、第１キャリア走行層１０３上に選択的に再成長させて形成した層である。第２キャリア走行層１０４とキャリア供給層１０５のヘテロ接合界面１１０は平坦性が高く、そのヘテロ接合界面１１０近傍は再成長に伴って混入した不純物はほとんど見られないため、２ＤＥＧの移動度を低下させることがなく、オン抵抗が低減されている。 （もっと読む）

【課題】
高温、長時間のアニールを必要とすることなく、低いオン抵抗を実現可能な高耐圧ＭＯＳトランジスタを含む半導体装置を提供する。
【解決手段】
半導体基板の高耐圧トランジスタ用第１導電型領域上にゲート電極を形成し、ゲート電極のドレイン側部分及びドレイン領域を覆う第１のマスクをイオン注入マスクとして、ゲート電極を貫通する加速エネルギで第１導電型の不純物イオンを注入して、ソース領域で深く、ゲート電極下方で浅いチャネルドーズ領域を形成し、ゲート電極のドレイン側部分及びドレイン領域を覆う第２のマスク及びゲート電極をイオン注入マスクとして第２導電型の不純物をイオン注入してソースエクステンション領域を形成し、半導体装置を製造する。 （もっと読む）

【課題】トレンチゲート型ＦＩＮ−ＦＥＴにおいて、微細化に対してもＦＩＮ型トランジスタの利点を十分に発揮し、また、活性領域において十分なコンタクト面積を確保し、オン電流の低下を抑制したトレンチゲート型ＦＩＮ−ＦＥＴを提供する。
【解決手段】チャネル領域のＦＩＮ幅（１６２）を活性領域の幅（１６１）よりも狭くする。 （もっと読む）

【課題】チャネルの閾値調整が容易で、オン抵抗の小さい高耐圧半導体装置及びその製造方法を提供する。
【解決手段】第１導電型であるｐ型の半導体基板１００上に形成された第２導電型であるｎ型のソース領域２００と、半導体基板１００の表面から所定の深さまで形成された第２導電型であるｎ型の電界緩和層３００と、電界緩和層３００の領域内においてソース領域２００から遠い領域の上層領域に形成されたドレイン領域４００と、ドレイン領域４００とソース領域２００の間で半導体基板１００の表面の活性領域に形成されたゲート酸化膜５００と、ゲート酸化膜５００の下のチャネル部５５０の一部に形成される閾値調整用拡散部５５５と、ドレイン領域４００とゲート酸化膜５００の間の半導体層表面に形成されたＬＯＣＯＳ酸化膜６００と、ゲート酸化膜５００上からＬＯＣＯＳ酸化膜６００上に張り出して形成されたゲート電極５１０と、を有して構成する。 （もっと読む）

【課題】短チャネル化を可能とし、オン抵抗と寄生容量の低減を図った絶縁ゲート型炭化珪素ラテラル電界効果トランジスタを提供する。
【解決手段】ドリフト領域(５)表面の一部に電界緩和領域(９)を設け、ソース領域(３)とドリフト領域(５)との間に凹部(リセス)(８)を形成したリセスゲート構造を有し、凹部(リセス)(８)底面の両端部近傍にソース領域(３)、ドリフト領域(５)の薄い領域(３a、５a)を設ける。 （もっと読む）

【課題】高耐圧と低オン抵抗を両立する高耐圧半導体装置及びその製造方法を提供する。
【解決手段】第１導電型であるｐ型の半導体基板１００上に形成された第２導電型であるｎ型のソース領域２００と、半導体基板１００の表面領域に高濃度の第２導電型であるｎ型で形成された高濃度拡散層３１０を有し、半導体基板１００の表面から高深度領域まで形成された第２導電型であるｎ型の電界緩和層３００と、電界緩和層３００の領域内においてソース領域２００から遠い領域の上層領域に形成されたドレイン領域４００と、ドレイン領域４００とソース領域２００の間で半導体基板１００の表面の活性領域に形成されたゲート酸化膜５００と、ドレイン領域４００とゲート酸化膜５００の間の半導体層表面に形成されたＬＯＣＯＳ酸化膜６００と、ゲート酸化膜５００上からＬＯＣＯＳ酸化膜６００上に張り出して形成されたゲート電極５１０と、を有して構成する。 （もっと読む）