リセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ
【課題】短チャネル化を可能とし、オン抵抗と寄生容量の低減を図った絶縁ゲート型炭化珪素ラテラル電界効果トランジスタを提供する。
【解決手段】ドリフト領域(5)表面の一部に電界緩和領域(9)を設け、ソース領域(3)とドリフト領域(5)との間に凹部(リセス)(8)を形成したリセスゲート構造を有し、凹部(リセス)(8)底面の両端部近傍にソース領域(3)、ドリフト領域(5)の薄い領域(3a、5a)を設ける。
【解決手段】ドリフト領域(5)表面の一部に電界緩和領域(9)を設け、ソース領域(3)とドリフト領域(5)との間に凹部(リセス)(8)を形成したリセスゲート構造を有し、凹部(リセス)(8)底面の両端部近傍にソース領域(3)、ドリフト領域(5)の薄い領域(3a、5a)を設ける。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、リセスゲート構造を用い炭化珪素(SiC)基板上に作製した、絶縁ゲート型ラテラル電界効果トランジスタに関する。
【背景技術】
【0002】
炭化珪素(SiC)はシリコン(Si)と比較してバンドギャップが広い、破壊電界強度が大きい、電子の飽和ドリフト速度が大きいなど優れた物性を有する。したがって、SiCを出発材料として用いることにより、Siの限界を超えた高耐圧で低抵抗の電力用半導体素子が作製できる。またSiCにはSiと同様に熱酸化によって絶縁層(酸化膜)を形成できるという特徴がある。これらのことから、SiC単結晶を素材料とした絶縁ゲート型電界効果トランジスタ(以下SiC MISFET、典型的にはMOSFETとして知られている)高耐圧で低オン抵抗のデバイスが実現できると考えられ、数多くの研究開発が行われている。
【0003】
また、SiCは過渡応答特性が優れていることも知られており、100kHzを超える高周波領域での利用も可能となる。Siでは実現できないような高周波・高パワー密度を持つパワーICの作製が可能となる。IC化を考慮に入れた場合、横型の電力素子(ラテラルパワーデバイス)を開発する意義は大きい。
【0004】
パワーデバイスへの適用を考慮したSiCラテラルMISFETにおいては、p型領域の表面に厚みの薄いリサーフ(REduced SURface Field)と呼ばれるn型のドリフト領域を設け、逆バイアス時はpn接合からの空乏層の伸びを利用することにより高耐圧化と低抵抗化を図る構造が一般に知られている。最近では、このドリフト領域の表面にp型の電界緩和領域を設ける試みがなされている。ドリフト領域がp型領域とp型の電界緩和領域とで挟みこまれることにより、ドリフト領域の空乏化が促されることから、ドリフト領域のキャリアキャリア不純物濃度を一層高くしてオン抵抗の低減が期待できるというものである。
【0005】
ドリフト領域表面に電界緩和領域を設けたSiCラテラルMOSFETは、図17に示すように従来提案されている(非特許文献1参照)。すなわち、このデバイスは、p+型の基板21上に形成したp型エピタキシャル層22内に、ソース領域23、24(24はソース電極31の高キャリア不純物濃度のコンタクト領域)、ドレイン領域27(ドレイン電極32の高キャリア不純物濃度のコンタクト領域)、RESURF1領域25、RESURF2領域26とで構成されるドリフト領域、を設け、ドリフト領域表面にp型の電界緩和領域28を形成し、エピタキシャル層表面に形成したゲート酸化膜上にゲート電極30を設け、基板21に基板電極33を形成した構造をもつ。
【0006】
この構造をもつデバイスでは、降服電圧が1430V、オン抵抗57mΩcm2、デバイス性能(Figure of Merit)を表すVB2/RONが36MW/cm2(Si面上に形成した場合)、44MW/cm2(C面上に形成した場合)が得られたと報告されている。
【0007】
ドリフト領域と電界緩和領域を用いた、SiCラテラルMISFETの高耐圧化、低オン抵抗化のキーとなるパラメータは、リサーフ構造を構成するドリフト領域と電界緩和領域のキャリア不純物濃度と長さにあり、適切に選択することにより相応の効果を期待できるが、そうした努力によるオン抵抗低減効果が頭打ちになってきており、次なるアプローチへの模索がはじまろうとしている。
【0008】
また、SiCラテラルMIS FETのパワーシステムへの応用を考えると、個別デバイスのオン抵抗低減と並行して、電力損失の抑制も考慮しなければならない事項である。
【先行技術文献】
【非特許文献】
【0009】
【非特許文献1】“4H−SiC Double RESURF MOSFETs with a Record Performance by Increasing RESURF Dose”Proceedings of the 20th International Symposium on Power Semiconductor Devices & IC‘s May 18−22, 2008 第263−265頁(第263頁、Fig.1)
【発明の概要】
【発明が解決しようとする課題】
【0010】
図17に示したSiCラテラルMOSFETでは、降服電圧が1430V、オン抵抗57mΩcm2、デバイス性能(Figure of Merit)を表すVB2/RONが36MW/cm2(Si面上に形成した場合)、44MW/cm2(C面上に形成した場合)が得られたと報告されているが、オン抵抗、デバイス性能値ともにSiCの理論的限界値より極めて大きく、実用に供し得るものではない。
ドリフト領域と電界緩和領域を用いた、SiCラテラルMISFETの高耐圧化、低オン抵抗化のキーとなるパラメータは、リサーフ構造を構成するドリフト領域と電界緩和領域のキャリア不純物濃度と長さにあり、適切に選択することにより相応の効果を期待できる。しかしながら、上記従来構造によって得られるデバイスの性能を見る限り、リサーフ構造の採用、パラメータの適切な選択だけでは十分ではなく、さらなる低オン抵抗実現のためのアプローチ、着眼点のシフトが必要である。以下に、この点について詳述する。
【0011】
SiCラテラルMISFETの Figure of Meritとして、VB2/RONが用いられる。ここで、VBは耐圧、RON(以下「オン抵抗」という)はオン状態での抵抗のことである。
オン抵抗の構成要素は以下の通りである。
(1)ドレイン(ドリフト)領域の抵抗:RDr
(2)チャネル領域の抵抗:RCh
(3)ドレイン電極とドレイン領域とのコンタクト抵抗:RDC
(4)ソース電極とソース領域とのコンタクト抵抗:RSC
上記抵抗には次の大小関係がある。
RDr 〜 RCh >> RDC 〜 RSC
上記抵抗の値に効く因子は下記の通りである。
(1)RDr:耐圧 ‥‥ 耐圧を高くするにはドレイン(ドリフト)領域のキャリア不純物濃度を下げて領域のキャリア不純物濃度を下げて領域の長さを長くする必要があるのでドレイン(ドリフト)抵抗RDrは大きくなる。
(2)RCh:チャネル長‥‥チャネル長を短くするとチャネル抵抗RChは小さくなる。
(3) RDC:電極材料、ドレイン領域表面ドナー濃度
(4) RSC:電極材料、ソース領域表面ドナー濃度
従来の研究開発は、主として(1)に注力しており、(2)はほとんど検討されていない。(3)、(4)については現状大きな問題とは見做されていない。
本発明の一つめの課題は、(2)に着眼したもので、サブミクロンのチャネル長を有するSiCラテラルMISFETを実現することである。短チャネル化の課題は、SiC MISFETの短チャネル効果を抑制することである。
【0012】
SiC MISFETでは、Si MISFETよりオン抵抗を2桁下げることができるとされており、デバイスの性能向上のためにはオン抵抗の低減が重要な要素となる。オン抵抗低減の端的なアプローチはゲート長(=チャネル長)を短くすることであるが、一般的には、短かいゲート長のMISFETを作製する場合、ゲート長のみならずゲート絶縁膜(酸化膜)ならびにソース、ドレイン(ドリフト)領域の厚さも併せて縮小(スケールダウン)する必要がある。ゲート長が3μm、ゲート酸化膜の厚さが40nm、ソース、ドレイン(ドリフト)領域厚さが300nmの寸法をもつ図17に示すような従来のSiC MISFETのゲート長を1μmにしようとすると、ゲート酸化膜を13nm、ソース、ドレイン(ドリフト)領域厚さを100nmに縮小することになる。この結果、ゲート長が短くなる点ではオン抵抗は低減される一方で、オン抵抗を構成する他方の主要成分であるソース、ドレイン(ドリフト)領域でのシート抵抗は13kΩ/□から20kΩ/□に増加してしまい、ゲート(チャネル)長短縮によるオン抵抗の低減効果が相殺されてしまうという問題があった。また、逆に、ソース、ドレイン(ドリフト)領域をある程度の厚さを維持してゲート(チャネル)長を短くしていくと、シート抵抗成分は低くできても、短チャネル効果が発生しデバイスの閾値電圧(Vth)が不安定になるという問題に遭遇する恐れがあった。
【0013】
パワーシステムへの適用を考えるとき考慮すべきもう一つの事項は、SiC MISFETに寄生する容量を低減する必要があるということでありこれが本発明の二つ目の課題である。以下に、SiC MISFETで構成されるインバータ回路(直流を交流に変換する回路)を例にとり詳述する。
【0014】
図3はインバータ回路構成図を示し、直列接続されたスイッチデバイスとしてのSiC MISFET21および22、23および24(21G〜24Gはゲート電極端子、21S〜24Sはソース電極端子を示す)と負荷ZLとがブリッジ接続された構成において、19に+、20に−のDC電圧を印加し、スイッチ21、22、23、24のオン・オフを時間的に制御することによって交流を得る。具体的には、スイッチ21、24をオン、スイッチ22、23をオフにすると負荷ZLには左から右方向に電流が流れる。
次に、スイッチ21、24をオフ、スイッチ22、23をオンにすると、負荷ZLには右から左方向に電流が流れ、これで交流に変換されたことになる。
直流から交流への変換効率を決める因子は、二つある。一つ目はスイッチがオンしている時の抵抗(オン抵抗)であり、二つ目は各スイッチのゲート電極とドレイン、ソース、領域との重なりに起因する寄生容量(CGD、CGS)である。すなわち、スイッチ21、22、23、24のオン・オフは、SiC MISFETのゲート・ソース間にパルス状の電圧信号を印加することによって制御するが、スイッチング時に、この寄生容量(CGD、CGS)を通して流れる電流は、負荷に供給されずに無駄に消費されてしまうからである。
【0015】
また、MISFETを作製しようとする場合、SiCプロセスでは、Si MISFET製造プロセスで一般に用いられている自己整合技術を用いることができないため、非自己整合的に行わざるを得ないという制約から、短ゲート(チャネル)長のMISFETの実現が困難である。すなわち、SiCプロセスでは、不純物のイオン注入後に行う活性化アニールの温度がSiプロセスに比べて高く(1600℃程度)、ゲート絶縁膜がその高温処理に耐えられないので、ゲート絶縁膜、ゲート電極形成をイオン注入による不純物領域形成後に非自己整合的に行うことになるからである。したがって、非自己整合的に作製した場合でも短ゲート(チャネル)長のSiC MISFETを得られる製造方法もその出現が期待されている。
【0016】
本発明は、上記問題に鑑み、オン抵抗の低いSiCラテラルMISFETを提供するものであって、短チャネル長化を図った場合でも短チャネル効果を抑制できるデバイスを提供することを目的とするものである。
本発明はまた、ゲート電極とドレイン、ソース領域との重なりに起因する寄生容量の低減を図ったSiCラテラルMISFETを提供することを目的とするものである。
本発明はさらに、非自己整合製造プロセスを使用した場合でも短ゲート(チャネル)長デバイスの実現を可能とするSiC MISFETの製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【0017】
本発明は、上記目的を達成するためになされたものであり、請求項1に記載のものは、一主面を有する一導電型の炭化珪素半導体領域(2)を含む基板(1)と、前記一導電型炭化珪素半導体領域内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース領域(3)およびドリフト領域(5、6)と、前記一主面に接し前記ドリフト領域(6)内に形成された前記一導電型とは反対導電型のドレイン領域(7)と、前記一主面に接し前記ソース領域(3)に近接するドリフト領域(5)の表面部分に前記ドリフト領域(5)の深さより浅く形成された前記一導電型の電界緩和領域(9)と、前記離間して形成されたソース領域(3)およびドリフト領域(5)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(2)の一主面側に形成され、前記ソース領域(3)に接する第1の側面と、前記ドリフト領域(5)に接する第2の側面と、前記一主面から所定の深さに位置し前記第1および第2の側面に連続し前記離間形成されたソース領域(3)およびドリフト領域(5)を接続する底面とからなる凹部(8)と、前記ソース領域(3)の一部および前記電界緩和領域(9)が接する前記一主面を覆い、前記凹部(8)の前記第1および第2の側面上および前記底面上に形成されたゲート絶縁膜(11)と、前記ゲート絶縁膜(11)上に形成されたゲート電極(12)と、前記ソース、ドレイン領域(3、7)に電気的に接続されたソース、ドレイン電極(13、14)とを有し、前記ソース、ドリフト領域(3、5)を接続する前記底面に隣接する前記炭化珪素半導体領域(2)部分でチャネル形成領域を構成し、前記底面の両端近傍の部分は前記ソース、ドリフト領域(3、5)の薄い領域(3a、5a)に接して、前記ゲート電極(12)は前記電界緩和領域(9)に対して重畳配置されてなることを特徴とするリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0018】
本発明は、上記目的を達成するためになされたものであり、請求項2に記載のものは、前記ゲート電極(12)直下の前記一主面に接する前記ソース領域(3)の表面部分に前記ソース領域(3)の深さより浅い前記一導電型の容量緩和領域(10)が形成されてなることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0019】
本発明は、上記目的を達成するためになされたものであり、請求項3に記載のものは、前記ドリフト領域は、キャリア不純物濃度の異なる二つ以上の部分(5、6)からなり、各部分のキャリア不純物濃度がドレイン電極(14)側からゲート電極(12)側に向かって段階的に低く選定されてなることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0020】
本発明は、上記目的を達成するためになされたものであり、請求項4に記載のものは、前記電界緩和領域(9)の長さは、前記凹部(8)の前記第2の側面から1μmより長く、前記電界緩和領域(9)と前記ドリフト領域(5)との境界部からドレイン電極(14)までの長さの2/3より短く選定されてなることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0021】
本発明は、上記目的を達成するためになされたものであり、請求項5に記載のものは、前記ソース領域(3)の表面部分には、前記一主面に接しかつ前記ソース領域の深さより浅い高キャリア不純物濃度のソース領域(4)が形成され、該キャリア不純物濃度は前記ドリフト領域(6)のキャリア不純物濃度とほぼ等しいことを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0022】
本発明は、上記目的を達成するためになされたものであり、請求項6に記載のものは、前記一導電型はp型であり、前記一導電型とは反対導電型はn型であることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0023】
本発明は、上記目的を達成するためになされたものであり、請求項7に記載のものは、一主面を有する一導電型の炭化珪素半導体領域(2)を含む基板(1)と、前記一導電型炭化珪素半導体領域内に前記一主面に接し、互いに離間しかつ前記一主面から第1の所定の深さで形成された前記一導電型とは反対導電型のソース領域(3)およびドリフト領域(5、6)と、前記一主面に接し前記ドリフト領域(6)内に形成された前記一導電型とは反対導電型のドレイン領域(7)と、前記一主面に接し前記ソース領域(3)に近接するドリフト領域(5)の表面部分に前記ドリフト領域(5)の深さより浅く形成された前記一導電型の電界緩和領域(9)と、前記離間して形成されたソース領域(3)およびドリフト領域(5)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(2)の一主面側に形成され、前記ソース領域(3)に接しかつ前記第1の所定の深さと実質的に同じ長さをもつ第1の側面と、前記ドリフト領域(5)に接しかつ前記前記第1の所定の深さと実質的に同じ長さをもつ第2の側面と、前記一主面から第2の所定の深さに位置し前記第1および第2の側面に連続し前記離間形成されたソース領域(3)およびドリフト領域(5)を接続する底面とからなる凹部(8)と、前記ソース領域(3)の一部および前記電界緩和領域(9)が接する前記一主面を覆い、前記凹部(8)の前記第1および第2の側面上および前記底面上に形成されたゲート絶縁膜(11)と、前記ゲート絶縁膜(11)上に形成されたゲート電極(12)と、前記ソース、ドレイン領域(3、7)に電気的に接続されたソース、ドレイン電極(13、14)とを有し、前記ソース領域(3)およびドリフト領域(5)を接続する前記底面の全長にわたり隣接する前記炭化珪素半導体領域(2)部分でチャネル形成領域を構成し、前記第2の所定の深さは前記第1の所定の深さとほぼ等しいかそれより浅く選定されてなり、前記ゲート電極(12)は前記電界緩和領域(9)に対して重畳配置されてなることを特徴とするリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0024】
本発明は、上記目的を達成するためになされたものであり、請求項8に記載のものは、前記ゲート電極(12)直下の前記一主面に接する前記ソース領域(3)の表面部分に前記ソース領域(3)の深さより浅い前記一導電型の容量緩和領域(10)が形成されてなることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0025】
本発明は、上記目的を達成するためになされたものであり、請求項9に記載のものは、前記ドリフト領域キャリア不純物濃度の異なる二つ以上の部分(5、6)からなり、各部分のキャリア不純物濃度がドレイン電極(14)側からゲート電極(12)側に向かって段階的に低く選定されてなることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0026】
本発明は、上記目的を達成するためになされたものであり、請求項10に記載のものは、前記電界緩和領域(9)の長さは、前記凹部(8)の前記第2の側面から1μmより長く、前記電界緩和領域(9)と前記ドリフト領域(5)との境界部からドレイン電極(14)までの長さの2/3より短く選定されてなることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0027】
本発明は、上記目的を達成するためになされたものであり、請求項11に記載のものは、前記ソース領域(3)の表面部分には、前記一主面に接しかつ前記ソース領域の深さより浅い高キャリア不純物濃度のソース領域(4)が形成され、該キャリア不純物濃度は前記ドレイン領域(7)のキャリア不純物濃度とほぼ等しいことを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0028】
本発明は、上記目的を達成するためになされたものであり、請求項12に記載のものは、前記一導電型はp型であり、前記一導電型とは反対導電型はn型であることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【発明の効果】
【0029】
本発明のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタによれば、次のような効果を奏する。
すなわち、リセスゲート構造の採用によりゲート電極に隣接するソース、ドレイン(ドリフト)領域の厚さを選択的に薄く、もしくは実質ゼロにできるので、短チャネル効果を抑制でき、短ゲート長(チャネル長)によるオン抵抗の低いSiCラテラルMISFETを得ることができる。ゲート電極隣接部から離れたソース、ドレイン(ドリフト)領域は厚さは薄くしなくてすむので、ソース、ドレイン(ドリフト)領域のシート抵抗上昇の恐れもなくなるため、この点でもデバイスのオン抵抗を低減できる。その結果、本発明によるSiCラテラルMISFETは、パワーICの構成素子として好適なものとなる。
また、自己整合によらずとも短ゲート長(チャネル長)のSiC MISFETを作製することが可能となる。
【図面の簡単な説明】
【0030】
【図1】本発明の実施の形態1が適用されたSiCラテラルMISFETを示す断面図。
【図2】本発明の実施の形態2が適用されたSiCラテラルMISFETを示す断面図。
【図3】インバータ回路構成図。
【図4】本発明の実施の形態3が適用されたSiCラテラルMISFETを示す断面図。
【図5】図1に示すSiCラテラルMISFETの製造方法を示す工程図。
【図6】図1に示すSiCラテラルMISFETの製造方法を示す工程図。
【図7】図1に示すSiCラテラルMISFETの製造方法を示す工程図。
【図8】図1に示すSiCラテラルMISFETの製造方法を示す工程図。
【図9】図2に示すSiCラテラルMISFETの製造方法を示す工程図。
【図10】図2に示すSiCラテラルMISFETの製造方法を示す工程図。
【図11】図2に示すSiCラテラルMISFETの製造方法を示す工程図。
【図12】図2に示すSiCラテラルMISFETの製造方法を示す工程図。
【図13】図3に示すSiCラテラルMISFETの製造方法を示す工程図。
【図14】図3に示すSiCラテラルMISFETの製造方法を示す工程図。
【図15】図3に示すSiCラテラルMISFETの製造方法を示す工程図。
【図16】図3に示すSiCラテラルMISFETの製造方法を示す工程図。
【図17】従来のSiCラテラルMOSFETの断面図。
【発明を実施するための形態】
【0031】
以下に、本発明を実施するための形態を図面に基づいて詳細に説明する。なお、実施の形態を説明する全図において、同一の機能を有する部材には同一の符号を付し、必要な場合以外の繰り返し説明は省略する。
[実施の形態1]
図1は、実施の形態1にかかるSiCラテラルMISFETを示す。SiC基板1上にp型のSiC半導体領域2を形成した基体を準備し、SiC半導体領域2内にその一主面に隣接し、離間・対向するn型のソース領域3、n型のドリフト領域(この図ではn−型の領域5とそれに隣接するn型の領域6とから構成されており、ドレイン領域として機能する)を設ける。n−型領域およびn型領域6は、先に述べたように、リサーフ領域とも呼ばれている。ドリフト領域は、図示のような二つの異なるキャリア不純物濃度の領域からなる形態に限定されず、目標とする耐圧、ドリフト領域の寄生抵抗の大きさとの兼ね合いで、必要に応じ単一のキャリア不純物濃度領域を形成してもよいし、あるいは、三つ以上のキャリア不純物濃度の異なる領域で構成してもよいことに留意すべきである。ドリフト領域を構成するn型領域の表面部分にはn−型領域から離れた位置にSiC半導体領域2の一主面に接してn型の高キャリア不純物濃度のドレイン電極コンタクト領域7が形成されており、ソース領域表面部分にはn型の高キャリア不純物濃度のソース電極コンタクト領域4が形成されている。n−、n、n+はキャリア不純物濃度の高低をシンボル化したものでn−<n<n+の関係にある。n−型領域の表面部分にはn−型領域5の厚さより浅いp型の電界緩和領域9がSiC半導体領域2の一主面に接し、n−型領域5の端縁に沿って設けられている。ここで、SiC基板1は、p型、n型あるいは半絶縁性のいずれかであって、結晶面は、(0001)Si面、または(000−1)C面とするか、あるいはその他の面方位であってもよい。また、p型SiC半導体領域2は、デバイスを構成する領域が形成される活性層であり、例えばキャリア不純物濃度が5×1015/cm3程度でドーピングされた10μmの厚さをもつエピタキシャル成長層からなる。ソース、ドレインコンタクト領域4、7のキャリア不純物濃度は約1×1020/cm3である。n−型領域5、n型領域6、p型電界緩和領域9のキャリア不純物濃度は目標耐圧、ドリフト領域の寄生抵抗(オン抵抗に効いてくる要素)の相関で決まるので一概に固定できないが、この例では、n型の領域をのキャリア不純物濃度6×1017/cm3、深さ300nmで、n−型の領域をキャリア不純物濃度1.4×1017/cm3、深さ300nmで形成した。また、p型の電界緩和領域9は、キャリア不純物濃度1×1018/cm3、深さ100nmで形成した。
ソース領域3とn−型領域5との離間距離(対向間隔)は1μmであり、この距離が、すなわちゲート長Lg(チャネル長)を規定する。
【0032】
図1のSiCラテラルMISFET21には、半導体領域2の一主面側に設けられた凹部8と、凹部を覆うゲート絶縁膜11上に形成されたゲート電極12とからなるリセスゲート構造が存在する。すなわち、凹部8は、ソース領域3およびn−型領域5の対向する端縁(半導体領域2の一主面上でのソース領域、ドレイン(ドリフト)領域の終端)で挟まれた半導体領域2の一主面側に形成されており、ソース領域3、n−型領域5に接する二つの側面と一主面から所定の深さに位置し二つの側面に連続し離間形成されたソース領域3、n−型領域5を接続する底面から構成されている。この例では、凹部(リセス)は幅2μm、深さ150nmで形成することができる。
ゲート絶縁膜11は、シリコン酸化膜を用いることができ、その厚さは例えば、13nmである。図1では、単純化のために、ゲート絶縁膜11がSiC半導体領域2の一主面のほぼ全体を覆うように示しているが、実際に作成される場合には、SiC半導体領域2の一主面の一部上および凹部8の両側面および底面上でゲート電極12に接する部分にのみゲート絶縁膜11が存在し、SiC半導体領域2の一主面上のその他の部分にはより厚い絶縁膜(フィールド絶縁膜)が形成される。また、この例では、ゲート絶縁膜11として凹部(リセス)8の底面と両側面上ならびにソース領域3およびn−型領域5の一部表面上にかけて一様な厚さのものを用いているが、これに限ることなく、例えば、ソース領域3およびn−型領域5の一部表面上のゲート絶縁膜を凹部内のそれより厚くしてもよい。これにより、ゲート電極とソース、ドレイン(ドリフト)領域とのオーバラップによる容量の増加を抑制できる。
ゲート電極12は、ポリシリコン材料を用いることができ、n型の不純物を1×1020/cm3程度ドーピングしたものを利用する。
図1の構造では、凹部8の底面の両端部近傍直下のソース領域3、n−型領域5一部が薄い領域3a、5aとして存在している。また、ソース電極13直下のソース領域3、ドレインとして機能するn型の領域5、6は比較的厚く維持されている。この結果、かかるSiC MISFETでは、ゲート長(チャネル長)を短くしていっても短チャネル効果を抑制でき、オン抵抗の低減を可能とするという特徴をもつ。
【0033】
電界緩和領域9の長さは、電界緩和が十分に得られ高い耐圧を得るためには、前記凹部8の前記第2の側面から1μmより長く、前記電界緩和領域9と前記ドリフト領域5との境界部からドレイン電極までの長さの2/3より短く、望ましくは1/2以下の長さに選定すればよい。
ゲート電極12のn−型の領域上への張り出し延長は、いわゆるフィールドプレート効果を果たすもので、半導体領域内での空乏層の伸びを助長する働きをもつ。
【0034】
ソース、ドレインコンタクト領域4、7にそれぞれソース、ドレイン電極13、14が電気的に接続される。ソース、ドレイン電極材料としては、Al(アルミニウム)とNi(ニッケル)を利用できる。これらの材料を蒸着後、1000℃程度の高温で処理することにより、酸化膜8の開口内のソース、ドレイン領域表面に低抵抗コンタクトをつくることができる。ソース、ドレイン電極の厚さは約1μmである。同様に基板1に対しても基板電極15が電気的に接続される。
【0035】
このデバイスでは、p型の電界緩和領域9は上述の機能に加え、寄生容量低減の働きも併せもつ。すなわち、この場合のゲート電極12とn−型領域5との重なりによるゲート・ドレイン間の静電容量は、ゲートゲート絶縁膜の容量とpn接合のビルトイン容量とが直列接続された合成容量で表わされるが、後者のほうが小さいので、合成容量は主として後者で決まり、ゲート電極重なり容量を低減でき、このような構造をもつSiC MISFETは、電力損失の少ない(電力利用効率の高い)前述のインバータを含むパワーエレクトロニクスシステム・回路の構成素子として有益に機能するという特徴をもつ。
【0036】
以下に、n型のソース、ドレイン領域の表面にp型の容量緩和領域設けたことによる効果を数値実例をもとに補足説明する。
ゲート電極とソースまたはドレイン電極間の容量CGS(ゲート・ソース間)、CGD(ゲート・ドレイン間)は下式(1)で表わされる(CGS、CGDいずれも同じなので、ここではCGSについて言及する)。
【数1】
ここで、COXは、ゲート絶縁膜(酸化膜)を挟むゲート電極とゲート電極直下のp型容量緩和領域との間で構成されるMOS容量を示し、Cbiは、p型容量緩和領域と隣接するn型ソース領域(ソース電極含む)との間のpn接合で構成されるビルトイン容量を示す。式(1)中のCOX、Cbiはそれぞれ以下のように表わされる。
【数2】
【数3】
以下の数値の場合の実例を計算すると、
【数4】
【数5】
【数6】
となり、この値は、容量緩和領域が存在しない場合の値(=804nF)と比較すると、極めて低い値であることが分かる。
【0037】
[実施の形態2]
図2は、実施の形態2にかかるSiCラテラルMISFETを示す。このデバイスでは、SiC半導体領域2の一主面を基準にして、凹部(リセス)8の底面が位置する深さがソース領域3、n−型の領域5の厚さとほぼ等しく選定されている。理想的には両者の深さ(厚さ)が同一であることが望ましいが、製造プロセス的には同一に合わせこむことが難しいので、凹部底面8の深さをソース、ドレイン領域13、14の厚さよりごくわずかに小さくするように制御する。逆の関係になると、チャネル長が目標値より長くなってしまうからである。
この構造によれば、図1の3a、5aに相当するソース領域3、n−領域5の一部の厚さをさらに薄く、ほぼゼロにできるので、短チャネル効果の抑制効果がより高くなるという特徴をもつ。
【0038】
[実施の形態3]
図4は、実施の形態3にかかるSiCラテラルMISFETを示す。このデバイスでは、図1に示す構造に加え、p型の容量緩和領域10がソース領域3の表面部分に、SiC半導体領域2の一主面に接して設けられている。p型の容量緩和領域10の働きは、[0035]で述べたことと同様で、ゲート電極とソース領域3との重なりに起因する寄生容量を低減する。この容量緩和領域10は、例えば、凹部(リセス)8の端部から1μm程度張り出し、深さは約100nm、キャリア不純物濃度は約1×1018/cm3である。
このデバイスは、ゲート・ドレイン、ゲート・ソース間双方で寄生容量低減を図れるので、最良の実施の形態となる。
【0039】
図1に示すSiCラテラルMISFETを作製する方法について、図5〜図8を参照しながら説明する。
【0040】
まず、図5に示すように、SiC基板1上にp型のSiC半導体領域2を形成したSiC基体を準備する。ここで、SiC基板1は、p型、n型あるいは半絶縁性のいずれかであって、結晶面は、(0001)Si面、または(000−1)C面とするか、あるいはその他の面方位であってもよい。また、p型のSiC半導体領域2は、デバイスを構成する領域が形成される活性層であり、例えばキャリア不純物濃度が5×1015/cm3程度でドーピングされた10μmの厚さをもつエピタキシャル成長層からなる。
【0041】
次いで、図6に示すように、SiC半導体領域2の一主面に接して、対向・離間するn型のソース領域3およびn−型の領域5と、n−型の領域5に隣接するn型の領域6をSiC半導体領域2内に選択的に形成する。また、ソース領域3の表面部分、n−型の領域5から離間したn型の領域6の表面部分にn+型のソース、ドレインコンタクト領域4、7をSiC半導体領域2の一主面に接して選択的に形成する。さらに、ソース領域3に近い側のn−型の領域5の表面部分にSiC半導体領域2の一主面に接し領域5より浅いp型の電界緩和領域9を選択的に形成する。ここで示した各領域は、同時の処理ですべてが形成されるわけではなく、キャリア不純物のドーピング条件に合わせて複数のドーピング処理により形成される点に留意すべきである。選択的に形成する手段としては、酸化膜などからなる絶縁膜をSiC半導体領域2の一主面上に形成し、フォトリソグラフィ技術によりソース、ドレイン領域3、4の形成予定領域上においてその絶縁膜を開口させてマスク(図示せず)を形成し、その後、n型不純物として例えばP(リン),p型不純物としてAl(アルミニウム)をイオン注入する方法を用いることができる。これら各領域のキャリア不純物濃度、寸法(長さ、深さ(厚さ))は図1の説明で述べた通りである。
この後で、基体を、例えば、1600℃で30分間アニール処理することで、注入されたn型不純物およびp型不純物を活性化させる。
【0042】
次いで、図7に示すように、ソース、ドレイン領域3、4に跨るSiC半導体領域2を一主面から所定の深さまで選択的に除去して凹部(リセス)8を形成する。ここでの選択的除去は、SiC半導体領域2の一主面上に形成した酸化膜などからなる絶縁膜に開口を形成したマスク(図示せず)を用いてドライエッチングで実行することができる。凹部(リセス)8形成の結果、凹部(リセス)8の一方の側面はソース領域3とそれに隣接するソースコンタクト領域4に接し、他方の側面はn−型の領域5とそれに隣接するp型の電界緩和領域9に接し、凹部(リセス)8の底面はその両端部近傍でソース領域3、n−型の領域5一部の薄い領域3a、5a(図1参照)に接する構造が得られる。
【0043】
図8の工程では、SiC半導体領域2の表面にシリコン酸化膜11を形成する。厚さは13nmとすることができる。ここでは、シリコン酸化膜11が一様な厚さで形成されたように図示されているが、後で形成されるゲート電極12に接しない酸化膜部分は、より厚さの厚く形成する(通常フィールド酸化膜と呼ぶ)ことができる。
【0044】
次いで、酸化膜11上にポリシリコン膜を形成し、フォトリソグラフィ技術でポリシリコン膜上に形成したマスクでパターニング(ポリシリコン膜の選択的除去)して(図示せず)、ポリシリコンからなるゲート電極11を形成する(図1参照)。ポリシリコン膜には形成時に、または形成後にn型不純物を1×1020/cm3の濃度でドーピングする。パターニングしたゲート電極7をマスクとして下地の酸化膜6を選択的に除去し、ゲート酸化膜6を画定する。
【0045】
図2に示すSiCラテラルMISFETを作製する方法について、図9〜図12を参照しながら説明する。
【0046】
図9に示す工程は、図5に示した工程と同様である。
【0047】
図10に示した工程も、図6に示した工程と基本的には同じであるが、この例では、ソース領域3とn−型領域5、電界緩和領域9とが隣接形成されている。必要に応じ図6のように離間形成してもよく、どちらにするかの選択は本質的なものではない。
【0048】
図11に示した工程の特徴は、半導体領域2を一主面からn型のソース領域3およびn−型の領域5の深さ(厚さ)とほぼ等しい深さまで選択的に除去して凹部(リセス)8を形成した点である。この点を除き、この工程での処理内容は図7に関して説明したものと同様である。
【0049】
図12で示した工程およびその後の工程処理も、図8に示した工程ならびにその後に行われる処理と同様であるが、出来上がるデバイスは図2に示される構造となる。
【0050】
図4に示すSiCラテラルMISFETを作製する方法について、図13〜図16を参照しながら説明する。
【0051】
図13に示す工程は、図5に示した工程と同様である。
【0052】
図14に示した工程も、図6に示した工程と基本的には同じであるが、この例では、
ソース領域3の表面部分に、SiC半導体領域2の一主面に接して浅いp型の容量緩和領域10が選択的に形成される。
【0053】
図15に示した工程での処理は、図7で示した工程と同様であり、凹部(リセス)8形成の結果、凹部(リセス)8の一方の側面はソース領域3とそれに隣接するソースコンタクト領域4およびp型の容量緩和領域10に接し、他方の側面はn−型の領域5とそれに隣接するp型の電界緩和領域9に接し、凹部(リセス)8の底面はその両端部近傍でソース領域3、n−型の領域5一部の薄い領域3a、5a(図4参照)に接する構造が得られる。
【0054】
図16で示した工程およびその後の工程処理も、図8に示した工程ならびにその後に行われる処理と同様であるが、出来上がるデバイスは図4に示される構造となる。
【符号の説明】
【0055】
1 SiC基板
2 SiC半導体領域
3 ソース領域
3a ソース領域の薄い領域
4 ソースコンタクト領域
5 n−型の領域(ドリフト領域)
5a n−型の領域(ドリフト領域)の薄い領域
6 n型の領域(ドリフト領域)
7 ドレインコンタクト領域
8 凹部(リセス)
9 電界緩和領域
10 容量緩和領域
11 ゲート絶縁膜
12 ゲート電極
13 ソース電極
14 ドレイン電極
15 基板電極
【技術分野】
【0001】
この発明は、リセスゲート構造を用い炭化珪素(SiC)基板上に作製した、絶縁ゲート型ラテラル電界効果トランジスタに関する。
【背景技術】
【0002】
炭化珪素(SiC)はシリコン(Si)と比較してバンドギャップが広い、破壊電界強度が大きい、電子の飽和ドリフト速度が大きいなど優れた物性を有する。したがって、SiCを出発材料として用いることにより、Siの限界を超えた高耐圧で低抵抗の電力用半導体素子が作製できる。またSiCにはSiと同様に熱酸化によって絶縁層(酸化膜)を形成できるという特徴がある。これらのことから、SiC単結晶を素材料とした絶縁ゲート型電界効果トランジスタ(以下SiC MISFET、典型的にはMOSFETとして知られている)高耐圧で低オン抵抗のデバイスが実現できると考えられ、数多くの研究開発が行われている。
【0003】
また、SiCは過渡応答特性が優れていることも知られており、100kHzを超える高周波領域での利用も可能となる。Siでは実現できないような高周波・高パワー密度を持つパワーICの作製が可能となる。IC化を考慮に入れた場合、横型の電力素子(ラテラルパワーデバイス)を開発する意義は大きい。
【0004】
パワーデバイスへの適用を考慮したSiCラテラルMISFETにおいては、p型領域の表面に厚みの薄いリサーフ(REduced SURface Field)と呼ばれるn型のドリフト領域を設け、逆バイアス時はpn接合からの空乏層の伸びを利用することにより高耐圧化と低抵抗化を図る構造が一般に知られている。最近では、このドリフト領域の表面にp型の電界緩和領域を設ける試みがなされている。ドリフト領域がp型領域とp型の電界緩和領域とで挟みこまれることにより、ドリフト領域の空乏化が促されることから、ドリフト領域のキャリアキャリア不純物濃度を一層高くしてオン抵抗の低減が期待できるというものである。
【0005】
ドリフト領域表面に電界緩和領域を設けたSiCラテラルMOSFETは、図17に示すように従来提案されている(非特許文献1参照)。すなわち、このデバイスは、p+型の基板21上に形成したp型エピタキシャル層22内に、ソース領域23、24(24はソース電極31の高キャリア不純物濃度のコンタクト領域)、ドレイン領域27(ドレイン電極32の高キャリア不純物濃度のコンタクト領域)、RESURF1領域25、RESURF2領域26とで構成されるドリフト領域、を設け、ドリフト領域表面にp型の電界緩和領域28を形成し、エピタキシャル層表面に形成したゲート酸化膜上にゲート電極30を設け、基板21に基板電極33を形成した構造をもつ。
【0006】
この構造をもつデバイスでは、降服電圧が1430V、オン抵抗57mΩcm2、デバイス性能(Figure of Merit)を表すVB2/RONが36MW/cm2(Si面上に形成した場合)、44MW/cm2(C面上に形成した場合)が得られたと報告されている。
【0007】
ドリフト領域と電界緩和領域を用いた、SiCラテラルMISFETの高耐圧化、低オン抵抗化のキーとなるパラメータは、リサーフ構造を構成するドリフト領域と電界緩和領域のキャリア不純物濃度と長さにあり、適切に選択することにより相応の効果を期待できるが、そうした努力によるオン抵抗低減効果が頭打ちになってきており、次なるアプローチへの模索がはじまろうとしている。
【0008】
また、SiCラテラルMIS FETのパワーシステムへの応用を考えると、個別デバイスのオン抵抗低減と並行して、電力損失の抑制も考慮しなければならない事項である。
【先行技術文献】
【非特許文献】
【0009】
【非特許文献1】“4H−SiC Double RESURF MOSFETs with a Record Performance by Increasing RESURF Dose”Proceedings of the 20th International Symposium on Power Semiconductor Devices & IC‘s May 18−22, 2008 第263−265頁(第263頁、Fig.1)
【発明の概要】
【発明が解決しようとする課題】
【0010】
図17に示したSiCラテラルMOSFETでは、降服電圧が1430V、オン抵抗57mΩcm2、デバイス性能(Figure of Merit)を表すVB2/RONが36MW/cm2(Si面上に形成した場合)、44MW/cm2(C面上に形成した場合)が得られたと報告されているが、オン抵抗、デバイス性能値ともにSiCの理論的限界値より極めて大きく、実用に供し得るものではない。
ドリフト領域と電界緩和領域を用いた、SiCラテラルMISFETの高耐圧化、低オン抵抗化のキーとなるパラメータは、リサーフ構造を構成するドリフト領域と電界緩和領域のキャリア不純物濃度と長さにあり、適切に選択することにより相応の効果を期待できる。しかしながら、上記従来構造によって得られるデバイスの性能を見る限り、リサーフ構造の採用、パラメータの適切な選択だけでは十分ではなく、さらなる低オン抵抗実現のためのアプローチ、着眼点のシフトが必要である。以下に、この点について詳述する。
【0011】
SiCラテラルMISFETの Figure of Meritとして、VB2/RONが用いられる。ここで、VBは耐圧、RON(以下「オン抵抗」という)はオン状態での抵抗のことである。
オン抵抗の構成要素は以下の通りである。
(1)ドレイン(ドリフト)領域の抵抗:RDr
(2)チャネル領域の抵抗:RCh
(3)ドレイン電極とドレイン領域とのコンタクト抵抗:RDC
(4)ソース電極とソース領域とのコンタクト抵抗:RSC
上記抵抗には次の大小関係がある。
RDr 〜 RCh >> RDC 〜 RSC
上記抵抗の値に効く因子は下記の通りである。
(1)RDr:耐圧 ‥‥ 耐圧を高くするにはドレイン(ドリフト)領域のキャリア不純物濃度を下げて領域のキャリア不純物濃度を下げて領域の長さを長くする必要があるのでドレイン(ドリフト)抵抗RDrは大きくなる。
(2)RCh:チャネル長‥‥チャネル長を短くするとチャネル抵抗RChは小さくなる。
(3) RDC:電極材料、ドレイン領域表面ドナー濃度
(4) RSC:電極材料、ソース領域表面ドナー濃度
従来の研究開発は、主として(1)に注力しており、(2)はほとんど検討されていない。(3)、(4)については現状大きな問題とは見做されていない。
本発明の一つめの課題は、(2)に着眼したもので、サブミクロンのチャネル長を有するSiCラテラルMISFETを実現することである。短チャネル化の課題は、SiC MISFETの短チャネル効果を抑制することである。
【0012】
SiC MISFETでは、Si MISFETよりオン抵抗を2桁下げることができるとされており、デバイスの性能向上のためにはオン抵抗の低減が重要な要素となる。オン抵抗低減の端的なアプローチはゲート長(=チャネル長)を短くすることであるが、一般的には、短かいゲート長のMISFETを作製する場合、ゲート長のみならずゲート絶縁膜(酸化膜)ならびにソース、ドレイン(ドリフト)領域の厚さも併せて縮小(スケールダウン)する必要がある。ゲート長が3μm、ゲート酸化膜の厚さが40nm、ソース、ドレイン(ドリフト)領域厚さが300nmの寸法をもつ図17に示すような従来のSiC MISFETのゲート長を1μmにしようとすると、ゲート酸化膜を13nm、ソース、ドレイン(ドリフト)領域厚さを100nmに縮小することになる。この結果、ゲート長が短くなる点ではオン抵抗は低減される一方で、オン抵抗を構成する他方の主要成分であるソース、ドレイン(ドリフト)領域でのシート抵抗は13kΩ/□から20kΩ/□に増加してしまい、ゲート(チャネル)長短縮によるオン抵抗の低減効果が相殺されてしまうという問題があった。また、逆に、ソース、ドレイン(ドリフト)領域をある程度の厚さを維持してゲート(チャネル)長を短くしていくと、シート抵抗成分は低くできても、短チャネル効果が発生しデバイスの閾値電圧(Vth)が不安定になるという問題に遭遇する恐れがあった。
【0013】
パワーシステムへの適用を考えるとき考慮すべきもう一つの事項は、SiC MISFETに寄生する容量を低減する必要があるということでありこれが本発明の二つ目の課題である。以下に、SiC MISFETで構成されるインバータ回路(直流を交流に変換する回路)を例にとり詳述する。
【0014】
図3はインバータ回路構成図を示し、直列接続されたスイッチデバイスとしてのSiC MISFET21および22、23および24(21G〜24Gはゲート電極端子、21S〜24Sはソース電極端子を示す)と負荷ZLとがブリッジ接続された構成において、19に+、20に−のDC電圧を印加し、スイッチ21、22、23、24のオン・オフを時間的に制御することによって交流を得る。具体的には、スイッチ21、24をオン、スイッチ22、23をオフにすると負荷ZLには左から右方向に電流が流れる。
次に、スイッチ21、24をオフ、スイッチ22、23をオンにすると、負荷ZLには右から左方向に電流が流れ、これで交流に変換されたことになる。
直流から交流への変換効率を決める因子は、二つある。一つ目はスイッチがオンしている時の抵抗(オン抵抗)であり、二つ目は各スイッチのゲート電極とドレイン、ソース、領域との重なりに起因する寄生容量(CGD、CGS)である。すなわち、スイッチ21、22、23、24のオン・オフは、SiC MISFETのゲート・ソース間にパルス状の電圧信号を印加することによって制御するが、スイッチング時に、この寄生容量(CGD、CGS)を通して流れる電流は、負荷に供給されずに無駄に消費されてしまうからである。
【0015】
また、MISFETを作製しようとする場合、SiCプロセスでは、Si MISFET製造プロセスで一般に用いられている自己整合技術を用いることができないため、非自己整合的に行わざるを得ないという制約から、短ゲート(チャネル)長のMISFETの実現が困難である。すなわち、SiCプロセスでは、不純物のイオン注入後に行う活性化アニールの温度がSiプロセスに比べて高く(1600℃程度)、ゲート絶縁膜がその高温処理に耐えられないので、ゲート絶縁膜、ゲート電極形成をイオン注入による不純物領域形成後に非自己整合的に行うことになるからである。したがって、非自己整合的に作製した場合でも短ゲート(チャネル)長のSiC MISFETを得られる製造方法もその出現が期待されている。
【0016】
本発明は、上記問題に鑑み、オン抵抗の低いSiCラテラルMISFETを提供するものであって、短チャネル長化を図った場合でも短チャネル効果を抑制できるデバイスを提供することを目的とするものである。
本発明はまた、ゲート電極とドレイン、ソース領域との重なりに起因する寄生容量の低減を図ったSiCラテラルMISFETを提供することを目的とするものである。
本発明はさらに、非自己整合製造プロセスを使用した場合でも短ゲート(チャネル)長デバイスの実現を可能とするSiC MISFETの製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【0017】
本発明は、上記目的を達成するためになされたものであり、請求項1に記載のものは、一主面を有する一導電型の炭化珪素半導体領域(2)を含む基板(1)と、前記一導電型炭化珪素半導体領域内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース領域(3)およびドリフト領域(5、6)と、前記一主面に接し前記ドリフト領域(6)内に形成された前記一導電型とは反対導電型のドレイン領域(7)と、前記一主面に接し前記ソース領域(3)に近接するドリフト領域(5)の表面部分に前記ドリフト領域(5)の深さより浅く形成された前記一導電型の電界緩和領域(9)と、前記離間して形成されたソース領域(3)およびドリフト領域(5)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(2)の一主面側に形成され、前記ソース領域(3)に接する第1の側面と、前記ドリフト領域(5)に接する第2の側面と、前記一主面から所定の深さに位置し前記第1および第2の側面に連続し前記離間形成されたソース領域(3)およびドリフト領域(5)を接続する底面とからなる凹部(8)と、前記ソース領域(3)の一部および前記電界緩和領域(9)が接する前記一主面を覆い、前記凹部(8)の前記第1および第2の側面上および前記底面上に形成されたゲート絶縁膜(11)と、前記ゲート絶縁膜(11)上に形成されたゲート電極(12)と、前記ソース、ドレイン領域(3、7)に電気的に接続されたソース、ドレイン電極(13、14)とを有し、前記ソース、ドリフト領域(3、5)を接続する前記底面に隣接する前記炭化珪素半導体領域(2)部分でチャネル形成領域を構成し、前記底面の両端近傍の部分は前記ソース、ドリフト領域(3、5)の薄い領域(3a、5a)に接して、前記ゲート電極(12)は前記電界緩和領域(9)に対して重畳配置されてなることを特徴とするリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0018】
本発明は、上記目的を達成するためになされたものであり、請求項2に記載のものは、前記ゲート電極(12)直下の前記一主面に接する前記ソース領域(3)の表面部分に前記ソース領域(3)の深さより浅い前記一導電型の容量緩和領域(10)が形成されてなることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0019】
本発明は、上記目的を達成するためになされたものであり、請求項3に記載のものは、前記ドリフト領域は、キャリア不純物濃度の異なる二つ以上の部分(5、6)からなり、各部分のキャリア不純物濃度がドレイン電極(14)側からゲート電極(12)側に向かって段階的に低く選定されてなることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0020】
本発明は、上記目的を達成するためになされたものであり、請求項4に記載のものは、前記電界緩和領域(9)の長さは、前記凹部(8)の前記第2の側面から1μmより長く、前記電界緩和領域(9)と前記ドリフト領域(5)との境界部からドレイン電極(14)までの長さの2/3より短く選定されてなることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0021】
本発明は、上記目的を達成するためになされたものであり、請求項5に記載のものは、前記ソース領域(3)の表面部分には、前記一主面に接しかつ前記ソース領域の深さより浅い高キャリア不純物濃度のソース領域(4)が形成され、該キャリア不純物濃度は前記ドリフト領域(6)のキャリア不純物濃度とほぼ等しいことを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0022】
本発明は、上記目的を達成するためになされたものであり、請求項6に記載のものは、前記一導電型はp型であり、前記一導電型とは反対導電型はn型であることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0023】
本発明は、上記目的を達成するためになされたものであり、請求項7に記載のものは、一主面を有する一導電型の炭化珪素半導体領域(2)を含む基板(1)と、前記一導電型炭化珪素半導体領域内に前記一主面に接し、互いに離間しかつ前記一主面から第1の所定の深さで形成された前記一導電型とは反対導電型のソース領域(3)およびドリフト領域(5、6)と、前記一主面に接し前記ドリフト領域(6)内に形成された前記一導電型とは反対導電型のドレイン領域(7)と、前記一主面に接し前記ソース領域(3)に近接するドリフト領域(5)の表面部分に前記ドリフト領域(5)の深さより浅く形成された前記一導電型の電界緩和領域(9)と、前記離間して形成されたソース領域(3)およびドリフト領域(5)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(2)の一主面側に形成され、前記ソース領域(3)に接しかつ前記第1の所定の深さと実質的に同じ長さをもつ第1の側面と、前記ドリフト領域(5)に接しかつ前記前記第1の所定の深さと実質的に同じ長さをもつ第2の側面と、前記一主面から第2の所定の深さに位置し前記第1および第2の側面に連続し前記離間形成されたソース領域(3)およびドリフト領域(5)を接続する底面とからなる凹部(8)と、前記ソース領域(3)の一部および前記電界緩和領域(9)が接する前記一主面を覆い、前記凹部(8)の前記第1および第2の側面上および前記底面上に形成されたゲート絶縁膜(11)と、前記ゲート絶縁膜(11)上に形成されたゲート電極(12)と、前記ソース、ドレイン領域(3、7)に電気的に接続されたソース、ドレイン電極(13、14)とを有し、前記ソース領域(3)およびドリフト領域(5)を接続する前記底面の全長にわたり隣接する前記炭化珪素半導体領域(2)部分でチャネル形成領域を構成し、前記第2の所定の深さは前記第1の所定の深さとほぼ等しいかそれより浅く選定されてなり、前記ゲート電極(12)は前記電界緩和領域(9)に対して重畳配置されてなることを特徴とするリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0024】
本発明は、上記目的を達成するためになされたものであり、請求項8に記載のものは、前記ゲート電極(12)直下の前記一主面に接する前記ソース領域(3)の表面部分に前記ソース領域(3)の深さより浅い前記一導電型の容量緩和領域(10)が形成されてなることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0025】
本発明は、上記目的を達成するためになされたものであり、請求項9に記載のものは、前記ドリフト領域キャリア不純物濃度の異なる二つ以上の部分(5、6)からなり、各部分のキャリア不純物濃度がドレイン電極(14)側からゲート電極(12)側に向かって段階的に低く選定されてなることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0026】
本発明は、上記目的を達成するためになされたものであり、請求項10に記載のものは、前記電界緩和領域(9)の長さは、前記凹部(8)の前記第2の側面から1μmより長く、前記電界緩和領域(9)と前記ドリフト領域(5)との境界部からドレイン電極(14)までの長さの2/3より短く選定されてなることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0027】
本発明は、上記目的を達成するためになされたものであり、請求項11に記載のものは、前記ソース領域(3)の表面部分には、前記一主面に接しかつ前記ソース領域の深さより浅い高キャリア不純物濃度のソース領域(4)が形成され、該キャリア不純物濃度は前記ドレイン領域(7)のキャリア不純物濃度とほぼ等しいことを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【0028】
本発明は、上記目的を達成するためになされたものであり、請求項12に記載のものは、前記一導電型はp型であり、前記一導電型とは反対導電型はn型であることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【発明の効果】
【0029】
本発明のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタによれば、次のような効果を奏する。
すなわち、リセスゲート構造の採用によりゲート電極に隣接するソース、ドレイン(ドリフト)領域の厚さを選択的に薄く、もしくは実質ゼロにできるので、短チャネル効果を抑制でき、短ゲート長(チャネル長)によるオン抵抗の低いSiCラテラルMISFETを得ることができる。ゲート電極隣接部から離れたソース、ドレイン(ドリフト)領域は厚さは薄くしなくてすむので、ソース、ドレイン(ドリフト)領域のシート抵抗上昇の恐れもなくなるため、この点でもデバイスのオン抵抗を低減できる。その結果、本発明によるSiCラテラルMISFETは、パワーICの構成素子として好適なものとなる。
また、自己整合によらずとも短ゲート長(チャネル長)のSiC MISFETを作製することが可能となる。
【図面の簡単な説明】
【0030】
【図1】本発明の実施の形態1が適用されたSiCラテラルMISFETを示す断面図。
【図2】本発明の実施の形態2が適用されたSiCラテラルMISFETを示す断面図。
【図3】インバータ回路構成図。
【図4】本発明の実施の形態3が適用されたSiCラテラルMISFETを示す断面図。
【図5】図1に示すSiCラテラルMISFETの製造方法を示す工程図。
【図6】図1に示すSiCラテラルMISFETの製造方法を示す工程図。
【図7】図1に示すSiCラテラルMISFETの製造方法を示す工程図。
【図8】図1に示すSiCラテラルMISFETの製造方法を示す工程図。
【図9】図2に示すSiCラテラルMISFETの製造方法を示す工程図。
【図10】図2に示すSiCラテラルMISFETの製造方法を示す工程図。
【図11】図2に示すSiCラテラルMISFETの製造方法を示す工程図。
【図12】図2に示すSiCラテラルMISFETの製造方法を示す工程図。
【図13】図3に示すSiCラテラルMISFETの製造方法を示す工程図。
【図14】図3に示すSiCラテラルMISFETの製造方法を示す工程図。
【図15】図3に示すSiCラテラルMISFETの製造方法を示す工程図。
【図16】図3に示すSiCラテラルMISFETの製造方法を示す工程図。
【図17】従来のSiCラテラルMOSFETの断面図。
【発明を実施するための形態】
【0031】
以下に、本発明を実施するための形態を図面に基づいて詳細に説明する。なお、実施の形態を説明する全図において、同一の機能を有する部材には同一の符号を付し、必要な場合以外の繰り返し説明は省略する。
[実施の形態1]
図1は、実施の形態1にかかるSiCラテラルMISFETを示す。SiC基板1上にp型のSiC半導体領域2を形成した基体を準備し、SiC半導体領域2内にその一主面に隣接し、離間・対向するn型のソース領域3、n型のドリフト領域(この図ではn−型の領域5とそれに隣接するn型の領域6とから構成されており、ドレイン領域として機能する)を設ける。n−型領域およびn型領域6は、先に述べたように、リサーフ領域とも呼ばれている。ドリフト領域は、図示のような二つの異なるキャリア不純物濃度の領域からなる形態に限定されず、目標とする耐圧、ドリフト領域の寄生抵抗の大きさとの兼ね合いで、必要に応じ単一のキャリア不純物濃度領域を形成してもよいし、あるいは、三つ以上のキャリア不純物濃度の異なる領域で構成してもよいことに留意すべきである。ドリフト領域を構成するn型領域の表面部分にはn−型領域から離れた位置にSiC半導体領域2の一主面に接してn型の高キャリア不純物濃度のドレイン電極コンタクト領域7が形成されており、ソース領域表面部分にはn型の高キャリア不純物濃度のソース電極コンタクト領域4が形成されている。n−、n、n+はキャリア不純物濃度の高低をシンボル化したものでn−<n<n+の関係にある。n−型領域の表面部分にはn−型領域5の厚さより浅いp型の電界緩和領域9がSiC半導体領域2の一主面に接し、n−型領域5の端縁に沿って設けられている。ここで、SiC基板1は、p型、n型あるいは半絶縁性のいずれかであって、結晶面は、(0001)Si面、または(000−1)C面とするか、あるいはその他の面方位であってもよい。また、p型SiC半導体領域2は、デバイスを構成する領域が形成される活性層であり、例えばキャリア不純物濃度が5×1015/cm3程度でドーピングされた10μmの厚さをもつエピタキシャル成長層からなる。ソース、ドレインコンタクト領域4、7のキャリア不純物濃度は約1×1020/cm3である。n−型領域5、n型領域6、p型電界緩和領域9のキャリア不純物濃度は目標耐圧、ドリフト領域の寄生抵抗(オン抵抗に効いてくる要素)の相関で決まるので一概に固定できないが、この例では、n型の領域をのキャリア不純物濃度6×1017/cm3、深さ300nmで、n−型の領域をキャリア不純物濃度1.4×1017/cm3、深さ300nmで形成した。また、p型の電界緩和領域9は、キャリア不純物濃度1×1018/cm3、深さ100nmで形成した。
ソース領域3とn−型領域5との離間距離(対向間隔)は1μmであり、この距離が、すなわちゲート長Lg(チャネル長)を規定する。
【0032】
図1のSiCラテラルMISFET21には、半導体領域2の一主面側に設けられた凹部8と、凹部を覆うゲート絶縁膜11上に形成されたゲート電極12とからなるリセスゲート構造が存在する。すなわち、凹部8は、ソース領域3およびn−型領域5の対向する端縁(半導体領域2の一主面上でのソース領域、ドレイン(ドリフト)領域の終端)で挟まれた半導体領域2の一主面側に形成されており、ソース領域3、n−型領域5に接する二つの側面と一主面から所定の深さに位置し二つの側面に連続し離間形成されたソース領域3、n−型領域5を接続する底面から構成されている。この例では、凹部(リセス)は幅2μm、深さ150nmで形成することができる。
ゲート絶縁膜11は、シリコン酸化膜を用いることができ、その厚さは例えば、13nmである。図1では、単純化のために、ゲート絶縁膜11がSiC半導体領域2の一主面のほぼ全体を覆うように示しているが、実際に作成される場合には、SiC半導体領域2の一主面の一部上および凹部8の両側面および底面上でゲート電極12に接する部分にのみゲート絶縁膜11が存在し、SiC半導体領域2の一主面上のその他の部分にはより厚い絶縁膜(フィールド絶縁膜)が形成される。また、この例では、ゲート絶縁膜11として凹部(リセス)8の底面と両側面上ならびにソース領域3およびn−型領域5の一部表面上にかけて一様な厚さのものを用いているが、これに限ることなく、例えば、ソース領域3およびn−型領域5の一部表面上のゲート絶縁膜を凹部内のそれより厚くしてもよい。これにより、ゲート電極とソース、ドレイン(ドリフト)領域とのオーバラップによる容量の増加を抑制できる。
ゲート電極12は、ポリシリコン材料を用いることができ、n型の不純物を1×1020/cm3程度ドーピングしたものを利用する。
図1の構造では、凹部8の底面の両端部近傍直下のソース領域3、n−型領域5一部が薄い領域3a、5aとして存在している。また、ソース電極13直下のソース領域3、ドレインとして機能するn型の領域5、6は比較的厚く維持されている。この結果、かかるSiC MISFETでは、ゲート長(チャネル長)を短くしていっても短チャネル効果を抑制でき、オン抵抗の低減を可能とするという特徴をもつ。
【0033】
電界緩和領域9の長さは、電界緩和が十分に得られ高い耐圧を得るためには、前記凹部8の前記第2の側面から1μmより長く、前記電界緩和領域9と前記ドリフト領域5との境界部からドレイン電極までの長さの2/3より短く、望ましくは1/2以下の長さに選定すればよい。
ゲート電極12のn−型の領域上への張り出し延長は、いわゆるフィールドプレート効果を果たすもので、半導体領域内での空乏層の伸びを助長する働きをもつ。
【0034】
ソース、ドレインコンタクト領域4、7にそれぞれソース、ドレイン電極13、14が電気的に接続される。ソース、ドレイン電極材料としては、Al(アルミニウム)とNi(ニッケル)を利用できる。これらの材料を蒸着後、1000℃程度の高温で処理することにより、酸化膜8の開口内のソース、ドレイン領域表面に低抵抗コンタクトをつくることができる。ソース、ドレイン電極の厚さは約1μmである。同様に基板1に対しても基板電極15が電気的に接続される。
【0035】
このデバイスでは、p型の電界緩和領域9は上述の機能に加え、寄生容量低減の働きも併せもつ。すなわち、この場合のゲート電極12とn−型領域5との重なりによるゲート・ドレイン間の静電容量は、ゲートゲート絶縁膜の容量とpn接合のビルトイン容量とが直列接続された合成容量で表わされるが、後者のほうが小さいので、合成容量は主として後者で決まり、ゲート電極重なり容量を低減でき、このような構造をもつSiC MISFETは、電力損失の少ない(電力利用効率の高い)前述のインバータを含むパワーエレクトロニクスシステム・回路の構成素子として有益に機能するという特徴をもつ。
【0036】
以下に、n型のソース、ドレイン領域の表面にp型の容量緩和領域設けたことによる効果を数値実例をもとに補足説明する。
ゲート電極とソースまたはドレイン電極間の容量CGS(ゲート・ソース間)、CGD(ゲート・ドレイン間)は下式(1)で表わされる(CGS、CGDいずれも同じなので、ここではCGSについて言及する)。
【数1】
ここで、COXは、ゲート絶縁膜(酸化膜)を挟むゲート電極とゲート電極直下のp型容量緩和領域との間で構成されるMOS容量を示し、Cbiは、p型容量緩和領域と隣接するn型ソース領域(ソース電極含む)との間のpn接合で構成されるビルトイン容量を示す。式(1)中のCOX、Cbiはそれぞれ以下のように表わされる。
【数2】
【数3】
以下の数値の場合の実例を計算すると、
【数4】
【数5】
【数6】
となり、この値は、容量緩和領域が存在しない場合の値(=804nF)と比較すると、極めて低い値であることが分かる。
【0037】
[実施の形態2]
図2は、実施の形態2にかかるSiCラテラルMISFETを示す。このデバイスでは、SiC半導体領域2の一主面を基準にして、凹部(リセス)8の底面が位置する深さがソース領域3、n−型の領域5の厚さとほぼ等しく選定されている。理想的には両者の深さ(厚さ)が同一であることが望ましいが、製造プロセス的には同一に合わせこむことが難しいので、凹部底面8の深さをソース、ドレイン領域13、14の厚さよりごくわずかに小さくするように制御する。逆の関係になると、チャネル長が目標値より長くなってしまうからである。
この構造によれば、図1の3a、5aに相当するソース領域3、n−領域5の一部の厚さをさらに薄く、ほぼゼロにできるので、短チャネル効果の抑制効果がより高くなるという特徴をもつ。
【0038】
[実施の形態3]
図4は、実施の形態3にかかるSiCラテラルMISFETを示す。このデバイスでは、図1に示す構造に加え、p型の容量緩和領域10がソース領域3の表面部分に、SiC半導体領域2の一主面に接して設けられている。p型の容量緩和領域10の働きは、[0035]で述べたことと同様で、ゲート電極とソース領域3との重なりに起因する寄生容量を低減する。この容量緩和領域10は、例えば、凹部(リセス)8の端部から1μm程度張り出し、深さは約100nm、キャリア不純物濃度は約1×1018/cm3である。
このデバイスは、ゲート・ドレイン、ゲート・ソース間双方で寄生容量低減を図れるので、最良の実施の形態となる。
【0039】
図1に示すSiCラテラルMISFETを作製する方法について、図5〜図8を参照しながら説明する。
【0040】
まず、図5に示すように、SiC基板1上にp型のSiC半導体領域2を形成したSiC基体を準備する。ここで、SiC基板1は、p型、n型あるいは半絶縁性のいずれかであって、結晶面は、(0001)Si面、または(000−1)C面とするか、あるいはその他の面方位であってもよい。また、p型のSiC半導体領域2は、デバイスを構成する領域が形成される活性層であり、例えばキャリア不純物濃度が5×1015/cm3程度でドーピングされた10μmの厚さをもつエピタキシャル成長層からなる。
【0041】
次いで、図6に示すように、SiC半導体領域2の一主面に接して、対向・離間するn型のソース領域3およびn−型の領域5と、n−型の領域5に隣接するn型の領域6をSiC半導体領域2内に選択的に形成する。また、ソース領域3の表面部分、n−型の領域5から離間したn型の領域6の表面部分にn+型のソース、ドレインコンタクト領域4、7をSiC半導体領域2の一主面に接して選択的に形成する。さらに、ソース領域3に近い側のn−型の領域5の表面部分にSiC半導体領域2の一主面に接し領域5より浅いp型の電界緩和領域9を選択的に形成する。ここで示した各領域は、同時の処理ですべてが形成されるわけではなく、キャリア不純物のドーピング条件に合わせて複数のドーピング処理により形成される点に留意すべきである。選択的に形成する手段としては、酸化膜などからなる絶縁膜をSiC半導体領域2の一主面上に形成し、フォトリソグラフィ技術によりソース、ドレイン領域3、4の形成予定領域上においてその絶縁膜を開口させてマスク(図示せず)を形成し、その後、n型不純物として例えばP(リン),p型不純物としてAl(アルミニウム)をイオン注入する方法を用いることができる。これら各領域のキャリア不純物濃度、寸法(長さ、深さ(厚さ))は図1の説明で述べた通りである。
この後で、基体を、例えば、1600℃で30分間アニール処理することで、注入されたn型不純物およびp型不純物を活性化させる。
【0042】
次いで、図7に示すように、ソース、ドレイン領域3、4に跨るSiC半導体領域2を一主面から所定の深さまで選択的に除去して凹部(リセス)8を形成する。ここでの選択的除去は、SiC半導体領域2の一主面上に形成した酸化膜などからなる絶縁膜に開口を形成したマスク(図示せず)を用いてドライエッチングで実行することができる。凹部(リセス)8形成の結果、凹部(リセス)8の一方の側面はソース領域3とそれに隣接するソースコンタクト領域4に接し、他方の側面はn−型の領域5とそれに隣接するp型の電界緩和領域9に接し、凹部(リセス)8の底面はその両端部近傍でソース領域3、n−型の領域5一部の薄い領域3a、5a(図1参照)に接する構造が得られる。
【0043】
図8の工程では、SiC半導体領域2の表面にシリコン酸化膜11を形成する。厚さは13nmとすることができる。ここでは、シリコン酸化膜11が一様な厚さで形成されたように図示されているが、後で形成されるゲート電極12に接しない酸化膜部分は、より厚さの厚く形成する(通常フィールド酸化膜と呼ぶ)ことができる。
【0044】
次いで、酸化膜11上にポリシリコン膜を形成し、フォトリソグラフィ技術でポリシリコン膜上に形成したマスクでパターニング(ポリシリコン膜の選択的除去)して(図示せず)、ポリシリコンからなるゲート電極11を形成する(図1参照)。ポリシリコン膜には形成時に、または形成後にn型不純物を1×1020/cm3の濃度でドーピングする。パターニングしたゲート電極7をマスクとして下地の酸化膜6を選択的に除去し、ゲート酸化膜6を画定する。
【0045】
図2に示すSiCラテラルMISFETを作製する方法について、図9〜図12を参照しながら説明する。
【0046】
図9に示す工程は、図5に示した工程と同様である。
【0047】
図10に示した工程も、図6に示した工程と基本的には同じであるが、この例では、ソース領域3とn−型領域5、電界緩和領域9とが隣接形成されている。必要に応じ図6のように離間形成してもよく、どちらにするかの選択は本質的なものではない。
【0048】
図11に示した工程の特徴は、半導体領域2を一主面からn型のソース領域3およびn−型の領域5の深さ(厚さ)とほぼ等しい深さまで選択的に除去して凹部(リセス)8を形成した点である。この点を除き、この工程での処理内容は図7に関して説明したものと同様である。
【0049】
図12で示した工程およびその後の工程処理も、図8に示した工程ならびにその後に行われる処理と同様であるが、出来上がるデバイスは図2に示される構造となる。
【0050】
図4に示すSiCラテラルMISFETを作製する方法について、図13〜図16を参照しながら説明する。
【0051】
図13に示す工程は、図5に示した工程と同様である。
【0052】
図14に示した工程も、図6に示した工程と基本的には同じであるが、この例では、
ソース領域3の表面部分に、SiC半導体領域2の一主面に接して浅いp型の容量緩和領域10が選択的に形成される。
【0053】
図15に示した工程での処理は、図7で示した工程と同様であり、凹部(リセス)8形成の結果、凹部(リセス)8の一方の側面はソース領域3とそれに隣接するソースコンタクト領域4およびp型の容量緩和領域10に接し、他方の側面はn−型の領域5とそれに隣接するp型の電界緩和領域9に接し、凹部(リセス)8の底面はその両端部近傍でソース領域3、n−型の領域5一部の薄い領域3a、5a(図4参照)に接する構造が得られる。
【0054】
図16で示した工程およびその後の工程処理も、図8に示した工程ならびにその後に行われる処理と同様であるが、出来上がるデバイスは図4に示される構造となる。
【符号の説明】
【0055】
1 SiC基板
2 SiC半導体領域
3 ソース領域
3a ソース領域の薄い領域
4 ソースコンタクト領域
5 n−型の領域(ドリフト領域)
5a n−型の領域(ドリフト領域)の薄い領域
6 n型の領域(ドリフト領域)
7 ドレインコンタクト領域
8 凹部(リセス)
9 電界緩和領域
10 容量緩和領域
11 ゲート絶縁膜
12 ゲート電極
13 ソース電極
14 ドレイン電極
15 基板電極
【特許請求の範囲】
【請求項1】
一主面を有する一導電型の炭化珪素半導体領域(2)を含む基板(1)と、前記一導電型炭化珪素半導体領域内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース領域(3)およびドリフト領域(5、6)と、前記一主面に接し前記ドリフト領域(6)内に形成された前記一導電型とは反対導電型のドレイン領域(7)と、前記一主面に接し前記ソース領域(3)に近接するドリフト領域(5)の表面部分に前記ドリフト領域(5)の深さより浅く形成された前記一導電型の電界緩和領域(9)と、前記離間して形成されたソース領域(3)およびドリフト領域(5)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(2)の一主面側に形成され、前記ソース領域(3)に接する第1の側面と、前記ドリフト領域(5)に接する第2の側面と、前記一主面から所定の深さに位置し前記第1および第2の側面に連続し前記離間形成されたソース領域(3)およびドリフト領域(5)を接続する底面とからなる凹部(8)と、前記ソース領域(3)の一部および前記電界緩和領域(9)が接する前記一主面を覆い、前記凹部(8)の前記第1および第2の側面上および前記底面上に形成されたゲート絶縁膜(11)と、前記ゲート絶縁膜(11)上に形成されたゲート電極(12)と、前記ソース、ドレイン領域(3、7)に電気的に接続されたソース、ドレイン電極(13、14)とを有し、前記ソース、ドリフト領域(3、5)を接続する前記底面に隣接する前記炭化珪素半導体領域(2)部分でチャネル形成領域を構成し、前記底面の両端近傍の部分は前記ソース、ドリフト領域(3、5)の薄い領域(3a、5a)に接して、前記ゲート電極(12)は前記電界緩和領域(9)に対して重畳配置されてなることを特徴とするリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項2】
前記ゲート電極(12)直下の前記一主面に接する前記ソース領域(3)の表面部分に前記ソース領域(3)の深さより浅い前記一導電型の容量緩和領域(10)が形成されてなることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項3】
前記ドリフト領域は、キャリア不純物濃度の異なる二つ以上の部分(5、6)からなり、各部分のキャリア不純物濃度がドレイン電極(14)側からゲート電極(12)側に向かって段階的に低く選定されてなることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項4】
前記電界緩和領域(9)の長さは、前記凹部(8)の前記第2の側面から1μmより長く、前記電界緩和領域(9)と前記ドリフト領域(5)との境界部からドレイン電極(14)までの長さの2/3より短く選定されてなることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項5】
前記ソース領域(3)の表面部分には、前記一主面に接しかつ前記ソース領域の深さより浅い高キャリア不純物濃度のソース領域(4)が形成され、該キャリア不純物濃度は前記ドリフト領域(6)のキャリア不純物濃度とほぼ等しいことを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項6】
前記一導電型はp型であり、前記一導電型とは反対導電型はn型であることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項7】
一主面を有する一導電型の炭化珪素半導体領域(2)を含む基板(1)と、前記一導電型炭化珪素半導体領域内に前記一主面に接し、互いに離間しかつ前記一主面から第1の所定の深さで形成された前記一導電型とは反対導電型のソース領域(3)およびドリフト領域(5、6)と、前記一主面に接し前記ドリフト領域(6)内に形成された前記一導電型とは反対導電型のドレイン領域(7)と、前記一主面に接し前記ソース領域(3)に近接するドリフト領域(5)の表面部分に前記ドリフト領域(5)の深さより浅く形成された前記一導電型の電界緩和領域(9)と、前記離間して形成されたソース領域(3)およびドリフト領域(5)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(2)の一主面側に形成され、前記ソース領域(3)に接しかつ前記第1の所定の深さと実質的に同じ長さをもつ第1の側面と、前記ドリフト領域(5)に接しかつ前記前記第1の所定の深さと実質的に同じ長さをもつ第2の側面と、前記一主面から第2の所定の深さに位置し前記第1および第2の側面に連続し前記離間形成されたソース領域(3)およびドリフト領域(5)を接続する底面とからなる凹部(8)と、前記ソース領域(3)の一部および前記電界緩和領域(9)が接する前記一主面を覆い、前記凹部(8)の前記第1および第2の側面上および前記底面上に形成されたゲート絶縁膜(11)と、前記ゲート絶縁膜(11)上に形成されたゲート電極(12)と、前記ソース、ドレイン領域(3、7)に電気的に接続されたソース、ドレイン電極(13、14)とを有し、前記ソース領域(3)およびドリフト領域(5)を接続する前記底面の全長にわたり隣接する前記炭化珪素半導体領域(2)部分でチャネル形成領域を構成し、前記第2の所定の深さは前記第1の所定の深さとほぼ等しいかそれより浅く選定されてなり、前記ゲート電極(12)は前記電界緩和領域(9)に対して重畳配置されてなることを特徴とするリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項8】
前記ゲート電極(12)直下の前記一主面に接する前記ソース領域(3)の表面部分に前記ソース領域(3)の深さより浅い前記一導電型の容量緩和領域(10)が形成されてなることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項9】
前記ドリフト領域キャリア不純物濃度の異なる二つ以上の部分(5、6)からなり、各部分のキャリア不純物濃度がドレイン電極(14)側からゲート電極(12)側に向かって段階的に低く選定されてなることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項10】
前記電界緩和領域(9)の長さは、前記凹部(8)の前記第2の側面から1μmより長く、前記電界緩和領域(9)と前記ドリフト領域(5)との境界部からドレイン電極(14)までの長さの2/3より短く選定されてなることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項11】
前記ソース領域(3)の表面部分には、前記一主面に接しかつ前記ソース領域の深さより浅い高キャリア不純物濃度のソース領域(4)が形成され、該キャリア不純物濃度は前記ドレイン領域(7)のキャリア不純物濃度とほぼ等しいことを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項12】
前記一導電型はp型であり、前記一導電型とは反対導電型はn型であることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項1】
一主面を有する一導電型の炭化珪素半導体領域(2)を含む基板(1)と、前記一導電型炭化珪素半導体領域内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース領域(3)およびドリフト領域(5、6)と、前記一主面に接し前記ドリフト領域(6)内に形成された前記一導電型とは反対導電型のドレイン領域(7)と、前記一主面に接し前記ソース領域(3)に近接するドリフト領域(5)の表面部分に前記ドリフト領域(5)の深さより浅く形成された前記一導電型の電界緩和領域(9)と、前記離間して形成されたソース領域(3)およびドリフト領域(5)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(2)の一主面側に形成され、前記ソース領域(3)に接する第1の側面と、前記ドリフト領域(5)に接する第2の側面と、前記一主面から所定の深さに位置し前記第1および第2の側面に連続し前記離間形成されたソース領域(3)およびドリフト領域(5)を接続する底面とからなる凹部(8)と、前記ソース領域(3)の一部および前記電界緩和領域(9)が接する前記一主面を覆い、前記凹部(8)の前記第1および第2の側面上および前記底面上に形成されたゲート絶縁膜(11)と、前記ゲート絶縁膜(11)上に形成されたゲート電極(12)と、前記ソース、ドレイン領域(3、7)に電気的に接続されたソース、ドレイン電極(13、14)とを有し、前記ソース、ドリフト領域(3、5)を接続する前記底面に隣接する前記炭化珪素半導体領域(2)部分でチャネル形成領域を構成し、前記底面の両端近傍の部分は前記ソース、ドリフト領域(3、5)の薄い領域(3a、5a)に接して、前記ゲート電極(12)は前記電界緩和領域(9)に対して重畳配置されてなることを特徴とするリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項2】
前記ゲート電極(12)直下の前記一主面に接する前記ソース領域(3)の表面部分に前記ソース領域(3)の深さより浅い前記一導電型の容量緩和領域(10)が形成されてなることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項3】
前記ドリフト領域は、キャリア不純物濃度の異なる二つ以上の部分(5、6)からなり、各部分のキャリア不純物濃度がドレイン電極(14)側からゲート電極(12)側に向かって段階的に低く選定されてなることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項4】
前記電界緩和領域(9)の長さは、前記凹部(8)の前記第2の側面から1μmより長く、前記電界緩和領域(9)と前記ドリフト領域(5)との境界部からドレイン電極(14)までの長さの2/3より短く選定されてなることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項5】
前記ソース領域(3)の表面部分には、前記一主面に接しかつ前記ソース領域の深さより浅い高キャリア不純物濃度のソース領域(4)が形成され、該キャリア不純物濃度は前記ドリフト領域(6)のキャリア不純物濃度とほぼ等しいことを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項6】
前記一導電型はp型であり、前記一導電型とは反対導電型はn型であることを特徴とする請求項1記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項7】
一主面を有する一導電型の炭化珪素半導体領域(2)を含む基板(1)と、前記一導電型炭化珪素半導体領域内に前記一主面に接し、互いに離間しかつ前記一主面から第1の所定の深さで形成された前記一導電型とは反対導電型のソース領域(3)およびドリフト領域(5、6)と、前記一主面に接し前記ドリフト領域(6)内に形成された前記一導電型とは反対導電型のドレイン領域(7)と、前記一主面に接し前記ソース領域(3)に近接するドリフト領域(5)の表面部分に前記ドリフト領域(5)の深さより浅く形成された前記一導電型の電界緩和領域(9)と、前記離間して形成されたソース領域(3)およびドリフト領域(5)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(2)の一主面側に形成され、前記ソース領域(3)に接しかつ前記第1の所定の深さと実質的に同じ長さをもつ第1の側面と、前記ドリフト領域(5)に接しかつ前記前記第1の所定の深さと実質的に同じ長さをもつ第2の側面と、前記一主面から第2の所定の深さに位置し前記第1および第2の側面に連続し前記離間形成されたソース領域(3)およびドリフト領域(5)を接続する底面とからなる凹部(8)と、前記ソース領域(3)の一部および前記電界緩和領域(9)が接する前記一主面を覆い、前記凹部(8)の前記第1および第2の側面上および前記底面上に形成されたゲート絶縁膜(11)と、前記ゲート絶縁膜(11)上に形成されたゲート電極(12)と、前記ソース、ドレイン領域(3、7)に電気的に接続されたソース、ドレイン電極(13、14)とを有し、前記ソース領域(3)およびドリフト領域(5)を接続する前記底面の全長にわたり隣接する前記炭化珪素半導体領域(2)部分でチャネル形成領域を構成し、前記第2の所定の深さは前記第1の所定の深さとほぼ等しいかそれより浅く選定されてなり、前記ゲート電極(12)は前記電界緩和領域(9)に対して重畳配置されてなることを特徴とするリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項8】
前記ゲート電極(12)直下の前記一主面に接する前記ソース領域(3)の表面部分に前記ソース領域(3)の深さより浅い前記一導電型の容量緩和領域(10)が形成されてなることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項9】
前記ドリフト領域キャリア不純物濃度の異なる二つ以上の部分(5、6)からなり、各部分のキャリア不純物濃度がドレイン電極(14)側からゲート電極(12)側に向かって段階的に低く選定されてなることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項10】
前記電界緩和領域(9)の長さは、前記凹部(8)の前記第2の側面から1μmより長く、前記電界緩和領域(9)と前記ドリフト領域(5)との境界部からドレイン電極(14)までの長さの2/3より短く選定されてなることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項11】
前記ソース領域(3)の表面部分には、前記一主面に接しかつ前記ソース領域の深さより浅い高キャリア不純物濃度のソース領域(4)が形成され、該キャリア不純物濃度は前記ドレイン領域(7)のキャリア不純物濃度とほぼ等しいことを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項12】
前記一導電型はp型であり、前記一導電型とは反対導電型はn型であることを特徴とする請求項7記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
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【図14】
【図15】
【図16】
【図17】
【公開番号】特開2011−49407(P2011−49407A)
【公開日】平成23年3月10日(2011.3.10)
【国際特許分類】
【出願番号】特願2009−197579(P2009−197579)
【出願日】平成21年8月28日(2009.8.28)
【出願人】(301021533)独立行政法人産業技術総合研究所 (6,529)
【Fターム(参考)】
【公開日】平成23年3月10日(2011.3.10)
【国際特許分類】
【出願日】平成21年8月28日(2009.8.28)
【出願人】(301021533)独立行政法人産業技術総合研究所 (6,529)
【Fターム(参考)】
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