非対称スペーサをゲートとして備えるＬＤＭＯＳトランジスタ
【課題】本発明は、横方向拡散金属酸化物半導体（LDMOS）トランジスタと、これを製造する方法を提供する。
【解決手段】LDMOSトランジスタはｐ型基板上に形成されたｎ型エピタキシャル層と、LDMOSトランジスタのゲートとして機能する非対称導体スペーサとを備える。LDMOSトランジスタはまた、非対称導体スペーサの両側のソース領域及びドレイン領域と、イオン注入を非対称導体スペーサに行うことで形成されたチャネル領域とを備える。非対称導体スペーサの高さはソース領域からドレイン領域に向かって増加する。チャネル領域は、基本的に完全に非対称導体スペーサの下に存在し、従来技術のLDMOSトランジスタのチャネル領域の長さよりも短い長さを有する。本発明のLDMOSトランジスタはまた、当該トランジスタの活性領域を囲むフィールド酸化物層と、非対称導体スペーサをｎ型エピタキシャル層から絶縁する薄い誘電体層とを備える。
【解決手段】LDMOSトランジスタはｐ型基板上に形成されたｎ型エピタキシャル層と、LDMOSトランジスタのゲートとして機能する非対称導体スペーサとを備える。LDMOSトランジスタはまた、非対称導体スペーサの両側のソース領域及びドレイン領域と、イオン注入を非対称導体スペーサに行うことで形成されたチャネル領域とを備える。非対称導体スペーサの高さはソース領域からドレイン領域に向かって増加する。チャネル領域は、基本的に完全に非対称導体スペーサの下に存在し、従来技術のLDMOSトランジスタのチャネル領域の長さよりも短い長さを有する。本発明のLDMOSトランジスタはまた、当該トランジスタの活性領域を囲むフィールド酸化物層と、非対称導体スペーサをｎ型エピタキシャル層から絶縁する薄い誘電体層とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、横方向拡散金属酸化物半導体（LDMOS）トランジスタに関し、特に、ゲートとして機能する非対称導体スペーサを有するLDMOSトランジスタに関する。
【背景技術】
【０００２】
LDMOSトランジスタは、従来、２つの電気的絶縁スペーサの間に配置された導電ゲートと、ソース領域と、ドレイン領域と、チャネル領域と、ドリフト領域とを備える。正電位がゲートに印加されると、電子がLDMOSトランジスタのソース領域からドレイン領域へチャネル領域を介して流れる。スペーサの絶縁性に起因して、スペーサはゲートの一部としては機能せず、ゲート電圧はゲートを介してのみ印加することができ、スペーサを介して印加することはできない。
【０００３】
上述したような、従来のLDMOSトランジスタ１００が、図１に示される。LDMOSトランジスタ１００は、ｐ型基板１０２上に形成されたｎ型埋め込み層１０４を備える。ｎ型エピタキシャル層１０６をｎ型埋め込み層１０４上に成長させ、フィールド酸化物層１０８ａ及び１０８ｂがｎ型エピタキシャル層１０６上に形成されて、LDMOSトランジスタ１００の活性領域が画成される。通常、LDMOSトランジスタ１００の活性領域は、LDMOSトランジスタ１００が製造又は形成されつつある、ｎ型エピタキシャル層１０６上の領域である。
【０００４】
LDMOSトランジスタ１００はまた、ソース領域１１２が形成されるｐウェル１１０を備える。ｐウェル１１０は、ボロンといった任意のｐ型元素の拡散又はイオン注入によって形成することができる。同様に、ソース領域１１２も、ヒ素といった任意のｎ型元素の拡散又はイオン注入によって形成することができる。同様のヒ素注入は、LDMOSトランジスタ１００のドレイン領域１１４を形成するために用いることができる。
【０００５】
さらに、LDMOSトランジスタ１００は、ゲート１１６を有し、例えば、一部分がｎ型エピタキシャル層１０６の上方にあり、一部分がｐウェル１１０の上方にある、ポリシリコンゲートを備える。図１に示されるように、ゲート１１６は、ｎ型エピタキシャル層１０６及びｐウェル１１０から、薄い誘電体層１１８によって絶縁されるが、これは、例えば薄い二酸化ケイ素（SiO2）層とすることができる。また、ゲート１１６の側壁には、スペーサ１２０ａ及び１２０ｂが形成される。これらのスペーサは、本質的に非導電性であって、二酸化ケイ素（SiO2）又は窒化物といった誘電性材料を用いて形成することができる。当業者であれば、スペーサの下の領域が、一般にNLDD（ｎ型低濃度拡散）として知られる、低濃度にドープされたN領域であることを認識するであろうが、簡略化のため図示されていない。
【０００６】
通常、予め設定された正のゲート電圧がゲート１１６に印加される度に、ｐウェル１１０に存在する電子（少数キャリア）がゲート１１６に引き付けられ、その結果としてチャネル領域１２２が形成される。チャネル領域１２２は、LDMOSトランジスタ１００のドリフト領域１２４にソース領域１１２を接続する。ドレイン・ソース間電圧（図１には図示せず）がLDMOSトランジスタ１００に印加されると、ソース領域１１２に存在する電子は、チャネル領域１２２及びドリフト領域１２４を介してドレイン領域１１４へ流れるため、LDMOSトランジスタ１００においてソースからドレインへ電子が流れることが可能となる。
【０００７】
上述したような、従来のLDMOSトランジスタ１００は、高い寄生容量及びチャネル抵抗という制約を有する。LDMOSトランジスタ１００の寄生容量は、ゲート１１６とチャネル領域１２２との間に形成される「コンデンサ」に起因する。寄生容量の値は、チャネル領域１２２の幅（図１には図示せず）と長さとの積に直接関連する。さらに、LDMOSトランジスタ１００のチャネル抵抗は、チャネル領域１２２によってもたらされる抵抗に起因し、その値もまたチャネル領域１２２の長さ及び幅に関連する。
【０００８】
LDMOSトランジスタ１００の高い寄生容量及びチャネル抵抗は、LDMOSトランジスタ１００のRC定数を増加させるため、LDMOSトランジスタ１００の寄生ゲートコンデンサの充電及び放電に要求される時間も増加する。このことは、LDMOSトランジスタ１００の性能を妨害し、これを利用する回路の速度も低下する。従って、LDMOSトランジスタ１００の寄生容量及びチャネル抵抗を低減するための絶え間ない試みがなされている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述した課題を克服するために、本発明は、従来技術のLDMOSトランジスタのチャネル抵抗及び寄生容量よりも、はるかに低い寄生容量及びチャネル抵抗を有するLDMOSトランジスタを提供する。上記LDMOSトランジスタを製造する方法もまた提供される。
【課題を解決するための手段】
【００１０】
本発明の一実施形態によれば、LDMOSトランジスタを製造する方法が提供される。当該方法は、半導体基板上に第１の導電性タイプを有する半導体層を形成することを含む。半導体層は、例えば、エピタキシャル層であり、第１の導電性タイプはｎ型導電性である。本発明の一実施形態によれば、ｎ型のエピタキシャル層は、ｎ型埋め込み層によって半導体基板から分離される。
【００１１】
上記方法はさらに、半導体層上に誘電体層を形成することを含む。誘電体層は、例えば、半導体層上に形成された、薄い二酸化ケイ素（SiO2）層とすることができる。上記方法はまた、半導体層上に非対称導体スペーサを形成することを含む。非対称導体スペーサは、LDMOSトランジスタのゲートとして機能し、誘電体層によって半導体層から絶縁される。本発明の一実施形態によれば、非対称導体スペーサは、半導体層を２つの領域、即ち、第１の領域と第２の領域とに分け、非対称導体スペーサの形状は、非対称導体スペーサの高さが第１の領域から第２の領域に向かって増加するようになっている。さらに、上記方法は、誘電体層をエッチングして、誘電体層の一部を第１の領域及び第２の領域から除去することを含む。
【００１２】
上記方法はまた、半導体層上にフィールド酸化物層を形成し、その後、当該フィールド酸化物層をエッチングして、LDMOSトランジスタの活性領域を画成することを含む。換言すれば、フィールド酸化物層は、LDMOSトランジスタが製造されつつある、半導体層の領域を、フィールド酸化物層が囲むように、エッチングされる。当業者であれば、フィールド酸化物層を形成して、LDMOSトランジスタの活性領域を画成する処理が、当技術分野において周知であることを理解するであろう。また、フィールド酸化物層は、本発明の範囲から逸脱することなく、誘電体層及び非対称導体スペーサの形成前に形成することができる。
【００１３】
LDMOSトランジスタの活性領域が画成されると、第２の導電性を有する第１のタイプのドーパントを用いて、第１の注入が半導体層の第１の領域に行われる。第１の注入は、半導体層の第１の領域に、第２の導電性タイプを有するウェルを形成するために為される。本発明の一実施形態によれば、第２の導電性タイプはｐ型導電性であり、第１のタイプのドーパントはボロンである。また、第１の注入は、第１の注入のエネルギーを用いて行われるが、これは例えば５０ｋｖとすることができ、通常の注入量は、１０１２−１０１３／ｃｍ３の範囲である。上記方法は、第２の注入を、第１の導電性タイプを有する第２のタイプのドーパントを用いて行って、LDMOSトランジスタのソース領域及びドレイン領域を形成することを含む。第２のタイプのドーパントは、例えば、ヒ素若しくはリンのうちのいずれか１つ又は双方とすることができる。ソース領域は、第２の導電性タイプを有するウェル中に部分的に存在し、且つ、非対称導体スペーサの下に部分的に存在するように形成される。
【００１４】
さらに、上記方法は、第３の注入を、第２の導電性タイプを有する第３のタイプのドーパントを用いて、非対称導体スペーサに行って、LDMOSトランジスタのチャネル領域を形成することを含む。チャネル領域は、半導体層中に形成され、完全に非対称導体スペーサの下に存在する。本発明の一実施形態によれば、第３のタイプのドーパントはボロンであり、第３の注入は、第２の注入のエネルギーを用いて行われるが、これは例えば５０ｋｖとすることができ、注入量は例えば１０１３−１０１４／ｃｍ３の範囲とすることができる。別の実施形態では、この領域は、ボロンとリンとの組み合わせによって、双方を同じ範囲のドーピング濃度として、形成することができる。
【００１５】
本発明の別の実施形態によれば、LDMOSトランジスタが提供される。LDMOSトランジスタは、半導体基板上に形成された第１の導電性タイプを有する半導体層を備える。さらに、LDMOSトランジスタは、そのゲートとして機能し、薄い誘電体層によって半導体層から絶縁された、半導体層上に形成された非対称導体スペーサを備える。本発明の一実施形態によれば、非対称導体スペーサは、半導体層を２つの領域、即ち、第１の領域と第２の領域とに分け、非対称導体スペーサの高さは、第１の領域から第２の領域に向かって増加する。
【００１６】
さらに、LDMOSトランジスタは、第２の導電性タイプを有するウェルと、第１の導電性タイプを有するソース領域とを備えるが、これは部分的にウェル中にあり、且つ、部分的に非対称導体スペーサの下に存在する。ソース領域は、半導体層の第１の領域に形成される。
【００１７】
LDMOSトランジスタはさらに、半導体層の第２の領域に形成されるドレイン領域と、半導体層中に形成されるチャネル領域とを備える。チャネル領域は、完全に非対称導体スペーサの下に存在する。本発明の一実施形態によれば、チャネル領域とドレイン領域とは、第１の導電性タイプを有するドリフト領域によって分離される。LDMOSトランジスタはまた、LDMOSトランジスタの活性領域を囲むフィールド酸化物層を備える。
【００１８】
本発明のまた別の実施形態によれば、電力用電界効果トランジスタ（FET）が提供される。電力用FETは、半導体基板上に形成された第１の導電性タイプを有する半導体層を備える。既述したように、半導体層はエピタキシャル層であり、第１の導電性タイプはｎ型である。電力用FETはさらに、半導体層上に形成された複数の非対称導体スペーサを備える。複数の非対称導体スペーサは電力用FETのゲートとして機能し、薄い誘電体層によって半導体層から絶縁される。さらに、各非対称導体スペーサの高さは、電力用FETのソース領域からドレイン領域に向かって増加する。
【００１９】
さらに、電力用FETは、半導体層中に形成された、第２の導電性タイプを有する複数のウェルと、第１の導電性タイプを有する電力用FETの複数のソース領域とを備える。電力用FETの各ソース領域は、第２の導電性タイプを有するウェル中に部分的に存在し、且つ、複数の非対称導体スペーサのうちの一又は複数の非対称導体スペーサの下に部分的に存在する。電力用FETはまた、半導体層中に形成された第１の導電性タイプを有する複数のドレイン領域と、複数の非対称導体スペーサに対応する、半導体層中に形成された第２の導電性タイプを有する複数のチャネル領域とを備える。複数のチャネル領域の各チャネル領域は、完全に電力用FETの非対称導体スペーサの下に存在する。
【００２０】
本発明の一実施形態によれば、非対称導体スペーサは２つずつ１組で接続される。非対称導体スペーサの各組は、電力用FETの活性領域の外部にフレーム構造を形成する。また、非対称導体スペーサの複数の組は、電力用FETの活性領域の外部にある、導電性材料を介して互いに接続される。導電性材料は、例えばポリシリコンとすることができる。
【００２１】
上述した要素とは別に、電力用FETはまた、電力用FETの活性領域を囲むフィールド酸化物層と、複数のドレイン領域と複数のチャネル領域とを分離する複数のドレイン領域とを備える。
【００２２】
本発明の一つの目的は、従来技術のLDMOSトランジスタの寄生容量及びチャネル抵抗よりも、低い寄生容量及びチャネル抵抗を有するLDMOSトランジスタを提供することにある。この目的を達成するために、ゲートとして機能する非対称導体スペーサにイオン注入を行うことによって、LDMOSトランジスタの有効なチャネル領域の長さが低減される。
【００２３】
本発明の他の目的は、従来技術のLDMOSトランジスタの寄生容量及びチャネル抵抗よりも、低い寄生容量及びチャネル抵抗を有する、LDMOSトランジスタを製造する方法を提供することにある。
【００２４】
本発明のまた別の目的は、チャネル領域全体が、LDMOSトランジスタの（本発明においてゲートとして機能する）非対称導体スペーサの下に存在する、LDMOSトランジスタを提供することにある。
【００２５】
本発明の別の目的は、電力用FETのゲートとして機能する非対称導体スペーサを有する、フレームゲート構造を備える電力用FETを提供することにある。フレームゲート構造はゲートの幅が低減されるので、電力用FETの寄生容量及びチャネル抵抗が低減される。
【００２６】
以下、本発明の好適な実施形態は、本発明を限定するためではなく説明するために提供され、同様の符号は同様の要素を示す、添付の図面と共に記載される。
【図面の簡単な説明】
【００２７】
【図１】従来技術のLDMOSトランジスタの断面図を示す。
【図２】本発明の一実施形態に係る、LDMOSトランジスタの断面図を示す。
【図３】本発明の一実施形態に係る、LDMOSトランジスタを製造する方法を示すフローチャートである。
【図４】本発明の一実施形態に係る、半導体基板に成長させたエピタキシャル層を示す半導体構造の断面図である。
【図５】本発明の一実施形態に係る、エピタキシャル層上に形成された薄い誘電体層を示す半導体構造の断面図である。
【図６】本発明の一実施形態に係る、薄い誘電体層上に形成された非対称導体スペーサを示す半導体構造の断面図である。
【図７】本発明の一実施形態に係る、エッチングされた誘電体層を示す半導体構造の断面図である。
【図８】本発明の一実施形態に係る、LDMOSトランジスタの活性領域を画成するフィールド酸化物層を示す半導体構造の断面図である。
【図９】本発明の一実施形態に係る、第１のイオン注入を用いたｐウェルの形成を示す半導体構造の断面図である。
【図１０】本発明の一実施形態に係る、第２のイオン注入を用いたLDMOSトランジスタのソース領域及びドレイン領域の形成を示す半導体構造の断面図である。
【図１１】本発明の一実施形態に係る、第３のイオン注入を用いたLDMOSトランジスタのチャネル領域の形成を示す半導体構造の断面図である。
【図１２】本発明の一実施形態に係る、フレームゲート構造を備える電力用FETの上面図を示す。
【図１３】本発明の一実施形態に係る、図１２中の線A−A’に沿った電力用FETの断面図を示す。
【発明を実施するための形態】
【００２８】
図２は、本発明の一実施形態に係る、LDMOSトランジスタ２００の断面図を示す。LDMOSトランジスタ２００は、ｐ型基板２０２に形成されたｎ型エピタキシャル層２０６を備える。ｎ型エピタキシャル層２０６は、ｎ型埋め込み層２０４によってｐ型基板２０２から分離されている。
【００２９】
LDMOSトランジスタ２００の活性領域は、フィールド酸化物（FOX）層２０８ａ、２０８ｂによって囲まれているが、これは一般にLDMOSトランジスタ２００を、ｐ型基板２０２上に形成される他の装置（図示せず）から絶縁する（isolate）ために形成される。基本的に、フィールド酸化物層２０８ａ、２０８ｂは、LDMOSトランジスタ２００が製造される領域を画成する。
【００３０】
LDMOSトランジスタ２００はさらに、ｎ型エピタキシャル層２０６中に形成されたｐウェル２１０と、ｐウェル２１０中に部分的に形成されたソース領域２１２とを備える。ｐウェル２１０は、ボロンといった任意のｐ型のドーパントを用いて形成することができ、ソース領域２１２は、ヒ素といったｎ型のドーパントを用いて形成することができる。また、LDMOSトランジスタ２００は、非対称導体スペーサ２１４を備えるが、これは薄い誘電体層２１６によってｎ型エピタキシャル層２０６から絶縁される。
【００３１】
本発明の一実施形態によれば、図２に示すように、非対称導体スペーサ２１４の高さは、ソース領域２１２に向かって、より低くなる。非対称導体スペーサ２１４の形状は、従来技術のLDMOSトランジスタよりも、はるかに短い長さのチャネル領域２１８の形成を容易にするように設計されている。チャネル領域２１８は、イオン注入が非対称導体スペーサ２１４に行われた場合に形成される。本発明の一実施形態によれば、チャネル領域２１８全体が、非対称導体スペーサ２１４の下に存在する。チャネル領域２１８の形成の処理、及びLDMOSトランジスタ２００の製造に関するステップ全体を、図３と共に説明する。
【００３２】
LDMOSトランジスタ２００はさらに、ｎ型導電性を有し、且つ、通常、ソース領域２１２と同じドーピングレベルを有するドレイン領域２２０を備える。
【００３３】
ここで、正のドレイン・ソース電圧及びゲート電圧がLDMOSトランジスタ２００に印加されると仮定して、LDMOSトランジスタ２００の動作を簡単に説明する。本発明において、非対称導体スペーサ２１４は、LDMOSトランジスタ２００のゲートとして機能し、ゲート電圧は、ゲートコンタクト（図示せず）を介して非対称導体スペーサ２１４に印加される。予め設定された正の電圧が非対称導体スペーサ２１４に印加されると、ソース領域２１２からの電子が、チャネル領域２１８を介してドレイン領域２２０へ移動する。チャネル領域２１８とドレイン領域２２０との間の領域はドリフト領域と称され、電子は、ドレイン領域とソース領域との間の電位差に起因してから、それらによって実現されるドリフトを利用して、この領域を通過する。
【００３４】
ここで、一実施形態に係るLDMOSトランジスタ２００を製造する処理を、図３乃至１１と共に説明する。
【００３５】
図３は、本発明の一実施形態に係る、LDMOSトランジスタ２００を製造する方法を示すフローチャートである。図３を説明しながら、図４乃至１１を参照して、LDMOSトランジスタ２００の形成における様々なステップを説明する。
【００３６】
ステップ３０２で、ｎ型導電性を有する半導体層がｐ型半導体基板に形成される。先の図面と共に既述され、且つ、図４に示すように、上記半導体層は、ｐ型基板２０２に形成されたｎ型エピタキシャル層２０６である。本発明の一実施形態によれば、ｎ型エピタキシャル層２０６は、ｎ型埋め込み層２０４によってｐ型基板２０２から分離される。
【００３７】
ステップ３０４で、誘電体層２１６は、図５に示すようにｎ型エピタキシャル層２０６上に形成される。通常、誘電体層２１６は、薄いシリコン酸化物（SiO2）層である。ステップ３０６で、非対称導体スペーサ２１４は、ｎ型エピタキシャル層２０６の上方に、（図６に示すように）非対称導体スペーサ２１４が誘電体層２１６によってｎ型エピタキシャル層２０６から分離されるように形成される。
【００３８】
本発明の一実施形態によれば、非対称導電スペーサ２１４は、リフトオフ処理を用いて、即ち、非対称導体スペーサ２１４の形成後に除去される、酸化物又は窒化物の犠牲層を用いて形成される。犠牲材料を用いて半導体基板上に構造を作成する処理は、当技術分野で周知であり、ここでは説明しない。当業者であれば、非対称導体スペーサ２１４が、本発明の範囲から逸脱することなく、上述したようなリフトオフ処理の代わりに、簡単なエッチング処理を用いても形成できることを認識することができる。
【００３９】
図６に示すように、非対称導体スペーサ２１４は、ｎ型エピタキシャル層２０６を２つの領域、即ち、第１の領域と第２の領域とに分け、ステップ３０８で、（図７に示すように）誘電体層２１６が非対称導体スペーサ２１４の下にのみ残存するように、誘電体層２１６が第１の領域及び第２の領域からエッチングされる。
【００４０】
ステップ３１０で、フィールド酸化物層がｎ型エピタキシャル層２０６上に形成され、ステップ３１２で、当該フィールド酸化物層がエッチングされてLDMOSトランジスタ２００の活性領域を画成する。これは図８に示されているが、エッチングされたフィールド酸化物層は、フィールド酸化物層２０８ａ、２０８ｂとして示されている。フィールド酸化物層２０８ａ、２０８ｂを作成する通常の処理は、（非対称導体スペーサ２１４を含めて）厚い酸化物層をｎ型エピタキシャル層２０６上に最初に形成し、その後、酸化物層をLDMOSトランジスタ２００が形成されるべき領域からエッチングすることである。このようにして、フィールド酸化物層２０８ａ、２０８ｂが、LDMOSトランジスタ２００が形成されるｎ型エピタキシャル層２０６の領域を囲むことによって、LDMOSトランジスタ２００を、同一のｐ型基板２０２に形成される他の装置から絶縁する。
【００４１】
ステップ３１４で、第１の注入が行われて、ｎ型エピタキシャル層２０６の第１の領域にｐウェル２１０が形成される。本発明の一実施形態によれば、第１の注入のエネルギーは５０ｋｖであり、注入量は１０１２／ｃｍ３から１０１３／ｃｍ３の範囲である。通常、注入に使用されるドーパントはボロンである。通常、第１の注入は、マスク９０２を用いて行われるが、これは（図９に示すように）ｐウェル２１０が形成されつつある領域を除いて、ｎ型エピタキシャル層２０６の全ての領域をマスクする。
【００４２】
ステップ３１６で、第２の注入が行われて、LDMOSトランジスタ２００のソース領域２１２及びドレイン領域２２０が形成される。図１０は、ソース領域２１２及びドレイン領域２２０を形成するために為される注入の処理を示す。通常、注入のエネルギーは５０ｋｖである。ヒ素ドーパント若しくはリンドーパント又は双方が、ｎ型の第２の注入に用いられて、ソース領域及びドレイン領域が形成される。図１０に示されるように、ソース領域２１２は、スペーサの傾斜に起因して、非対称導体スペーサ２１４の下に部分的に存在し、且つ、ｐウェル２１０の中に部分的に存在するように形成される。
【００４３】
ステップ３１８で、第３の注入が非対称導体スペーサ２１４に行われて、LDMOSトランジスタ２００のチャネル領域２１８が形成される。図１１に示すように、また本発明の一実施形態によれば、第３の注入はハロー（即ち、傾斜）イオン注入であり、注入のエネルギーは５０ｋｖである。第３の注入に用いられるドーパントは、第１の注入に用いられるもの、即ち、ボロンと同様である。しかし、当業者であれば、チャネル領域２１８を、ガリウム又はインジウムといった、任意の他のｐ型ドーパントを用いても形成し得ることを認識できる。本発明の一実施形態によれば、ハローイオン注入は、LDMOSトランジスタ２００のソース領域及びドレイン領域への酸化物層１１０２ａ、１１０２ｂの形成後に行われる。酸化物層１１０２ａ、１１０２ｂは、LDMOSトランジスタ２００のソース領域及びドレイン領域を「マスクする」ので、第３の注入に用いられるイオンは、これらの領域には浸透しない。しかし、チャネル領域２１８を形成するために、イオンはスペーサ２１４の傾斜した部分に浸透する。基本的に、酸化物層１１０２ａ、１１０２ｂを形成することで、チャネル領域２１８が形成されつつある間に、別個のマスクを設ける必要性が排除される。チャネル領域２１８が形成された後、酸化物層１１０２ａ、１１０２ｂはエッチングされ、図２に示すLDMOSトランジスタが得られる。
【００４４】
当業者であれば、チャネル領域２１８を、（ハローイオン注入よりむしろ）通常のイオン注入を用いても形成し得ることを認識するであろう。この場合、酸化物層１１０２ａ、１１０２ｂの厚さは、イオンが非対称導体スペーサ２１４のより薄い領域を介して浸透するが、酸化物層１１０２ａ、１１０２ｂを介してソース領域及びドレイン領域には浸透しないように選択される。
【００４５】
非対称導体スペーサ２１４の高さは、ソース領域２１２に向かって低くなるため、形成されたチャネル領域２１８の形状は、ｐウェル２１０に向かって厚くなり、且つ、ｐウェル２１０から離れるに従って、その深さが急に（sharply）減少するようになっている。これは、注入の処理の間に、イオンが非対称導体スペーサ２１４のより薄いエッジに向かってより深く浸透するという事実に起因しており、従って、チャネル領域２１８の深さはｐウェル２１０に向かって深くなっている。非対称導体スペーサ２１４の高さがソース領域２１２からドレイン領域２２０に向かって増加するにつれて、イオン浸透が減少するため、チャネル領域２１８の深さはソース領域２１２（及びｐウェル２１０）から離れると減少する。さらに、イオン注入が非対称導体スペーサ２１４に行われる事実に起因して、形成されたチャネル領域２１８は、基本的に完全に（essentially completely）（LDMOSトランジスタ２００のゲートである）非対称導体スペーサ２１４の下に存在する。
【００４６】
図１２及び図１３はそれぞれ、本発明の一実施形態に係る、フレームゲート構造を備える電力用FET１２００の上面図及び線A−A’に沿った断面図を示す。電力用FET１２００は、ｐ型基板１３０２に形成されたｎ型エピタキシャル層１２０２を備える。本発明の一実施形態によれば、ｎ型エピタキシャル層１２０２は、ｎ型埋め込み層１３０４によってｐ型基板１３０２から分離されるが、これはｎ型エピタキシャル層１２０２よりも高濃度でドープされる。
【００４７】
電力用FET１２００はさらに、複数のソース領域１２０４と複数のドレイン領域１２０６とを備える。ソース領域１２０４及びドレイン領域１２０６は、ｎ型導電性を有し、LDMOSトランジスタ２００について図３と共に説明したのと同一の又は類似した製造処理を用いて形成される。電力用FET１２００はまた、ｎ型エピタキシャル層１２０２中に形成された複数のｐウェル１３０６を備える。電力用FET１２００の複数のｐウェル１３０６の各々のｐウェルは、LDMOSトランジスタ２００のｐウェル２１０と同様であり、同一の又は類似した製造処理を用いて形成される。LDMOSトランジスタ２００と同様に、電力用FET１２００の各ソース領域は、（図１３に示すように）ｐウェル１３０６の中に部分的に存在し、且つ、複数の非対称導体スペーサ１２０８のうちの一又は複数の非対称導体スペーサの下に部分的に存在する。複数の非対称導体スペーサ１２０８は、電力用FET１２００のゲートとして機能し、通常SiO2から作られる誘電体層１３０８によって、ｎ型エピタキシャル層１２０２から絶縁される。LDMOSトランジスタ２００の非対称導体スペーサ２１４と同様に、電力用FET１２００の複数の非対称導体スペーサ１２０８の各々の高さは、ソース領域からドレイン領域に向かって増加する。
【００４８】
本発明の一実施形態によれば、複数の非対称導体スペーサ１２０８は、（図１２に示すように）２つずつ１組で列を成して接続され、各組が電力用FET１２００の活性領域の外部にフレーム構造１２１０を形成する。複数の非対称導体スペーサ１２０８は、２つずつ１組で列を成して接続されて、電力用FET１２００のチャネルの有効幅「W」を減少させることによって、電力用FET１２００の寄生容量及びチャネル抵抗を低減させる。さらに、非対称導体スペーサの各組は、電力用FETの構造の外部、即ち、ｎ型エピタキシャル層１２０２の外部の導電性材料１２１４を介して他の組に接続される。
【００４９】
当業者であれば、ゲートがフレーム構造に接続された場合又は「折り曲げられた（folded）」場合、チャネルの有効幅が、折り曲げた数（number of folds）で分割されることを認識するであろう。例えば、図１２に示す実施形態において、有効なチャネル幅は、ゲートが折り曲げられない場合又はフレーム構造に接続されない場合の幅の４分の１である。
【００５０】
導電性材料１２１４は、例えば、ポリシリコン、又はWSiXといった任意の材料で作ることができる。電力用FET１２００の全ての非対称導体スペーサが、導電性材料１２１４を介して互いに有効に接続されているので、電力用FET１２００のゲートコンタクト（図示せず）は導電性材料１２１４上に設けることができる。
【００５１】
電力用FET１２００はまた、複数の非対称導体スペーサ１２０８の下に形成された、複数のチャネル領域１３１０を備える。LDMOSトランジスタ２００のチャネル領域２１８と同様に、複数のチャネル領域１３１０の各チャネル領域は、ｐ型導電性を有し、基本的に完全に電力用FET１２００の非対称導体スペーサの下に存在する。図３と共に既述したように、非対称導体スペーサの下のチャネル領域は、イオン注入を非対称導体スペーサに行うことによって形成され、注入に用いられるドーパントは、ｐウェルの形成に用いられるものと同様である。
【００５２】
上述した要素とは別に、電力用FET１２００はまた、導電性材料１２１４に正のゲート電圧が印加された場合に、複数のチャネル領域１３１０と複数のドレイン領域１２０６との間に形成される、複数のドリフト領域（図示せず）と、電力用FET１２００の活性領域とを囲むフィールド酸化物層１３１２ａ及び１３１２ｂを備える。
【００５３】
本発明の様々な実施形態は、幾つもの利点を提供する。本発明の一実施形態に係る、LDMOSトランジスタのチャネル領域の長さ「L」は、従来技術のLDMOSトランジスタのチャネル領域の長さよりもはるかに短い。このことは、より低いチャネル抵抗及び寄生容量をもたらす。さらに、本発明の好適な実施形態は、電力用FETの（ゲートとして機能する）非対称導体スペーサの「フレームゲート構造」の形成を含む。これにより、チャネルの減少された幅「W」が得られるので、チャネル抵抗及び寄生容量がさらに低減される。
【００５４】
本発明の好適な実施例を説明し記載したが、本発明がこれらの実施形態のみに限定されないことは明らかであろう。当業者には、特許請求の範囲に記載された本発明の精神及び範囲を逸脱することなく、数々の変形、変更、バリエーション、置換及び均等物が明白であろう。
【符号の説明】
【００５５】
１００ 従来のLDMOSトランジスタ
１０２ ｐ型基板
１０４ ｎ型埋め込み層
１０６ ｎ型エピタキシャル層
１０８ａ、１０８ｂ フィールド酸化物層
１１０ ｐウェル
１１２ ソース領域
１１４ ドレイン領域
１１６ ゲート
１１８ 誘電体層
１２０ａ、１２０ｂ スペーサ
１２２ チャネル領域
１２４ ドリフト領域
２００ LDMOSトランジスタ
２０２ ｐ型基板
２０４ ｎ型埋め込み層
２０６ ｎ型エピタキシャル層
２０８ フィールド酸化物層
２１０ ｐウェル
２１２ ソース領域
２１４ 非対称導体スペーサ
２１６ 誘電体層
２１８ チャネル領域
２２０ ドレイン領域
９０２ マスク
１１０２ａ、１１０２ｂ 酸化物層
１２００ 電力用FET
１２０２ ｎ型エピタキシャル層
１２０４ ソース領域
１２０６ ドレイン領域
１２０８ 非対称導体スペーサ
１２１０ フレーム構造
１２１４ 導電性材料
１３０２ ｐ型基板
１３０４ ｎ型埋め込み層
１３０６ ｐウェル
１３０８ 誘電体層
１３１０ チャネル領域
１３１２ａ、１３１２ｂ フィールド酸化物層
【技術分野】
【０００１】
本発明は、一般に、横方向拡散金属酸化物半導体（LDMOS）トランジスタに関し、特に、ゲートとして機能する非対称導体スペーサを有するLDMOSトランジスタに関する。
【背景技術】
【０００２】
LDMOSトランジスタは、従来、２つの電気的絶縁スペーサの間に配置された導電ゲートと、ソース領域と、ドレイン領域と、チャネル領域と、ドリフト領域とを備える。正電位がゲートに印加されると、電子がLDMOSトランジスタのソース領域からドレイン領域へチャネル領域を介して流れる。スペーサの絶縁性に起因して、スペーサはゲートの一部としては機能せず、ゲート電圧はゲートを介してのみ印加することができ、スペーサを介して印加することはできない。
【０００３】
上述したような、従来のLDMOSトランジスタ１００が、図１に示される。LDMOSトランジスタ１００は、ｐ型基板１０２上に形成されたｎ型埋め込み層１０４を備える。ｎ型エピタキシャル層１０６をｎ型埋め込み層１０４上に成長させ、フィールド酸化物層１０８ａ及び１０８ｂがｎ型エピタキシャル層１０６上に形成されて、LDMOSトランジスタ１００の活性領域が画成される。通常、LDMOSトランジスタ１００の活性領域は、LDMOSトランジスタ１００が製造又は形成されつつある、ｎ型エピタキシャル層１０６上の領域である。
【０００４】
LDMOSトランジスタ１００はまた、ソース領域１１２が形成されるｐウェル１１０を備える。ｐウェル１１０は、ボロンといった任意のｐ型元素の拡散又はイオン注入によって形成することができる。同様に、ソース領域１１２も、ヒ素といった任意のｎ型元素の拡散又はイオン注入によって形成することができる。同様のヒ素注入は、LDMOSトランジスタ１００のドレイン領域１１４を形成するために用いることができる。
【０００５】
さらに、LDMOSトランジスタ１００は、ゲート１１６を有し、例えば、一部分がｎ型エピタキシャル層１０６の上方にあり、一部分がｐウェル１１０の上方にある、ポリシリコンゲートを備える。図１に示されるように、ゲート１１６は、ｎ型エピタキシャル層１０６及びｐウェル１１０から、薄い誘電体層１１８によって絶縁されるが、これは、例えば薄い二酸化ケイ素（SiO2）層とすることができる。また、ゲート１１６の側壁には、スペーサ１２０ａ及び１２０ｂが形成される。これらのスペーサは、本質的に非導電性であって、二酸化ケイ素（SiO2）又は窒化物といった誘電性材料を用いて形成することができる。当業者であれば、スペーサの下の領域が、一般にNLDD（ｎ型低濃度拡散）として知られる、低濃度にドープされたN領域であることを認識するであろうが、簡略化のため図示されていない。
【０００６】
通常、予め設定された正のゲート電圧がゲート１１６に印加される度に、ｐウェル１１０に存在する電子（少数キャリア）がゲート１１６に引き付けられ、その結果としてチャネル領域１２２が形成される。チャネル領域１２２は、LDMOSトランジスタ１００のドリフト領域１２４にソース領域１１２を接続する。ドレイン・ソース間電圧（図１には図示せず）がLDMOSトランジスタ１００に印加されると、ソース領域１１２に存在する電子は、チャネル領域１２２及びドリフト領域１２４を介してドレイン領域１１４へ流れるため、LDMOSトランジスタ１００においてソースからドレインへ電子が流れることが可能となる。
【０００７】
上述したような、従来のLDMOSトランジスタ１００は、高い寄生容量及びチャネル抵抗という制約を有する。LDMOSトランジスタ１００の寄生容量は、ゲート１１６とチャネル領域１２２との間に形成される「コンデンサ」に起因する。寄生容量の値は、チャネル領域１２２の幅（図１には図示せず）と長さとの積に直接関連する。さらに、LDMOSトランジスタ１００のチャネル抵抗は、チャネル領域１２２によってもたらされる抵抗に起因し、その値もまたチャネル領域１２２の長さ及び幅に関連する。
【０００８】
LDMOSトランジスタ１００の高い寄生容量及びチャネル抵抗は、LDMOSトランジスタ１００のRC定数を増加させるため、LDMOSトランジスタ１００の寄生ゲートコンデンサの充電及び放電に要求される時間も増加する。このことは、LDMOSトランジスタ１００の性能を妨害し、これを利用する回路の速度も低下する。従って、LDMOSトランジスタ１００の寄生容量及びチャネル抵抗を低減するための絶え間ない試みがなされている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述した課題を克服するために、本発明は、従来技術のLDMOSトランジスタのチャネル抵抗及び寄生容量よりも、はるかに低い寄生容量及びチャネル抵抗を有するLDMOSトランジスタを提供する。上記LDMOSトランジスタを製造する方法もまた提供される。
【課題を解決するための手段】
【００１０】
本発明の一実施形態によれば、LDMOSトランジスタを製造する方法が提供される。当該方法は、半導体基板上に第１の導電性タイプを有する半導体層を形成することを含む。半導体層は、例えば、エピタキシャル層であり、第１の導電性タイプはｎ型導電性である。本発明の一実施形態によれば、ｎ型のエピタキシャル層は、ｎ型埋め込み層によって半導体基板から分離される。
【００１１】
上記方法はさらに、半導体層上に誘電体層を形成することを含む。誘電体層は、例えば、半導体層上に形成された、薄い二酸化ケイ素（SiO2）層とすることができる。上記方法はまた、半導体層上に非対称導体スペーサを形成することを含む。非対称導体スペーサは、LDMOSトランジスタのゲートとして機能し、誘電体層によって半導体層から絶縁される。本発明の一実施形態によれば、非対称導体スペーサは、半導体層を２つの領域、即ち、第１の領域と第２の領域とに分け、非対称導体スペーサの形状は、非対称導体スペーサの高さが第１の領域から第２の領域に向かって増加するようになっている。さらに、上記方法は、誘電体層をエッチングして、誘電体層の一部を第１の領域及び第２の領域から除去することを含む。
【００１２】
上記方法はまた、半導体層上にフィールド酸化物層を形成し、その後、当該フィールド酸化物層をエッチングして、LDMOSトランジスタの活性領域を画成することを含む。換言すれば、フィールド酸化物層は、LDMOSトランジスタが製造されつつある、半導体層の領域を、フィールド酸化物層が囲むように、エッチングされる。当業者であれば、フィールド酸化物層を形成して、LDMOSトランジスタの活性領域を画成する処理が、当技術分野において周知であることを理解するであろう。また、フィールド酸化物層は、本発明の範囲から逸脱することなく、誘電体層及び非対称導体スペーサの形成前に形成することができる。
【００１３】
LDMOSトランジスタの活性領域が画成されると、第２の導電性を有する第１のタイプのドーパントを用いて、第１の注入が半導体層の第１の領域に行われる。第１の注入は、半導体層の第１の領域に、第２の導電性タイプを有するウェルを形成するために為される。本発明の一実施形態によれば、第２の導電性タイプはｐ型導電性であり、第１のタイプのドーパントはボロンである。また、第１の注入は、第１の注入のエネルギーを用いて行われるが、これは例えば５０ｋｖとすることができ、通常の注入量は、１０１２−１０１３／ｃｍ３の範囲である。上記方法は、第２の注入を、第１の導電性タイプを有する第２のタイプのドーパントを用いて行って、LDMOSトランジスタのソース領域及びドレイン領域を形成することを含む。第２のタイプのドーパントは、例えば、ヒ素若しくはリンのうちのいずれか１つ又は双方とすることができる。ソース領域は、第２の導電性タイプを有するウェル中に部分的に存在し、且つ、非対称導体スペーサの下に部分的に存在するように形成される。
【００１４】
さらに、上記方法は、第３の注入を、第２の導電性タイプを有する第３のタイプのドーパントを用いて、非対称導体スペーサに行って、LDMOSトランジスタのチャネル領域を形成することを含む。チャネル領域は、半導体層中に形成され、完全に非対称導体スペーサの下に存在する。本発明の一実施形態によれば、第３のタイプのドーパントはボロンであり、第３の注入は、第２の注入のエネルギーを用いて行われるが、これは例えば５０ｋｖとすることができ、注入量は例えば１０１３−１０１４／ｃｍ３の範囲とすることができる。別の実施形態では、この領域は、ボロンとリンとの組み合わせによって、双方を同じ範囲のドーピング濃度として、形成することができる。
【００１５】
本発明の別の実施形態によれば、LDMOSトランジスタが提供される。LDMOSトランジスタは、半導体基板上に形成された第１の導電性タイプを有する半導体層を備える。さらに、LDMOSトランジスタは、そのゲートとして機能し、薄い誘電体層によって半導体層から絶縁された、半導体層上に形成された非対称導体スペーサを備える。本発明の一実施形態によれば、非対称導体スペーサは、半導体層を２つの領域、即ち、第１の領域と第２の領域とに分け、非対称導体スペーサの高さは、第１の領域から第２の領域に向かって増加する。
【００１６】
さらに、LDMOSトランジスタは、第２の導電性タイプを有するウェルと、第１の導電性タイプを有するソース領域とを備えるが、これは部分的にウェル中にあり、且つ、部分的に非対称導体スペーサの下に存在する。ソース領域は、半導体層の第１の領域に形成される。
【００１７】
LDMOSトランジスタはさらに、半導体層の第２の領域に形成されるドレイン領域と、半導体層中に形成されるチャネル領域とを備える。チャネル領域は、完全に非対称導体スペーサの下に存在する。本発明の一実施形態によれば、チャネル領域とドレイン領域とは、第１の導電性タイプを有するドリフト領域によって分離される。LDMOSトランジスタはまた、LDMOSトランジスタの活性領域を囲むフィールド酸化物層を備える。
【００１８】
本発明のまた別の実施形態によれば、電力用電界効果トランジスタ（FET）が提供される。電力用FETは、半導体基板上に形成された第１の導電性タイプを有する半導体層を備える。既述したように、半導体層はエピタキシャル層であり、第１の導電性タイプはｎ型である。電力用FETはさらに、半導体層上に形成された複数の非対称導体スペーサを備える。複数の非対称導体スペーサは電力用FETのゲートとして機能し、薄い誘電体層によって半導体層から絶縁される。さらに、各非対称導体スペーサの高さは、電力用FETのソース領域からドレイン領域に向かって増加する。
【００１９】
さらに、電力用FETは、半導体層中に形成された、第２の導電性タイプを有する複数のウェルと、第１の導電性タイプを有する電力用FETの複数のソース領域とを備える。電力用FETの各ソース領域は、第２の導電性タイプを有するウェル中に部分的に存在し、且つ、複数の非対称導体スペーサのうちの一又は複数の非対称導体スペーサの下に部分的に存在する。電力用FETはまた、半導体層中に形成された第１の導電性タイプを有する複数のドレイン領域と、複数の非対称導体スペーサに対応する、半導体層中に形成された第２の導電性タイプを有する複数のチャネル領域とを備える。複数のチャネル領域の各チャネル領域は、完全に電力用FETの非対称導体スペーサの下に存在する。
【００２０】
本発明の一実施形態によれば、非対称導体スペーサは２つずつ１組で接続される。非対称導体スペーサの各組は、電力用FETの活性領域の外部にフレーム構造を形成する。また、非対称導体スペーサの複数の組は、電力用FETの活性領域の外部にある、導電性材料を介して互いに接続される。導電性材料は、例えばポリシリコンとすることができる。
【００２１】
上述した要素とは別に、電力用FETはまた、電力用FETの活性領域を囲むフィールド酸化物層と、複数のドレイン領域と複数のチャネル領域とを分離する複数のドレイン領域とを備える。
【００２２】
本発明の一つの目的は、従来技術のLDMOSトランジスタの寄生容量及びチャネル抵抗よりも、低い寄生容量及びチャネル抵抗を有するLDMOSトランジスタを提供することにある。この目的を達成するために、ゲートとして機能する非対称導体スペーサにイオン注入を行うことによって、LDMOSトランジスタの有効なチャネル領域の長さが低減される。
【００２３】
本発明の他の目的は、従来技術のLDMOSトランジスタの寄生容量及びチャネル抵抗よりも、低い寄生容量及びチャネル抵抗を有する、LDMOSトランジスタを製造する方法を提供することにある。
【００２４】
本発明のまた別の目的は、チャネル領域全体が、LDMOSトランジスタの（本発明においてゲートとして機能する）非対称導体スペーサの下に存在する、LDMOSトランジスタを提供することにある。
【００２５】
本発明の別の目的は、電力用FETのゲートとして機能する非対称導体スペーサを有する、フレームゲート構造を備える電力用FETを提供することにある。フレームゲート構造はゲートの幅が低減されるので、電力用FETの寄生容量及びチャネル抵抗が低減される。
【００２６】
以下、本発明の好適な実施形態は、本発明を限定するためではなく説明するために提供され、同様の符号は同様の要素を示す、添付の図面と共に記載される。
【図面の簡単な説明】
【００２７】
【図１】従来技術のLDMOSトランジスタの断面図を示す。
【図２】本発明の一実施形態に係る、LDMOSトランジスタの断面図を示す。
【図３】本発明の一実施形態に係る、LDMOSトランジスタを製造する方法を示すフローチャートである。
【図４】本発明の一実施形態に係る、半導体基板に成長させたエピタキシャル層を示す半導体構造の断面図である。
【図５】本発明の一実施形態に係る、エピタキシャル層上に形成された薄い誘電体層を示す半導体構造の断面図である。
【図６】本発明の一実施形態に係る、薄い誘電体層上に形成された非対称導体スペーサを示す半導体構造の断面図である。
【図７】本発明の一実施形態に係る、エッチングされた誘電体層を示す半導体構造の断面図である。
【図８】本発明の一実施形態に係る、LDMOSトランジスタの活性領域を画成するフィールド酸化物層を示す半導体構造の断面図である。
【図９】本発明の一実施形態に係る、第１のイオン注入を用いたｐウェルの形成を示す半導体構造の断面図である。
【図１０】本発明の一実施形態に係る、第２のイオン注入を用いたLDMOSトランジスタのソース領域及びドレイン領域の形成を示す半導体構造の断面図である。
【図１１】本発明の一実施形態に係る、第３のイオン注入を用いたLDMOSトランジスタのチャネル領域の形成を示す半導体構造の断面図である。
【図１２】本発明の一実施形態に係る、フレームゲート構造を備える電力用FETの上面図を示す。
【図１３】本発明の一実施形態に係る、図１２中の線A−A’に沿った電力用FETの断面図を示す。
【発明を実施するための形態】
【００２８】
図２は、本発明の一実施形態に係る、LDMOSトランジスタ２００の断面図を示す。LDMOSトランジスタ２００は、ｐ型基板２０２に形成されたｎ型エピタキシャル層２０６を備える。ｎ型エピタキシャル層２０６は、ｎ型埋め込み層２０４によってｐ型基板２０２から分離されている。
【００２９】
LDMOSトランジスタ２００の活性領域は、フィールド酸化物（FOX）層２０８ａ、２０８ｂによって囲まれているが、これは一般にLDMOSトランジスタ２００を、ｐ型基板２０２上に形成される他の装置（図示せず）から絶縁する（isolate）ために形成される。基本的に、フィールド酸化物層２０８ａ、２０８ｂは、LDMOSトランジスタ２００が製造される領域を画成する。
【００３０】
LDMOSトランジスタ２００はさらに、ｎ型エピタキシャル層２０６中に形成されたｐウェル２１０と、ｐウェル２１０中に部分的に形成されたソース領域２１２とを備える。ｐウェル２１０は、ボロンといった任意のｐ型のドーパントを用いて形成することができ、ソース領域２１２は、ヒ素といったｎ型のドーパントを用いて形成することができる。また、LDMOSトランジスタ２００は、非対称導体スペーサ２１４を備えるが、これは薄い誘電体層２１６によってｎ型エピタキシャル層２０６から絶縁される。
【００３１】
本発明の一実施形態によれば、図２に示すように、非対称導体スペーサ２１４の高さは、ソース領域２１２に向かって、より低くなる。非対称導体スペーサ２１４の形状は、従来技術のLDMOSトランジスタよりも、はるかに短い長さのチャネル領域２１８の形成を容易にするように設計されている。チャネル領域２１８は、イオン注入が非対称導体スペーサ２１４に行われた場合に形成される。本発明の一実施形態によれば、チャネル領域２１８全体が、非対称導体スペーサ２１４の下に存在する。チャネル領域２１８の形成の処理、及びLDMOSトランジスタ２００の製造に関するステップ全体を、図３と共に説明する。
【００３２】
LDMOSトランジスタ２００はさらに、ｎ型導電性を有し、且つ、通常、ソース領域２１２と同じドーピングレベルを有するドレイン領域２２０を備える。
【００３３】
ここで、正のドレイン・ソース電圧及びゲート電圧がLDMOSトランジスタ２００に印加されると仮定して、LDMOSトランジスタ２００の動作を簡単に説明する。本発明において、非対称導体スペーサ２１４は、LDMOSトランジスタ２００のゲートとして機能し、ゲート電圧は、ゲートコンタクト（図示せず）を介して非対称導体スペーサ２１４に印加される。予め設定された正の電圧が非対称導体スペーサ２１４に印加されると、ソース領域２１２からの電子が、チャネル領域２１８を介してドレイン領域２２０へ移動する。チャネル領域２１８とドレイン領域２２０との間の領域はドリフト領域と称され、電子は、ドレイン領域とソース領域との間の電位差に起因してから、それらによって実現されるドリフトを利用して、この領域を通過する。
【００３４】
ここで、一実施形態に係るLDMOSトランジスタ２００を製造する処理を、図３乃至１１と共に説明する。
【００３５】
図３は、本発明の一実施形態に係る、LDMOSトランジスタ２００を製造する方法を示すフローチャートである。図３を説明しながら、図４乃至１１を参照して、LDMOSトランジスタ２００の形成における様々なステップを説明する。
【００３６】
ステップ３０２で、ｎ型導電性を有する半導体層がｐ型半導体基板に形成される。先の図面と共に既述され、且つ、図４に示すように、上記半導体層は、ｐ型基板２０２に形成されたｎ型エピタキシャル層２０６である。本発明の一実施形態によれば、ｎ型エピタキシャル層２０６は、ｎ型埋め込み層２０４によってｐ型基板２０２から分離される。
【００３７】
ステップ３０４で、誘電体層２１６は、図５に示すようにｎ型エピタキシャル層２０６上に形成される。通常、誘電体層２１６は、薄いシリコン酸化物（SiO2）層である。ステップ３０６で、非対称導体スペーサ２１４は、ｎ型エピタキシャル層２０６の上方に、（図６に示すように）非対称導体スペーサ２１４が誘電体層２１６によってｎ型エピタキシャル層２０６から分離されるように形成される。
【００３８】
本発明の一実施形態によれば、非対称導電スペーサ２１４は、リフトオフ処理を用いて、即ち、非対称導体スペーサ２１４の形成後に除去される、酸化物又は窒化物の犠牲層を用いて形成される。犠牲材料を用いて半導体基板上に構造を作成する処理は、当技術分野で周知であり、ここでは説明しない。当業者であれば、非対称導体スペーサ２１４が、本発明の範囲から逸脱することなく、上述したようなリフトオフ処理の代わりに、簡単なエッチング処理を用いても形成できることを認識することができる。
【００３９】
図６に示すように、非対称導体スペーサ２１４は、ｎ型エピタキシャル層２０６を２つの領域、即ち、第１の領域と第２の領域とに分け、ステップ３０８で、（図７に示すように）誘電体層２１６が非対称導体スペーサ２１４の下にのみ残存するように、誘電体層２１６が第１の領域及び第２の領域からエッチングされる。
【００４０】
ステップ３１０で、フィールド酸化物層がｎ型エピタキシャル層２０６上に形成され、ステップ３１２で、当該フィールド酸化物層がエッチングされてLDMOSトランジスタ２００の活性領域を画成する。これは図８に示されているが、エッチングされたフィールド酸化物層は、フィールド酸化物層２０８ａ、２０８ｂとして示されている。フィールド酸化物層２０８ａ、２０８ｂを作成する通常の処理は、（非対称導体スペーサ２１４を含めて）厚い酸化物層をｎ型エピタキシャル層２０６上に最初に形成し、その後、酸化物層をLDMOSトランジスタ２００が形成されるべき領域からエッチングすることである。このようにして、フィールド酸化物層２０８ａ、２０８ｂが、LDMOSトランジスタ２００が形成されるｎ型エピタキシャル層２０６の領域を囲むことによって、LDMOSトランジスタ２００を、同一のｐ型基板２０２に形成される他の装置から絶縁する。
【００４１】
ステップ３１４で、第１の注入が行われて、ｎ型エピタキシャル層２０６の第１の領域にｐウェル２１０が形成される。本発明の一実施形態によれば、第１の注入のエネルギーは５０ｋｖであり、注入量は１０１２／ｃｍ３から１０１３／ｃｍ３の範囲である。通常、注入に使用されるドーパントはボロンである。通常、第１の注入は、マスク９０２を用いて行われるが、これは（図９に示すように）ｐウェル２１０が形成されつつある領域を除いて、ｎ型エピタキシャル層２０６の全ての領域をマスクする。
【００４２】
ステップ３１６で、第２の注入が行われて、LDMOSトランジスタ２００のソース領域２１２及びドレイン領域２２０が形成される。図１０は、ソース領域２１２及びドレイン領域２２０を形成するために為される注入の処理を示す。通常、注入のエネルギーは５０ｋｖである。ヒ素ドーパント若しくはリンドーパント又は双方が、ｎ型の第２の注入に用いられて、ソース領域及びドレイン領域が形成される。図１０に示されるように、ソース領域２１２は、スペーサの傾斜に起因して、非対称導体スペーサ２１４の下に部分的に存在し、且つ、ｐウェル２１０の中に部分的に存在するように形成される。
【００４３】
ステップ３１８で、第３の注入が非対称導体スペーサ２１４に行われて、LDMOSトランジスタ２００のチャネル領域２１８が形成される。図１１に示すように、また本発明の一実施形態によれば、第３の注入はハロー（即ち、傾斜）イオン注入であり、注入のエネルギーは５０ｋｖである。第３の注入に用いられるドーパントは、第１の注入に用いられるもの、即ち、ボロンと同様である。しかし、当業者であれば、チャネル領域２１８を、ガリウム又はインジウムといった、任意の他のｐ型ドーパントを用いても形成し得ることを認識できる。本発明の一実施形態によれば、ハローイオン注入は、LDMOSトランジスタ２００のソース領域及びドレイン領域への酸化物層１１０２ａ、１１０２ｂの形成後に行われる。酸化物層１１０２ａ、１１０２ｂは、LDMOSトランジスタ２００のソース領域及びドレイン領域を「マスクする」ので、第３の注入に用いられるイオンは、これらの領域には浸透しない。しかし、チャネル領域２１８を形成するために、イオンはスペーサ２１４の傾斜した部分に浸透する。基本的に、酸化物層１１０２ａ、１１０２ｂを形成することで、チャネル領域２１８が形成されつつある間に、別個のマスクを設ける必要性が排除される。チャネル領域２１８が形成された後、酸化物層１１０２ａ、１１０２ｂはエッチングされ、図２に示すLDMOSトランジスタが得られる。
【００４４】
当業者であれば、チャネル領域２１８を、（ハローイオン注入よりむしろ）通常のイオン注入を用いても形成し得ることを認識するであろう。この場合、酸化物層１１０２ａ、１１０２ｂの厚さは、イオンが非対称導体スペーサ２１４のより薄い領域を介して浸透するが、酸化物層１１０２ａ、１１０２ｂを介してソース領域及びドレイン領域には浸透しないように選択される。
【００４５】
非対称導体スペーサ２１４の高さは、ソース領域２１２に向かって低くなるため、形成されたチャネル領域２１８の形状は、ｐウェル２１０に向かって厚くなり、且つ、ｐウェル２１０から離れるに従って、その深さが急に（sharply）減少するようになっている。これは、注入の処理の間に、イオンが非対称導体スペーサ２１４のより薄いエッジに向かってより深く浸透するという事実に起因しており、従って、チャネル領域２１８の深さはｐウェル２１０に向かって深くなっている。非対称導体スペーサ２１４の高さがソース領域２１２からドレイン領域２２０に向かって増加するにつれて、イオン浸透が減少するため、チャネル領域２１８の深さはソース領域２１２（及びｐウェル２１０）から離れると減少する。さらに、イオン注入が非対称導体スペーサ２１４に行われる事実に起因して、形成されたチャネル領域２１８は、基本的に完全に（essentially completely）（LDMOSトランジスタ２００のゲートである）非対称導体スペーサ２１４の下に存在する。
【００４６】
図１２及び図１３はそれぞれ、本発明の一実施形態に係る、フレームゲート構造を備える電力用FET１２００の上面図及び線A−A’に沿った断面図を示す。電力用FET１２００は、ｐ型基板１３０２に形成されたｎ型エピタキシャル層１２０２を備える。本発明の一実施形態によれば、ｎ型エピタキシャル層１２０２は、ｎ型埋め込み層１３０４によってｐ型基板１３０２から分離されるが、これはｎ型エピタキシャル層１２０２よりも高濃度でドープされる。
【００４７】
電力用FET１２００はさらに、複数のソース領域１２０４と複数のドレイン領域１２０６とを備える。ソース領域１２０４及びドレイン領域１２０６は、ｎ型導電性を有し、LDMOSトランジスタ２００について図３と共に説明したのと同一の又は類似した製造処理を用いて形成される。電力用FET１２００はまた、ｎ型エピタキシャル層１２０２中に形成された複数のｐウェル１３０６を備える。電力用FET１２００の複数のｐウェル１３０６の各々のｐウェルは、LDMOSトランジスタ２００のｐウェル２１０と同様であり、同一の又は類似した製造処理を用いて形成される。LDMOSトランジスタ２００と同様に、電力用FET１２００の各ソース領域は、（図１３に示すように）ｐウェル１３０６の中に部分的に存在し、且つ、複数の非対称導体スペーサ１２０８のうちの一又は複数の非対称導体スペーサの下に部分的に存在する。複数の非対称導体スペーサ１２０８は、電力用FET１２００のゲートとして機能し、通常SiO2から作られる誘電体層１３０８によって、ｎ型エピタキシャル層１２０２から絶縁される。LDMOSトランジスタ２００の非対称導体スペーサ２１４と同様に、電力用FET１２００の複数の非対称導体スペーサ１２０８の各々の高さは、ソース領域からドレイン領域に向かって増加する。
【００４８】
本発明の一実施形態によれば、複数の非対称導体スペーサ１２０８は、（図１２に示すように）２つずつ１組で列を成して接続され、各組が電力用FET１２００の活性領域の外部にフレーム構造１２１０を形成する。複数の非対称導体スペーサ１２０８は、２つずつ１組で列を成して接続されて、電力用FET１２００のチャネルの有効幅「W」を減少させることによって、電力用FET１２００の寄生容量及びチャネル抵抗を低減させる。さらに、非対称導体スペーサの各組は、電力用FETの構造の外部、即ち、ｎ型エピタキシャル層１２０２の外部の導電性材料１２１４を介して他の組に接続される。
【００４９】
当業者であれば、ゲートがフレーム構造に接続された場合又は「折り曲げられた（folded）」場合、チャネルの有効幅が、折り曲げた数（number of folds）で分割されることを認識するであろう。例えば、図１２に示す実施形態において、有効なチャネル幅は、ゲートが折り曲げられない場合又はフレーム構造に接続されない場合の幅の４分の１である。
【００５０】
導電性材料１２１４は、例えば、ポリシリコン、又はWSiXといった任意の材料で作ることができる。電力用FET１２００の全ての非対称導体スペーサが、導電性材料１２１４を介して互いに有効に接続されているので、電力用FET１２００のゲートコンタクト（図示せず）は導電性材料１２１４上に設けることができる。
【００５１】
電力用FET１２００はまた、複数の非対称導体スペーサ１２０８の下に形成された、複数のチャネル領域１３１０を備える。LDMOSトランジスタ２００のチャネル領域２１８と同様に、複数のチャネル領域１３１０の各チャネル領域は、ｐ型導電性を有し、基本的に完全に電力用FET１２００の非対称導体スペーサの下に存在する。図３と共に既述したように、非対称導体スペーサの下のチャネル領域は、イオン注入を非対称導体スペーサに行うことによって形成され、注入に用いられるドーパントは、ｐウェルの形成に用いられるものと同様である。
【００５２】
上述した要素とは別に、電力用FET１２００はまた、導電性材料１２１４に正のゲート電圧が印加された場合に、複数のチャネル領域１３１０と複数のドレイン領域１２０６との間に形成される、複数のドリフト領域（図示せず）と、電力用FET１２００の活性領域とを囲むフィールド酸化物層１３１２ａ及び１３１２ｂを備える。
【００５３】
本発明の様々な実施形態は、幾つもの利点を提供する。本発明の一実施形態に係る、LDMOSトランジスタのチャネル領域の長さ「L」は、従来技術のLDMOSトランジスタのチャネル領域の長さよりもはるかに短い。このことは、より低いチャネル抵抗及び寄生容量をもたらす。さらに、本発明の好適な実施形態は、電力用FETの（ゲートとして機能する）非対称導体スペーサの「フレームゲート構造」の形成を含む。これにより、チャネルの減少された幅「W」が得られるので、チャネル抵抗及び寄生容量がさらに低減される。
【００５４】
本発明の好適な実施例を説明し記載したが、本発明がこれらの実施形態のみに限定されないことは明らかであろう。当業者には、特許請求の範囲に記載された本発明の精神及び範囲を逸脱することなく、数々の変形、変更、バリエーション、置換及び均等物が明白であろう。
【符号の説明】
【００５５】
１００ 従来のLDMOSトランジスタ
１０２ ｐ型基板
１０４ ｎ型埋め込み層
１０６ ｎ型エピタキシャル層
１０８ａ、１０８ｂ フィールド酸化物層
１１０ ｐウェル
１１２ ソース領域
１１４ ドレイン領域
１１６ ゲート
１１８ 誘電体層
１２０ａ、１２０ｂ スペーサ
１２２ チャネル領域
１２４ ドリフト領域
２００ LDMOSトランジスタ
２０２ ｐ型基板
２０４ ｎ型埋め込み層
２０６ ｎ型エピタキシャル層
２０８ フィールド酸化物層
２１０ ｐウェル
２１２ ソース領域
２１４ 非対称導体スペーサ
２１６ 誘電体層
２１８ チャネル領域
２２０ ドレイン領域
９０２ マスク
１１０２ａ、１１０２ｂ 酸化物層
１２００ 電力用FET
１２０２ ｎ型エピタキシャル層
１２０４ ソース領域
１２０６ ドレイン領域
１２０８ 非対称導体スペーサ
１２１０ フレーム構造
１２１４ 導電性材料
１３０２ ｐ型基板
１３０４ ｎ型埋め込み層
１３０６ ｐウェル
１３０８ 誘電体層
１３１０ チャネル領域
１３１２ａ、１３１２ｂ フィールド酸化物層
【特許請求の範囲】
【請求項１】
横方向拡散金属酸化物半導体（LDMOS）トランジスタを製造するLDMOSトランジスタ製造方法であって、
半導体基板に第１の導電性タイプを有する半導体層を形成し、
前記半導体層に非対称導体スペーサを形成し、前記非対称導体スペーサは、前記LDMOSトランジスタのゲートとして機能し、誘電体層によって前記半導体層から絶縁され、前記非対称導体スペーサは、前記半導体層を第１の領域と第２の領域とに分け、前記非対称導体スペーサの高さは、前記第１の領域から前記第２の領域に向かって増加し、
前記半導体層の前記第１の領域に、第２の導電性タイプを有する第１のタイプのドーパントを用いて第１の注入を行って、前記第２の導電性タイプを有するウェルを、前記半導体層の前記第１の領域に形成し、前記第１の注入は、第１の注入のエネルギーを用いて行われ、
前記第１の導電性タイプを有する第２のタイプのドーパントを用いて、第２の注入を行って、前記LDMOSトランジスタのソース領域及びドレイン領域を形成し、前記ソース領域は前記第１の領域に形成され、前記ドレイン領域は前記第２の領域に形成され、前記ソース領域は、前記第２の導電性タイプを有する前記ウェル中に部分的に存在し、且つ、前記非対称導体スペーサの下に部分的に存在し、
前記非対称導体スペーサに、前記第２の導電性タイプを有する第３のタイプのドーパントを用いて、第３の注入を行って、前記LDMOSトランジスタのチャネル領域を形成し、前記チャネル領域は、前記半導体層中に形成され、且つ、基本的に完全に前記非対称導体スペーサの下に存在し、前記第３の注入は、第２の注入のエネルギーを用いて行われる
ことを特徴とする、LDMOSトランジスタ製造方法。
【請求項２】
前記第１の導電性タイプを有するドリフト領域は、前記LDMOSデバイスにゲート電圧が印加された場合に、前記チャネル領域と前記ドレイン領域との間に形成されることを特徴とする、請求項１に記載のLDMOSトランジスタ製造方法。
【請求項３】
前記第１の導電性タイプを有する前記半導体層が形成された後に、前記半導体層上に前記誘電体層を形成し、前記誘電体層は、前記非対称導体スペーサが形成される前に形成され、
前記非対称導体スペーサが形成された後に、前記誘電体層をエッチングし、エッチングは、前記第１の領域及び前記第２の領域における前記誘電体層を除去するために行われる
ことをさらに含むことを特徴とする、請求項１に記載のLDMOSトランジスタ製造方法。
【請求項４】
前記非対称導体スペーサを形成するステップと、前記誘電体層をエッチングするステップとが行われた後に、前記半導体層上にフィールド酸化物層を形成し、
前記フィールド酸化物層をエッチングして、前記LDMOSトランジスタが製造されるべき、前記半導体層の領域を画成し、前記フィールド酸化物層のエッチングは、前記フィールド酸化物層が前記半導体層の前記領域を囲むように行われる
ことをさらに含むことを特徴とする、請求項３に記載のLDMOSトランジスタ製造方法。
【請求項５】
前記半導体層は、前記第１の導電性タイプを有するエピタキシャル層であることを特徴とする、請求項１に記載のLDMOSトランジスタ製造方法。
【請求項６】
前記第１の導電性タイプはN型であり、前記第２の導電性タイプはP型であることを特徴とする、請求項１に記載のLDMOSトランジスタ製造方法。
【請求項７】
前記第１のタイプのドーパントと前記第２のタイプのドーパントは、ボロン、ガリウム、及びインジウムから成るグループから選択され、前記第３のタイプのドーパントは、ヒ素及びリンから成るグループから選択されることを特徴とする、請求項１に記載のLDMOSトランジスタ製造方法。
【請求項８】
横方向拡散金属酸化物半導体（LDMOS）トランジスタであって、
半導体基板に形成された第１の導電性タイプを有する半導体層と、
前記半導体層に形成された非対称導体スペーサであって、前記非対称導体スペーサは、前記LDMOSトランジスタのゲートとして機能し、誘電体層によって前記半導体層から絶縁され、前記非対称導体スペーサは、前記半導体層を第１の領域と第２の領域とに分け、前記非対称導体スペーサの高さは、前記第１の領域から前記第２の領域に向かって増加する、前記非対称導体スペーサと、
前記第１の領域に形成された第２の導電性タイプを有するウェルと、
前記第１の領域に形成された前記第１の導電性タイプを有するソース領域であって、前記ソース領域は、第２の導電性タイプを有する前記ウェル中に部分的に存在し、且つ、前記非対称導体スペーサの下に部分的に存在する、前記ソース領域と、
前記第２の領域に形成された前記第１の導電性タイプを有するドレイン領域と、
前記半導体層中に形成された前記第２の導電性タイプを有するチャネル領域であって、前記チャネル領域は、基本的に完全に前記非対称導体スペーサの下に存在する、前記チャネル領域と
を備えることを特徴とする、LDMOSトランジスタ。
【請求項９】
前記チャネル領域と前記ドレイン領域とは、前記第１の導電性タイプを有するドリフト領域によって分離されていることを特徴とする、請求項８に記載のLDMOSトランジスタ。
【請求項１０】
前記LDMOSトランジスタが製造される、前記半導体層の領域を囲むフィールド酸化物層をさらに備えることを特徴とする、請求項８に記載のLDMOSトランジスタ。
【請求項１１】
前記半導体層は、前記第１の導電性タイプを有するエピタキシャル層であることを特徴とする、請求項８に記載のLDMOSトランジスタ。
【請求項１２】
前記第１の導電性タイプはN型であり、前記第２の導電性タイプはP型であることを特徴とする、請求項８に記載のLDMOSトランジスタ。
【請求項１３】
電力用電界効果トランジスタ（FET）であって、
半導体基板に形成された第１の導電性タイプを有する半導体層と、
前記半導体層に形成された複数の非対称導体スペーサであって、前記複数の非対称導体スペーサは、前記電力用FETのゲートとして機能し、誘電体層によって前記半導体層から絶縁され、前記複数の非対称導体スペーサの各非対称導体スペーサの高さは、前記電力用FETのソース領域からドレイン領域に向かって増加する、前記非対称導体スペーサと、
前記半導体層中に形成された第２の導電性タイプを有する複数のウェルと、
前記第１の導電性タイプを有する複数のソース領域であって、前記電力用FETのソース領域は、前記第２の導電性タイプを有するウェル中に部分的に存在し、且つ、前記複数の非対称導電性スペーサのうちの一又は複数の非対称導体スペーサの下に部分的に存在する、前記複数のソース領域と、
前記半導体層に形成された前記第１の導電性タイプを有する複数のドレイン領域と、
前記複数の非対称導体スペーサに対応する、前記半導体層に形成された前記第２の導電性タイプを有する複数のチャネル領域であって、前記複数のチャネル領域の各チャネル領域は、基本的に完全に前記電力用FETの非対称導体スペーサの下に存在する、前記複数のチャネル領域とを備え、
前記複数の非対称導体スペーサのうちの隣接する非対称導体スペーサは、２つずつ１組で接続されて、複数の組の非対称導体スペーサを形成し、前記複数の組の非対称導体スペーサの各組の非対称導体スペーサは、前記電力用FETの活性領域の外部にフレーム構造を形成し、前記複数の組の非対称導体スペーサは、前記半導体層の外部の導電性材料を介して互いに接続される
ことを特徴とする、電力用FET。
【請求項１４】
前記複数のチャネル領域と前記複数のドレイン領域とは、前記第１の導電性タイプを有する複数のドリフト領域によって分離されることを特徴とする、請求項１３に記載の電力用FET。
【請求項１５】
前記電力用FETの前記活性領域を囲むフィールド酸化物層をさらに備えることを特徴とする、請求項１３に記載の電力用FET。
【請求項１６】
前記第１の導電性タイプはN型であり、前記第２の導電性タイプはP型であることを特徴とする、請求項１３に記載の電力用FET。
【請求項１】
横方向拡散金属酸化物半導体（LDMOS）トランジスタを製造するLDMOSトランジスタ製造方法であって、
半導体基板に第１の導電性タイプを有する半導体層を形成し、
前記半導体層に非対称導体スペーサを形成し、前記非対称導体スペーサは、前記LDMOSトランジスタのゲートとして機能し、誘電体層によって前記半導体層から絶縁され、前記非対称導体スペーサは、前記半導体層を第１の領域と第２の領域とに分け、前記非対称導体スペーサの高さは、前記第１の領域から前記第２の領域に向かって増加し、
前記半導体層の前記第１の領域に、第２の導電性タイプを有する第１のタイプのドーパントを用いて第１の注入を行って、前記第２の導電性タイプを有するウェルを、前記半導体層の前記第１の領域に形成し、前記第１の注入は、第１の注入のエネルギーを用いて行われ、
前記第１の導電性タイプを有する第２のタイプのドーパントを用いて、第２の注入を行って、前記LDMOSトランジスタのソース領域及びドレイン領域を形成し、前記ソース領域は前記第１の領域に形成され、前記ドレイン領域は前記第２の領域に形成され、前記ソース領域は、前記第２の導電性タイプを有する前記ウェル中に部分的に存在し、且つ、前記非対称導体スペーサの下に部分的に存在し、
前記非対称導体スペーサに、前記第２の導電性タイプを有する第３のタイプのドーパントを用いて、第３の注入を行って、前記LDMOSトランジスタのチャネル領域を形成し、前記チャネル領域は、前記半導体層中に形成され、且つ、基本的に完全に前記非対称導体スペーサの下に存在し、前記第３の注入は、第２の注入のエネルギーを用いて行われる
ことを特徴とする、LDMOSトランジスタ製造方法。
【請求項２】
前記第１の導電性タイプを有するドリフト領域は、前記LDMOSデバイスにゲート電圧が印加された場合に、前記チャネル領域と前記ドレイン領域との間に形成されることを特徴とする、請求項１に記載のLDMOSトランジスタ製造方法。
【請求項３】
前記第１の導電性タイプを有する前記半導体層が形成された後に、前記半導体層上に前記誘電体層を形成し、前記誘電体層は、前記非対称導体スペーサが形成される前に形成され、
前記非対称導体スペーサが形成された後に、前記誘電体層をエッチングし、エッチングは、前記第１の領域及び前記第２の領域における前記誘電体層を除去するために行われる
ことをさらに含むことを特徴とする、請求項１に記載のLDMOSトランジスタ製造方法。
【請求項４】
前記非対称導体スペーサを形成するステップと、前記誘電体層をエッチングするステップとが行われた後に、前記半導体層上にフィールド酸化物層を形成し、
前記フィールド酸化物層をエッチングして、前記LDMOSトランジスタが製造されるべき、前記半導体層の領域を画成し、前記フィールド酸化物層のエッチングは、前記フィールド酸化物層が前記半導体層の前記領域を囲むように行われる
ことをさらに含むことを特徴とする、請求項３に記載のLDMOSトランジスタ製造方法。
【請求項５】
前記半導体層は、前記第１の導電性タイプを有するエピタキシャル層であることを特徴とする、請求項１に記載のLDMOSトランジスタ製造方法。
【請求項６】
前記第１の導電性タイプはN型であり、前記第２の導電性タイプはP型であることを特徴とする、請求項１に記載のLDMOSトランジスタ製造方法。
【請求項７】
前記第１のタイプのドーパントと前記第２のタイプのドーパントは、ボロン、ガリウム、及びインジウムから成るグループから選択され、前記第３のタイプのドーパントは、ヒ素及びリンから成るグループから選択されることを特徴とする、請求項１に記載のLDMOSトランジスタ製造方法。
【請求項８】
横方向拡散金属酸化物半導体（LDMOS）トランジスタであって、
半導体基板に形成された第１の導電性タイプを有する半導体層と、
前記半導体層に形成された非対称導体スペーサであって、前記非対称導体スペーサは、前記LDMOSトランジスタのゲートとして機能し、誘電体層によって前記半導体層から絶縁され、前記非対称導体スペーサは、前記半導体層を第１の領域と第２の領域とに分け、前記非対称導体スペーサの高さは、前記第１の領域から前記第２の領域に向かって増加する、前記非対称導体スペーサと、
前記第１の領域に形成された第２の導電性タイプを有するウェルと、
前記第１の領域に形成された前記第１の導電性タイプを有するソース領域であって、前記ソース領域は、第２の導電性タイプを有する前記ウェル中に部分的に存在し、且つ、前記非対称導体スペーサの下に部分的に存在する、前記ソース領域と、
前記第２の領域に形成された前記第１の導電性タイプを有するドレイン領域と、
前記半導体層中に形成された前記第２の導電性タイプを有するチャネル領域であって、前記チャネル領域は、基本的に完全に前記非対称導体スペーサの下に存在する、前記チャネル領域と
を備えることを特徴とする、LDMOSトランジスタ。
【請求項９】
前記チャネル領域と前記ドレイン領域とは、前記第１の導電性タイプを有するドリフト領域によって分離されていることを特徴とする、請求項８に記載のLDMOSトランジスタ。
【請求項１０】
前記LDMOSトランジスタが製造される、前記半導体層の領域を囲むフィールド酸化物層をさらに備えることを特徴とする、請求項８に記載のLDMOSトランジスタ。
【請求項１１】
前記半導体層は、前記第１の導電性タイプを有するエピタキシャル層であることを特徴とする、請求項８に記載のLDMOSトランジスタ。
【請求項１２】
前記第１の導電性タイプはN型であり、前記第２の導電性タイプはP型であることを特徴とする、請求項８に記載のLDMOSトランジスタ。
【請求項１３】
電力用電界効果トランジスタ（FET）であって、
半導体基板に形成された第１の導電性タイプを有する半導体層と、
前記半導体層に形成された複数の非対称導体スペーサであって、前記複数の非対称導体スペーサは、前記電力用FETのゲートとして機能し、誘電体層によって前記半導体層から絶縁され、前記複数の非対称導体スペーサの各非対称導体スペーサの高さは、前記電力用FETのソース領域からドレイン領域に向かって増加する、前記非対称導体スペーサと、
前記半導体層中に形成された第２の導電性タイプを有する複数のウェルと、
前記第１の導電性タイプを有する複数のソース領域であって、前記電力用FETのソース領域は、前記第２の導電性タイプを有するウェル中に部分的に存在し、且つ、前記複数の非対称導電性スペーサのうちの一又は複数の非対称導体スペーサの下に部分的に存在する、前記複数のソース領域と、
前記半導体層に形成された前記第１の導電性タイプを有する複数のドレイン領域と、
前記複数の非対称導体スペーサに対応する、前記半導体層に形成された前記第２の導電性タイプを有する複数のチャネル領域であって、前記複数のチャネル領域の各チャネル領域は、基本的に完全に前記電力用FETの非対称導体スペーサの下に存在する、前記複数のチャネル領域とを備え、
前記複数の非対称導体スペーサのうちの隣接する非対称導体スペーサは、２つずつ１組で接続されて、複数の組の非対称導体スペーサを形成し、前記複数の組の非対称導体スペーサの各組の非対称導体スペーサは、前記電力用FETの活性領域の外部にフレーム構造を形成し、前記複数の組の非対称導体スペーサは、前記半導体層の外部の導電性材料を介して互いに接続される
ことを特徴とする、電力用FET。
【請求項１４】
前記複数のチャネル領域と前記複数のドレイン領域とは、前記第１の導電性タイプを有する複数のドリフト領域によって分離されることを特徴とする、請求項１３に記載の電力用FET。
【請求項１５】
前記電力用FETの前記活性領域を囲むフィールド酸化物層をさらに備えることを特徴とする、請求項１３に記載の電力用FET。
【請求項１６】
前記第１の導電性タイプはN型であり、前記第２の導電性タイプはP型であることを特徴とする、請求項１３に記載の電力用FET。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−１０９１００（Ｐ２０１１−１０９１００Ａ）
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１０−２５６５２７（Ｐ２０１０−２５６５２７）
【出願日】平成２２年１１月１７日（２０１０．１１．１７）
【出願人】（５１０３０５５６１）マイクレル インコーポレーテッド (2)
【Ｆターム（参考）】
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願番号】特願２０１０−２５６５２７（Ｐ２０１０−２５６５２７）
【出願日】平成２２年１１月１７日（２０１０．１１．１７）
【出願人】（５１０３０５５６１）マイクレル インコーポレーテッド (2)
【Ｆターム（参考）】
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