高耐圧トランジスタ及びその製造方法
【課題】高い降伏電圧を有する高耐圧トランジスタ及びそれの製造方法を提供する。
【解決手段】高い降伏電圧を有する高耐圧トランジスタ及びそれの製造方法において、半導体基板の所定部位が酸化された第1絶縁膜パターン、及び第1絶縁膜パターンを少なくとも部分的に取り囲む第2絶縁膜パターンを形成する。基板上に導電性物質を蒸着して、第1端部は第1絶縁膜パターン上に位置し、第2端部は第2絶縁膜パターン上に位置するゲート電極を形成した後、基板表面の所定部位に不純物を注入してソース/ドレイン領域を形成する。ゲート電極のエッジ部分に集中される電界を緩和して高い降伏電圧を有するトランジスタを製造することができ、熱酸化膜パターンとCVD酸化膜パターンをゲート酸化膜として使用することで、MOSトランジスタにおいて電流特性及びON抵抗特性を改善することができる。
【解決手段】高い降伏電圧を有する高耐圧トランジスタ及びそれの製造方法において、半導体基板の所定部位が酸化された第1絶縁膜パターン、及び第1絶縁膜パターンを少なくとも部分的に取り囲む第2絶縁膜パターンを形成する。基板上に導電性物質を蒸着して、第1端部は第1絶縁膜パターン上に位置し、第2端部は第2絶縁膜パターン上に位置するゲート電極を形成した後、基板表面の所定部位に不純物を注入してソース/ドレイン領域を形成する。ゲート電極のエッジ部分に集中される電界を緩和して高い降伏電圧を有するトランジスタを製造することができ、熱酸化膜パターンとCVD酸化膜パターンをゲート酸化膜として使用することで、MOSトランジスタにおいて電流特性及びON抵抗特性を改善することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はトランジスタ及びその製造方法に関し、さらに詳細には高い降伏電圧を有する高耐圧トランジスタ及びその製造方法に関する。
【背景技術】
【0002】
一般的に、MOSトランジスタは3種類の動作領域を有する。
【0003】
図1は従来のnMOSエンハンスメント形トランジスタの動作を説明するための特性グラフである。
図1に示すように、しきい電圧(threshold voltage:Vt)が正の値を有し、ゲート−ソース間の電圧Vgsがしきい電圧Vt以上のとき、チャンネル領域に反転層が形成され、トランジスタは導通される。
【0004】
トランジスタにおいて、ゲート-ソース間の電圧Vgsがしきい電圧Vt以下である場合には導電性チャンネルである反転層が形成されなく、従って、トランジスタは動作しない。このような領域をカットオフ領域と称する。
【0005】
ゲート−ソース間の電圧Vgsがしきい電圧Vt以上の場合、チャンネル領域では反転層が形成され、ソースとドレインとの間には電流が流れるようになる。流れる電流の量は、ソースとドレインとの間の電圧差Vdsによって決定される。前記ソース/ドレイン間の電圧差Vdsが低い場合、チャンネルを通じて流れる電流は線形的な特性を有する。即ち、ソースとドレインとの間の電圧差Vdsが増加することに比例して電流の強度が増加する。このような線形動作領域をトライオード領域という。
【0006】
ソースとドレインとの間の電圧差Vdsが漸次に増加すると、ドレイン領域付近のチャンネルの深さは浅くなり、ソースとドレインとの間の電圧差VdsがVs以上になると、ドレイン領域付近のチャンネルはピンチオフされる。このときのVsはVgs−Vtである。チャンネルがピンチオフされた領域には反転層が形成されなく、欠乏領域が形成される。このような欠乏領域の間の電圧差によって電子が欠乏領域を横切って移動するようになる。チャンネルがピンチオフされた状態でトランジスタの動作はソースとドレインとの間の電圧差Vdsの増加に鈍感な定電流源の特性を有する。このときのトランジスタの動作を飽和領域での動作という。
【0007】
飽和領域でソースとドレインとの間の電圧差Vdsが続けて増加すると、ピンチオフされる領域は漸次拡張されチャンネルの長さは短くなる。これをチャンネル長変調と称する。チャンネルの長さが短くなることによりチャンネルとドレインとの間の欠乏領域の長さは拡張され、ソースとドレインとの間の電圧差Vdsの増加によりチャンネルを流れる電流Idsも少量増加する。
【0008】
ソースとドレインとの間の電圧差Vdsが所定の電圧Vb以上になると、反転層はなくなり、ソースとドレインとの間には欠乏領域のみが存在するようになる。このとき、ドレインでは漏洩電流が発生して飽和領域でチャンネルを流れる電流Idsよりさらに大きい電流が流れるようになる。これはチャンネルの長さが2μm以下の場合に発生する現象で、ソースとドレインとの欠乏領域が電子の移動を妨害するエネルギー障壁を低くするので発生する。ソースとドレインとの間の電圧差Vdsが増加するとエネルギー障壁もさらに低くなり漏洩電流はさらに増加するようになる。しかし、漏洩電流がソースとドレインとの間の電圧差Vdsの増加によって急激に増加しないのでこのような現象をパンチスルーまたはソフトブレイクダウンという。
【0009】
続けて、ソースとドレインとの間の電圧差Vdsを増加させると電子雪崩によるチャンネル破壊現象(ブレイクダウン)が発生する。特に、MOSトランジスタにおいて、ゲート下段に位置したドレインのコーナ部分にはチャンネルの中央部に比べて高い電界が形成される。このような電界によって電荷キャリアは常温で有する運動エネルギーよりずっと大きい運動エネルギーを有するようになり、それをホットキャリアという。高い運動エネルギーを有したホットキャリアは基板に流入され、基板を成す原子と衝突することにより、電子ホール対を生成する。これを電子雪崩と称する。
【0010】
nMOSトランジスタの場合、p型の基板に蓄積されたホールはソースと基板との間の正方向電圧を形成する。万一、このような正方向電圧が約0.6Vになると、電子はソースから基板に流入されることができる。これはMOSトランジスタと平行なバイポーラnpnトランジスタの動作を実施するのと同一の効果を齎す。従って、ベースとなる基板に若干のホールが流入されてもエミッターとコレクタとの間に多くの電流が流れる通常のBJT(bipolar juntion transistor)の動作が起こる。このようなメカニズムによってソースとドレインとの間には少量の電圧上昇にも急激な電流の増加が発生する。これをチャンネルブレイクダウンという。
【0011】
ブレイクダウンが発生する電圧を上昇させるためにはチャンネルの長さを長くしなければならない。しかし、チャンネルの長さを増加させる方法はトランジスタが占める面積が広くなることを意味するので高集積化される半導体製造傾向には適合していない。また、MOSトランジスタにおいてゲート下段に位置したドレインのコーナ部分にはチャンネルの中央部に比べて高い電界が形成されるので、このような電界によるホットキャリアの発生を抑制しなければならない。このようなホットキャリアの発生を抑制するためにはドレインのコーナ部分で形成される電界の強度を低くするトランジスタの構造が具備されなければならない。
【0012】
例えば、特許文献1には絶縁膜傾斜エッチングを用いた電力素子製造方法が開示されている。前記発明によると、nチャンネルLDMOSトランジスタのゲート拡張領域において、薄いゲート酸化膜上に低温酸化膜を蒸着して湿式エッチングで絶縁膜を傾斜するようにすることで、高電界によるゲート拡張領域の絶縁破壊特性を改善することができる。しかし、前記発明により製造された電力素子はフィールド酸化膜をpドリフト領域全体にかけて使用することで、半導体基板内部に形成されたpドリフト領域に含まれた不純物が外部に漏れるという問題点が発生して、十分に高い降伏電圧を有する高耐圧トランジスタを提供することができなかった。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】韓国特許第1999−51079号公報
【発明の概要】
【発明が解決しようとする課題】
【0014】
前記のような問題点を解決するための本発明の目的は、十分に高い降伏電圧を有する高耐圧トランジスタを提供することにある。
本発明の他の目的は、前記高耐圧トランジスタを製造するに特に適合したトランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【0015】
前述した本発明の目的を達成するために、本発明の一実施例による高耐圧トランジスタは、半導体基板、前記基板上に形成された第1絶縁膜パターン、前記第1絶縁膜パターンを少なくとも部分的に取り囲む第2絶縁膜パターン、前記第1絶縁膜パターン上に位置する第1端部と、前記第1端部と対向して前記第2絶縁膜パターン上に位置する第2端部と、を有するゲート電極、及び前記基板の表面部位に形成されたソース/ドレイン領域を含む。
【0016】
前述した本発明の目的を達成するために、本発明の他の実施例による高耐圧トランジスタは、半導体基板、前記基板上に形成された熱酸化膜パターン、前記熱酸化膜パターンを覆うCVD酸化膜パターン、前記熱酸化膜パターン上に位置する第1端部と前記第1端部と対向して前記CVD酸化膜パターン上に位置する第2端部とを有するゲート電極、及び前記基板の表面部位に形成されたソース/ドレイン領域を含む。
【0017】
前述した本発明の目的を達成するために、本発明のさらに他の実施例による高耐圧トランジスタは、半導体基板、前記基板上部に位置し、第1不純物を含む第1ウェル領域、前記第1ウェル領域に隣接して位置し、第2不純物を含む第2ウェル領域、前記第1ウェル領域と前記第2ウェル領域との間の所定部分を含む前記基板上に形成された熱酸化膜パターン、前記第1ウェル領域及び前記第2ウェル領域の所定部位とオーバーラップされ、前記熱酸化膜パターンを覆うCVD酸化膜パターン、前記熱酸化膜パターン上に位置する第1端部と、前記第1端部と対向して前記CVD酸化膜パターン上に位置する第2端部とを有するゲート電極、及び前記第1ウェル領域及び前記第2ウェル領域内にそれぞれ含まれ、前記基板の表面部位に形成されたソース/ドレイン領域を含む。
【0018】
前述した本発明の他の目的を達成するための本発明の一実施例による高耐圧トランジスタの製造方法において、半導体基板の所定部位が酸化された第1絶縁膜パターン及び前記第1絶縁膜パターンを少なくとも部分的に取り囲む第2絶縁膜パターンを形成する。続いて、前記基板上に導電性物質を蒸着して、第1端部は前記第1絶縁膜パターン上に位置し、第2端部は前記第1端部と対向して前記第2絶縁膜パターン上に位置するゲート電極を形成する。前記基板表面の所定部位に不純物を注入してソース/ドレイン領域を形成する。
【0019】
前述した本発明の他の目的を達成するための本発明の他の実施例による高耐圧トランジスタ製造方法において、半導体基板の所定部位を酸化させて熱酸化膜パターンを形成した後、前記熱酸化膜パターンを覆うCVD酸化膜パターンを形成する。前記基板上に導電性物質を蒸着して、第1端部は下部に前記熱酸化膜パターンを含む前記CVD酸化膜上に位置し、第2端部は前記CVD酸化膜上に位置するゲート電極を形成する。前記基板表面の所定部位に不純物を注入してソース/ドレイン領域を形成する。
【0020】
前述した本発明の他の目的を達成するための本発明のさらに他の実施例による高耐圧トランジスタの製造方法において、半導体基板上部の所定部位に第1不純物を注入して第1ウェル領域及び前記第1ウェル領域に隣接した半導体基板上部の所定部位に第2不純物を注入した第2ウェル領域を形成する。前記第1ウェル領域と前記第2ウェルとの間の所定部分を含む半導体基板表面部位を酸化させて熱酸化膜パターンを形成した後、前記熱酸化膜パターンを覆うCVD酸化膜パターンを形成する。前記基板上に導電性物質を蒸着して、第1端部は下部に前記熱酸化膜パターンを含む前記CVD酸化膜パターン上に位置し、前記第1端部と対向する前記第2端部は前記CVD酸化膜パターン上に位置するゲート電極を形成する。続いて、前記基板表面の所定部位に第3不純物を注入して第1ウェル領域
及び第2ウェル領域内にそれぞれ含まれるソース/ドレイン領域を形成する。
【発明の効果】
【0021】
本発明によると、熱酸化法によって形成された第1絶縁膜パターンをゲート酸化膜として使用してゲート電極のエッジ部分に集中される電界を緩和することができる。これにより、電界の集中によるホットキャリアの発生を抑制して高い降伏電圧を有するトランジスタを製造することができる。また、前記熱酸化法による第1絶縁膜パターンと共に化学気相蒸着工程によって形成された第2絶縁膜パターンをゲート酸化膜として使用することで、特に、LDMOSトランジスタにおいて電流及びON抵抗の特性を改善することができる。
【図面の簡単な説明】
【0022】
【図1】従来のnMOSエンハンスメント形トランジスタの動作を説明するための特性グラフである。
【図2】本発明の実施例1による高耐圧トランジスタを説明するための断面図である。
【図3】図2に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図4】図2に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図5】図2に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図6】図2に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図7】図2に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図8】本発明の実施例2による高耐圧トランジスタを説明するための断面図である。
【図9】図8に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図10】図8に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図11】図8に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図12】図8に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図13】図8に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図14】図8に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図15】本発明の実施例3による高耐圧トランジスタを説明するための断面図である。
【図16】図15に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図17】図15に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図18】図15に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図19】図15に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図20】図15に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図21】本発明の実施例4による高耐圧トランジスタを説明するための断面図である。
【図22】図21に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図23】図21に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図24】図21に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図25】図21に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図26】図21に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図27】図21に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図28】実施例2に従って製造されたpMOSトランジスタの断面図である。
【図29】比較例1に従って製造されたpMOSトランジスタの断面図である。
【図30】比較例2に従って製造されたpMOSトランジスタの断面図である。
【図31】本発明の実施例2及び比較例1により製造されたpMOSトランジスタの電界の強度を測定した結果を示すグラフである。
【図32】実施例2によって製造されたトランジスタの電圧分布をそれぞれシミュレーションした結果を示す電圧分布図である。
【図33】比較例1によって製造されたトランジスタの電圧分布をそれぞれシミュレーションした結果を示す電圧分布図である。
【図34】比較例2によって製造されたトランジスタの電圧分布をそれぞれシミュレーションした結果を示す電圧分布図である。
【発明を実施するための形態】
【0023】
以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
(実施例1)
図2は本発明の第1実施例による高耐圧トランジスタを説明するための断面図である。
【0024】
図2に示すように、本実施例による高耐圧トランジスタは、半導体基板100、前記基板100上に形成された第1絶縁膜パターン102、前記第1絶縁膜パターン102を部分的に取り囲む第2絶縁膜パターン104、前記第1絶縁膜パターン102及び前記第2絶縁膜パターン104上に位置するゲート電極106、そして、前記基板100の表面部位に形成されたソース/ドレイン領域108を含む。ここで、前記ゲート電極106の第1端部は第1絶縁膜パターン102上に位置し、前記第1端部と対向する第2端部は第2絶縁膜パターン104上に位置する。
【0025】
前記第1絶縁膜パターン102及び第2絶縁膜パターン104は酸化物を含み、望ましくは、酸化シリコンSiO2のようなシリコン酸化物を含む。この場合、前記第1絶縁膜パターン102は熱酸化工程によって形成された熱酸化物を含み、前記第2絶縁膜パターン104は化学気相蒸着(CVD)工程によって形成されたCVD酸化物を含む。従って、熱酸化膜パターンである前記第1絶縁膜パターン102及びCVD酸化膜パターンである前記第2絶縁膜パターン104は互いに異なる物性を有することができる。例えば、熱酸化膜パターンはCVD酸化膜パターンに比べてより緻密な構造を有するので、CVD酸化膜パターンに比べてより高い電場が印加されても絶縁破壊現象が容易に起こらない。
【0026】
前記第2絶縁膜パターン104は少なくとも前記第1絶縁膜パターン102の一部を取り囲みながら形成される。具体的に、前記第2絶縁膜パターン104が前記第1絶縁膜パターン102を完全に覆うように形成されることもでき、第1絶縁膜パターン102の一側部のみを覆うように形成されることもできる。また、前記第1絶縁膜パターン102の側部に接するように前記第2絶縁膜パターン104が形成されることもできる。このような第1絶縁膜パターン102及び第2絶縁膜パターン104の構造は第1絶縁膜パターン102及び第2絶縁膜パターン104を形成する工程によって変化されることができる。
【0027】
本実施例において、前記第1絶縁膜パターン102は約4000Åないし約10000Åの厚さを有することが望ましく、より望ましくは、約6000Åないし約8000Åの厚さを有する。前記第1絶縁膜パターン102の厚さが4000Å未満であると、ゲート電極106のエッジ部分に集中される電界の緩和効果が十分でなく、前記第1絶縁膜パターン102の厚さが10000Åを超過すると工程時間及び費用が増加して経済的に望ましくないからである。また、前記第2絶縁膜パターン104は約5000Åないし約15000Åの厚さを有することが望ましく、より望ましくは約8000Å乃至12000Åの厚さを有する。前記第2絶縁膜パターン104の厚さが5000Å未満であると、ゲート電極106及びソース/ドレイン領域108との絶縁効果が十分でなくてゲート電極1
06がソース/ドレイン領域108と短絡されることができ、前記第2絶縁膜パターン104の厚さが15000Åを超過するとゲート酸化膜の段差が高くなり後続工程を容易に実施することができないからである。しかし、前記第1絶縁膜パターン102及び前記第2絶縁膜パターン104の厚さはこれに限定されず、トランジスタに印加される電圧の強度によって適切に調節することができる。
【0028】
本実施例において、前記ゲート電極106の第1端部は熱酸化膜である前記第1絶縁膜パターン102上に位置し、第2端部は前記第1端部と対向してCVD酸化膜である前記第2絶縁膜パターン104上に位置する。より具体的に、前記第2絶縁膜パターン104が前記第1絶縁膜パターン102を完全に覆うように形成された場合、前記ゲート電極106の第1端部は下部に前記第1絶縁膜パターン102が形成されている前記第2絶縁膜パターン104上部に位置し、第2端部は前記第1端部と対向して前記第2絶縁膜パターン104上に位置する。また、前記第2絶縁膜パターン104が前記第1絶縁膜パターン102の側部に接して形成された場合、前記ゲート電極106の第1端部は前記第1絶縁膜パターン102の上部表面に位置し、第2端部は前記第1端部と対向して前記第2絶縁
膜パターン104上に位置する。前記ゲート電極106はポリシリコンなどのような導電性物質を含む。また、前記ゲート電極106の下部の前記基板100には電荷キャリア(charge carrier)として電子または正孔を有するチャンネル領域(図示せず)が存在する。前記電荷キャリアの種類は高耐圧トランジスタの種類によって異なってくる。即ち、前記高耐圧トランジスタがnMOSトランジスタである場合、前記チャンネル領域は電荷キャリアとして電子を有し、前記高耐圧トランジスタがpMOSトランジスタである場合、前記チャンネル領域は電荷キャリアとして正孔を有する。
【0029】
本実施例において、ゲート電極106の第1端部が熱酸化工程によって形成された第1絶縁膜パターン102上に位置するので、ゲート電極106のエッジ部に集中される電界を緩和することができる。従って、ゲート電極106のエッジ部に電界が集中されることによるホットキャリアの発生を抑制して高い降伏電圧を有するトランジスタを製造することができる。
【0030】
本実施例による高耐圧トランジスタは前記基板100表面部位に形成されたソース/ドレイン領域108を含む。このとき、前記高耐圧トランジスタがnMOSトランジスタである場合、前記ソース/ドレイン領域108はn型不純物を含む。前記n型不純物の例としては砒素(As)、燐(P)、アンチモン(Sb)などを挙げることができる。また、本実施例による高耐圧トランジスタがpMOSトランジスタである場合、前記ソース/ドレイン領域108はp型不純物を含む。前記p型不純物の例としてはホウ素(B)、アルミニウム(Al)、インジウム(In)、ガリウム(Ga)などを挙げることができる。
【0031】
本実施例において、前記ソース/ドレイン領域108は前記第1絶縁膜パターン102と所定距離分だけ離隔され位置する。具体的に、前記ソース/ドレイン領域108は前記第1絶縁膜パターン102と約2μm乃至8μm程度の間隔で離隔されて位置することが望ましく、より望ましくは、約3μmないし6μm程度の間隔で離隔されて位置する。この場合、前記第1絶縁膜パターン102は約1μm乃至5μm程度の長さを有することが望ましい。しかし、前記第1絶縁膜パターン102と前記ソース/ドレイン領域108との間の間隔及び前記第1絶縁膜パターン102の長さは前記範囲に限定されなく、製造しようとするトランジスタのデザインルールによって多様に変化されることができる。
【0032】
本実施例による高耐圧トランジスタは前記ソース/ドレイン領域108のうち一つを含み、前記基板100上部に形成されたウェル領域(図示せず)をさらに含むことができる。この場合、前記ウェル領域はCVD酸化膜である第2絶縁膜パターン104の所定部分とオーバーラップされるか、または、CVD酸化膜である前記第2絶縁膜パターン104及び熱酸化膜である前記第1絶縁膜パターン102の所定部分とオーバーラップされることができる。前記ウェル領域は本実施例による高耐圧トランジスタのソース/ドレイン領域108に約100V以上の高い電圧が印加されることによるホットキャリアの発生を抑制して前記ゲート電極106と前記ソース/ドレイン領域108との間の短絡を防止する役割をする。大体、MOSトランジスタにおいて、電圧はドレイン領域に印加されるので
、前記ウェル領域はドレイン領域を含むことが望ましい。本実施例による高耐圧トランジスタがnMOSトランジスタである場合、前記ウェル領域は燐(P)、砒素(As)などのようなn型不純物を含み、前記高耐圧トランジスタがpMOSトランジスタである場合、前記ウェル領域はホウ素(B)のようなp型不純物を含む。また、前記ウェル領域の不純物濃度は前記ソース/ドレイン領域108に含まれた不純物の濃度より低いことが望ましい。
【0033】
以下、添付された図面を参照して本実施例による高耐圧トランジスタの製造方法を詳細に説明する。
【0034】
図3乃至図7は図2に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【0035】
図3及び図4に示すように、半導体基板100の表面の所定部位を酸化させ第1絶縁膜パターン102を形成する。
【0036】
図3に示すように、前記基板100上に緩衝酸化膜110及び窒化膜112を順次に形成する。前記緩衝酸化膜110は半導体基板100と窒化膜112との間の熱膨張係数の差異によって半導体基板100が引張力を受けることを防止するためのストレスバッファーの役割をする。続いて、前記窒化膜112の上面にフォトレジストを塗布し、それをパターニングした後、露出された窒化膜112に対してエッチング工程を実施して前記緩衝酸化膜110を部分的に露出させる。
【0037】
図4に示すように、前記露出された緩衝酸化膜110に熱酸化工程を実施して第1絶縁膜パターン102を成長させる。この場合、前記熱酸化工程は約700℃ないし1400℃程度の温度及び酸化雰囲気下で実施することが望ましい。前記熱酸化工程が約700℃未満の温度で実施される場合、酸化反応が十分に起こることができなく、前記熱酸化工程が約1400℃超過の温度で実施される場合、高温工程による装置の劣化が発生することがあるからである。続いて、前記緩衝酸化膜110及び窒化膜112を前記基板100から除去して第1絶縁膜パターン102を形成する。
【0038】
図5に示すように、化学気相蒸着工程を使用して第2絶縁膜パターン104を形成する。即ち、化学気相蒸着工程を使用して前記第1絶縁膜パターン102及び前記基板100上に第2絶縁膜(図示せず)を形成する。続いて、前記第2絶縁膜の上部にフォトレジストパターン(図示せず)を形成した後、湿式エッチング工程または乾式エッチング工程を使用して前記露出された第2絶縁膜を選択的に除去する。エッチング工程の間、シリコン基板を保護するために、望ましくは、前記第2絶縁膜はフッ化水素HFを含むエッチング液を使用して湿式エッチングする。これにより、前記第1絶縁膜パターン102を覆う第2絶縁膜パターン104を形成することができる。
【0039】
図6に示すように、前記第2絶縁膜パターン104の所定部位に導電性物質を蒸着してゲート導電膜(図示せず)を形成する。前記導電性物質としてはポリシリコンのような導電性物質を使用することができる。続いて、前記ゲート導電膜上にフォトレジスト膜(図示せず)を形成し、それをパターニングして前記導電膜の所定部位を露出させる。前記露出された導電膜にエッチング工程を実施して前記導電膜を選択的に除去する。これにより、第1端部は、下部に前記第1絶縁膜パターン102を含む前記第2絶縁膜パターン104上に位置し、第1端部と対向する第2端部は、前記第2絶縁膜パターン104上に位置するゲート電極106が形成される。本発明による高耐圧トランジスタのゲート電極106の一側端部が熱酸化工程によって形成された前記第1絶縁膜パターン102上に位置することで、ゲート電極106のエッジ部に発生する電界の集中が緩和される。従って、ゲート電極106のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有したトランジスタを製造することができる。
【0040】
図7に示すように、前記基板100表面の所定部位に不純物を注入して前記ソース/ドレイン領域108を形成する。本実施例の高耐圧トランジスタがnMOSトランジスタである場合、前記不純物は砒素(As)、燐(P)、アンチモン(Sb)などのようなn型不純物を含み、前記高耐圧トランジスタがpMOSトランジスタの場合、前記不純物はホウ素(B)、アルミニウム(Al)、インジウム(In)、ガリウム(Ga)などのようなp型不純物を含む。その後、一般的なトランジスタ製造方法を使用して、本実施例による高い降伏電圧を有するトランジスタを製造することができる。
【0041】
(実施例2)
図8は本発明の第2実施例による高耐圧トランジスタを説明するための断面図である。
【0042】
図8に示すように、本実施例による高耐圧トランジスタは半導体基板200、前記基板200の上部に形成され、第1不純物を含む第1ウェル領域210、前記第1ウェル領域210に隣接して形成され、第2不純物を含む第2ウェル領域212、前記第1ウェル領域210と前記第2ウェル領域212との間の所定部分を含む前記基板上に形成された熱酸化膜パターン202、前記第1ウェル領域210及び前記第2ウェル領域212の所定部位とオーバーラップされ、前記熱酸化膜パターン202を覆うCVD酸化膜パターン204、前記熱酸化膜パターン202及び前記CVD酸化膜パターン204上に形成されたゲート電極206、及び前記基板200表面部位に形成されたソース/ドレイン領域208を含む。
【0043】
本実施例による高耐圧トランジスタは前記ソース/ドレイン領域208を含み、前記基板200上部に形成された第1ウェル領域210を含む。この場合、前記第1ウェル領域210は前記CVD酸化膜パターン204の所定部分とオーバーラップされるか、または前記CVD酸化膜パターン204及び前記熱酸化膜パターン202の所定部分とオーバーラップされることができる。前記第1ウェル領域210は前記高耐圧トランジスタのしきい電圧を調節する役割をする。従って、一般的にMOSトランジスタにおいて、ソース/ドレイン領域208間の電圧はドレイン領域に印加されるので、前記第1ウェル領域210はドレイン領域と対向するソース領域を含むことが望ましく、前記ソース領域の不純物濃度を調節することで前記トランジスタのしきい電圧を調節することができる。本実施例
による高耐圧トランジスタがnMOSトランジスタである場合、前記第1ウェル領域210はホウ素(B)のようなp型不純物を含み、前記高耐圧トランジスタがpMOSトランジスタの場合、前記第1ウェル領域210は燐(P)、砒素(As)などのようなn型不純物を含む。
【0044】
本実施例による高耐圧トランジスタは、前記第1ウェル領域210に隣接した基板200の上部に形成され、ソース/ドレイン領域208を含む第2ウェル領域212を含む。具体的に、前記第2ウェル領域212はゲート電極206を基準にして前記第1ウェル領域210に対向する部分に位置する。この場合、前記第2ウェル領域212は、前記CVD酸化膜パターン204の所定部分とオーバーラップされるか、または前記CVD酸化膜パターン204及び前記熱酸化膜パターン202の所定部分とオーバーラップされることができる。前記第2ウェル領域212は、本実施例による高耐圧トランジスタのソース/ドレイン領域208に約100V以上の高い電圧が印加されることによるホットキャリアの発生を抑制してゲート電極206とソース/ドレイン領域208との間の短絡を防止す
る役割をする。一般的に、MOSトランジスタにおいて、ソース/ドレイン領域208間の電圧はドレイン領域に印加されるので、前記ソース/ドレイン領域208はドレイン領域であることが望ましい。本発明の高耐圧トランジスタがnMOSトランジスタである場合、前記第2ウェル領域212は砒素(As)、燐(P)、アンチモン(Sb)などのようなn型不純物を含み、前記高耐圧トランジスタがpMOSトランジスタである場合、前記第2ウェル領域212はホウ素(B)、アルミニウム(Al)、インジウム(In)、ガリウム(Ga)などのようなp型不純物を含む。この場合、前記第2ウェル領域212の不純物濃度はソース/ドレイン領域208に含まれた不純物の濃度より低いことが望ましい。
【0045】
本実施例による高耐圧トランジスタにおいて、前記CVD酸化膜パターン204は前記熱酸化膜パターン202を完全に覆う。具体的に、前記第1ウェル領域210と前記第2ウェル領域212との間の所定部分を含む前記基板200上に熱酸化工程を実施して前記熱酸化膜パターン202を形成した後、化学気相蒸着工程を実施して前記CVD酸化膜パターン204を形成する。これにより、前記CVD酸化膜パターン204は前記熱酸化膜パターン202を完全に覆うように形成されることができる。前記CVD酸化膜パターン204及び熱酸化膜パターン202はそれぞれ実施例1の第1絶縁膜パターン及び第2絶縁膜パターンと同一であるので、それについての具体的な説明は省略する。
【0046】
本実施例による高耐圧トランジスタにおいて、前記ゲート電極206は、下部に前記熱酸化膜パターン202を含む前記CVD酸化膜パターン204上に位置する第1端部、及び前記第1端部と対向して前記CVD酸化膜パターン204の上に位置する第2端部を有する。より具体的に、前記ゲート電極206の第1端部は下部に前記熱酸化膜パターン202が形成されている前記CVD酸化膜パターン204上部に位置し、前記第2端部は前記CVD酸化膜パターン204上部に位置する。この場合、前記ゲート電極206の下部の前記基板200には電荷キャリアとして電子または正孔を有するチャンネル領域(図示せず)が存在する。前記電荷キャリアの種類は前記高耐圧トランジスタの種類によって異なることができる。本発明による高耐圧トランジスタにおいて、ゲート電極206の第1
端部が前記熱酸化膜パターン202上に位置することでゲート電極206のエッジ部に位置する電界の集中が緩和される。従って、本実施例によるトランジスタはゲート電極206のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有することができる。
【0047】
本実施例による高耐圧トランジスタにおいて、前記ソース/ドレイン領域208は前記第1ウェル領域210及び前記第2ウェル領域212にそれぞれ含まれ、前記基板200の表面部位に位置する。この場合、前記第1ウェル領域210はソース領域を含むことが望ましく、前記第2ウェル領域212はドレイン領域を含むことが望ましい。
【0048】
以下、添付した図面を参照して本実施例による高耐圧トランジスタの製造方法を詳細に説明する。
【0049】
図9乃至図14は図8に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【0050】
図9に示すように、前記基板200の上部の所定部位に第1不純物を注入して第1ウェル領域210を形成する。より具体的に、フォトリソグラフィ工程、第1不純物の注入及び高温熱処理工程を順次に実施して第1ウェル領域210を形成する。前記第1ウェル領域210は後続工程で形成されるソース/ドレインを含む。この場合、前記第1ウェル領域210は本発明による高耐圧トランジスタのしきい電圧を調節する役割をする。従って、一般的にMOSトランジスタにおいて、ソース/ドレイン領域間の電圧はドレイン領域に印加されるので、前記第1ウェル領域210はソース領域を含むことが望ましい。これにより、前記ソース領域の不純物濃度を調節することで前記トランジスタのしきい電圧を調節することができる。本実施例の高耐圧トランジスタがnMOSトランジスタである場
合、前記第1不純物はホウ素(B)のようなp型不純物を含み、前記高耐圧トランジスタがpMOSトランジスタである場合、前記第1不純物は燐(P)、砒素(As)などのようなn型不純物を含む。また、前記第1ウェル領域210は後続工程で形成されるCVD酸化膜パターンと部分的にオーバーラップされるか、前記CVD酸化膜パターン204及び後続工程で形成される熱酸化膜パターンと部分的にオーバーラップされることができる。
【0051】
続いて、前記第1ウェル領域210に隣接した半導体基板200上部の所定部位に第2不純物を注入して第2ウェル領域212を形成する。より具体的に、フォトリソグラフィ工程、第2不純物の注入及び高温熱処理工程を順次に実施して第2ウェル領域212を形成する。前記第2ウェル領域212は後続工程で形成されるソース/ドレイン領域を含む。MOSトランジスタにおいて、ソース/ドレイン領域208間の電圧はドレイン領域に印加されるので、前記第2ウェル領域212はドレイン領域を含むことが望ましい。前記第2ウェル領域212は本実施例による高耐圧トランジスタのソース/ドレイン領域に約100V以上の高い電圧が印加されることによりホットキャリアの発生を抑制してゲート電極とソース/ドレイン領域との間の短絡を防止する役割をする。また、前記第2ウェル
領域212は後続工程で形成されるCVD酸化膜パターン204と部分的にオーバーラップされるか、前記CVD酸化膜パターン204及び後続工程で形成される熱酸化膜パターン202と部分的にオーバーラップされることができる。本実施例の高耐圧トランジスタがnMOSトランジスタの場合、前記第2不純物は燐(P)、砒素(As)などのようなn型不純物を含み、前記高耐圧トランジスタがpMOSトランジスタの場合、前記第2不純物はホウ素(B)のようなp型不純物を含む。また、前記第2ウェル領域212に含まれた不純物の濃度は前記ソース/ドレイン領域に含まれた不純物の濃度より低く設定されることが望ましい。
【0052】
本実施例の高耐圧トランジスタ製造方法において、前記第1ウェル領域210を形成した後、前記第2ウェル領域212を形成することもでき、前記第2ウェル領域212を形成した後、前記第1ウェル領域210を形成することもできる。
【0053】
図10及び図11に示すように、前記第1ウェル領域210と前記第2ウェル領域212との間の所定部分を含む半導体基板200の表面部位を酸化させ熱酸化膜パターン202を形成する。
【0054】
図10に示すように、前記基板200上に緩衝酸化膜214及び窒化膜216を順次に形成する。図11に示すように、前記露出された緩衝酸化膜214に熱酸化工程を実施して熱酸化膜202を成長させる。続いて、前記緩衝酸化膜214及び窒化膜216を前記基板200から除去して熱酸化膜パターン202を形成する。前記熱酸化膜パターン202を形成する方法は前述したので具体的な説明は省略する。
【0055】
図12に示すように、化学気相蒸着工程を使用してCVD酸化膜パターン204を形成する。即ち、化学気相蒸着工程を使用して前記熱酸化膜パターン202及び前記基板200上にCVD酸化膜(図示せず)を形成した後、これをエッチングしてCVD酸化膜パターン204を形成する。前記CVD酸化膜パターン204を形成する方法は前述したので具体的な説明は省略する。
【0056】
図13に示すように、前記CVD酸化膜パターン204の所定部位に導電性物質を蒸着してゲート導電膜(図示せず)を形成する。これにより、第1端部は下部に前記熱酸化膜パターン202を含む前記CVD酸化膜パターン204上に位置し、第1端部と対向する第2端部は前記CVD酸化膜パターン204上に位置するゲート電極206が形成される。本実施例による高耐圧トランジスタのゲート電極206の一側端部が熱酸化工程によって形成された前記熱酸化膜パターン202上に位置することで、ゲート電極206のエッジ部に発生する電界の集中が緩和される。従って、ゲート電極206のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有したトランジスタを製造することができる。
【0057】
図14に示すように、前記基板200表面の所定部位に第3不純物を注入して前記第1ウェル領域210及び前記第2ウェル領域212内にそれぞれ含まれるソース/ドレイン領域208を形成する。以後、一般的なトランジスタ製造方法を使用して、本発明の高い降伏電圧を有するトランジスタを製造することができる。
【0058】
(実施例3)
図15は本発明の実施例3による高耐圧電界効果トランジスタを説明するための断面図である。
【0059】
図15に示すように、本実施例による高耐圧電界効果トランジスタは、半導体基板300、前記基板300上部に位置し、第1不純物を含む第1ウェル領域310、前記第1ウェル領域310に隣接して位置し、第2不純物を含む第2ウェル領域312、前記第1ウェル領域310と前記第2ウェル領域312との間の所定部分を含む前記基板300上に形成された熱酸化膜パターン302、前記熱酸化膜パターン302の側部に接するCVD酸化膜パターン304、前記熱酸化膜パターン302及び前記CVD酸化膜パターン304上に位置するゲート電極306、及び前記基板300の表面部位に形成されたソース/ドレイン領域308を含む。
【0060】
本実施例による高耐圧トランジスタにおいて、前記熱酸化膜パターン302は熱酸化工程によって形成され、前記CVD酸化膜パターン304は化学気相蒸着工程によって形成される。より具体的に、化学気相蒸着工程を実施してCVD酸化膜(図示せず)及び窒化膜を順次に形成した後、前記窒化膜上部にフォトリソグラフィ工程によってフォトレジストパターン(図示せず)を形成する。続いて、前記フォトレジストパターンをエッチングマスクとして使用してエッチング工程を実施することにより前記CVD酸化膜及び窒化膜の所定部分を除去して前記CVD酸化膜パターン304を形成する。続いて、前記CVD酸化膜が除去された前記基板300上に熱酸化工程を実施して前記熱酸化膜パターン302を成長させる。以後、前記窒化膜を前記基板から除去する。これにより、前記CVD酸
化膜パターン304は前記熱酸化膜パターン302の側部に接するようになる。
【0061】
本実施例による高耐圧トランジスタにおいて、前記ゲート電極306の第1端部は前記熱酸化膜パターン302上に位置し、第2端部は前記第1端部と対向して前記CVD酸化膜パターン304上に位置する。従って、ゲート電極306の第1端部が熱酸化膜パターン302上に位置することでゲート電極306のエッジ部に発生する電界の集中が緩和される。従って、本実施例による高耐圧トランジスタはゲート電極306のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有する。
【0062】
以下、添付した図面を参照して本実施例による高耐圧トランジスタの製造方法を詳細に説明する。
【0063】
図16ないし図20は、図15に示された高耐圧電界効果トランジスタの製造方法を説明するための断面図である。
【0064】
図16に示すように、基板300上部の所定部位に第1ウェル領域310及び第2ウェル領域312を形成する。即ち、前記基板300の所定部位に第1不純物を注入して第1ウェル領域310を形成し、前記第1ウェル領域310に隣接した半導体基板300上部の所定部位に第2不純物を注入して第2ウェル領域312を形成する。前記第1ウェル領域310及び第2ウェル領域312を形成する方法は前述したので具体的な説明は省略する。
【0065】
図17に示すように、化学気相蒸着工程を使用してCVD酸化膜パターン304を形成する。具体的に、化学気相蒸着工程を使用して半導体基板上にCVD酸化膜(図示せず)及び窒化膜(図示せず)を形成した後、前記窒化膜の上部にフォトレジストパターン(図示せず)を形成する。続いて、湿式エッチング工程または乾式エッチング工程を使用して露出された窒化膜及びCVD酸化膜を順次に除去する。これにより、CVD酸化膜パターン304及び窒化膜パターン305が形成される。
【0066】
図18に示すように、前記CVD酸化膜がエッチングされて露出された半導体基板300の所定部位を酸化させて熱酸化膜パターン302を形成する。この場合、前記熱酸化工程は約700℃乃至1400℃程度の温度及び酸化雰囲気下で実施することが望ましい。続いて、前記窒化膜パターンを前記基板から除去する。前記熱酸化工程を実施して前記熱酸化膜パターン302を形成する方法は前述したので具体的な説明は省略する。
【0067】
図19に示すように、前記熱酸化膜パターン302及び前記CVD酸化膜パターン304の所定部位を含む基板300上に導電性物質を蒸着してゲート導電膜(図示せず)を形成する。前記導電性物質としてはポリシリコンのような導電性物質を使用することができる。続いて、前記ゲート導電膜上にフォトレジスト膜(図示せず)を形成し、それをパターニングして前記ゲート導電膜の所定部位を露出させる。前記露出されたゲート導電膜にエッチング工程を実施して前記ゲート導電膜を選択的に除去することにより、第1端部は前記熱酸化膜パターン302上に位置し、第2端部は前記CVD酸化膜パターン304上に位置するゲート電極306を形成する。本実施例の高耐圧トランジスタのゲート電極306の一側端部が熱酸化法によって形成された前記熱酸化膜パターン302上に位置する
ことで、ゲート電極306のエッジ部に発生する電界の集中が緩和される。従って、ゲート電極306のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有したトランジスタを製造することができる。
【0068】
図20に示すように、前記基板300表面の所定部位に第3不純物を注入して前記第1ウェル領域310及び前記第2ウェル領域312内にそれぞれ含まれるソース/ドレイン領域308を形成する。続いて、一般的なトランジスタの形成方法を使用して、本発明の高い降伏電圧を有するトランジスタを製造することができる。
【0069】
(実施例4)
図21は本発明の実施例4による高耐圧トランジスタ電界効果トランジスタを説明するための断面図である。
【0070】
図21に示すように、本実施例による高耐圧電界効果トランジスタは半導体基板400、前記基板400上部に位置して第1不純物を含む第1ウェル領域410、前記第1ウェル領域410に隣接して第2不純物を含む第2ウェル領域412、前記第1ウェル領域410と前記第2ウェル領域412との間の所定部分を含む前記基板400上に形成された熱酸化膜パターン402、前記熱酸化膜パターン402の側部に接するCVD酸化膜パターン404、前記熱酸化膜パターン402及び前記CVD酸化膜パターン404上に位置するゲート電極406、及び前記基板400表面部位に形成されたソース/ドレイン領域408を含む。
【0071】
本実施例による高耐圧トランジスタにおいて、前記熱酸化膜パターン402は熱酸化工程によって形成され、前記CVD酸化膜パターン404は化学気相蒸着工程によって形成される。具体的に、前記第1ウェル領域410と前記第2ウェル領域412との間の所定部分を含む前記基板400上に熱酸化工程を実施して前記熱酸化膜パターン402を形成した後、化学気相蒸着工程を実施して前記CVD酸化膜(図示せず)を形成する。以後、前記CVD酸化膜の所定部分を除去することにより形成された前記CVD酸化膜パターン404は前記熱酸化膜パターン402の側部に接するようになる。
【0072】
本実施例による高耐圧トランジスタにおいて、前記ゲート電極406の第1端部は前記熱酸化膜パターン402上に位置し、第2端部は前記第1端部と対向して前記CVD酸化膜パターン404上に位置する。従って、ゲート電極406の第1端部が熱酸化膜パターン402上に位置することでゲート電極406のエッジ部に発生する電界の集中が緩和される。従って、本実施例による高耐圧トランジスタはゲート電極406のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有する。
【0073】
以下、添付した図面を参照して本実施例による高耐圧トランジスタの製造方法を詳細に説明する。
【0074】
図22乃至図27は、図21に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【0075】
図22に示すように、前記基板400上部の所定部位に第1ウェル領域410及び第2ウェル領域412を形成する。即ち、前記基板400の所定部位に第1不純物を注入して第1ウェル領域410を形成し、前記第1ウェル領域410に隣接した半導体基板400上部の所定部位に第2不純物を注入して第2ウェル領域412を形成する。前記第1ウェル領域410及び第2ウェル領域412を形成する方法は前述したので具体的な説明は省略する。
【0076】
図23及び図24に示すように、前記第1ウェル領域410と第2ウェル領域412との間の所定部分を含む半導体基板400の表面部位を酸化させ熱酸化膜パターン402を形成する。
【0077】
図23に示すように、前記基板400上に緩衝酸化膜414及び窒化膜416を順次に形成する。図24に示すように、前記露出された緩衝酸化膜414に熱酸化工程を実施して熱酸化膜(図示せず)を成長させる。続いて、前記緩衝酸化膜414及び窒化膜416を前記基板400から除去して熱酸化膜パターン402を形成する。前記熱酸化膜パターン402を形成する方法は前述したので具体的な説明は省略する。
【0078】
図25に示すように、化学気相蒸着工程を使用して前記熱酸化膜パターン402及び前記基板400上にCVD酸化膜403を形成する。
【0079】
図26に示すように、前記CVD酸化膜403上にフォトレジストパターン(図示せず)を形成し、それをエッチングマスクとして使用して湿式エッチング工程または乾式エッチング工程を実施することにより前記熱酸化膜パターン402上に形成されたCVD酸化膜403が選択的に除去される。それにより、CVD酸化膜パターン404が形成される。
【0080】
図27に示すように、前記熱酸化膜パターン402及び前記CVD酸化膜パターン404の所定部位を含む基板400上に導電性物質を蒸着してゲート導電膜(図示せず)を形成する。続いて、前記ゲート導電膜上にフォトレジスト膜(図示せず)を形成し、これをパターニングして前記ゲート導電膜の所定部位を露出させる。前記露出されたゲート導電膜にエッチング工程を実施して前記ゲート導電膜を選択的に除去することにより、第1端部は前記熱酸化膜パターン402上に位置し、第2端部は前記CVD酸化膜パターン404上に位置するゲート電極406を形成する。本実施例の高耐圧トランジスタのゲート電極406の一側端部が熱酸化法によって形成された前記熱酸化膜パターン402上に位置することで、ゲート電極406のエッジ部に発生する電界の集中が緩和される。従って、ゲート電極406のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有したトランジスタを製造することができる。
【0081】
前記基板400表面の所定部位に第3不純物を注入して前記第1ウェル領域410及び前記第2ウェル領域412内にそれぞれ含まれるソース/ドレイン領域408を形成する。続いて、一般的なトランジスタの形成方法を使用して、本発明の高い降伏電圧を有するトランジスタを製造することができる。
【0082】
<高耐圧電界トランジスタの製造>
(実施例2に記載された方法によるトランジスタの製造)
本発明の実施例2に記載された方法に従ってpMOSトランジスタを製造した。図28は実施例2により製造されたpMOSトランジスタの断面図である。具体的に、半導体基板500の所定部位に熱酸化工程を実施して7000Åの厚さを有する熱酸化膜パターンを形成した後、前記熱酸化膜パターン及び前記基板上に10000Åの厚さを有するCVD酸化膜パターンを形成してゲート酸化膜パターン502を完成した。続いて、実施例2のようにゲート電極504を形成した後、前記ゲート電極504を覆う保護膜506を形成した。その後、前記基板500表面の所定部位にホウ素(B)を注入してソース/ドレイン領域508を形成し、前記ソース領域上にソース電極514を、前記ドレイン領域上にドレイン電極516をそれぞれ形成した。本実施例による具体的な工程条件は下記表1
に示された。
【0083】
(比較例1によるトランジスタの製造)
熱酸化工程のみでゲート酸化膜パターンを形成してpMOSトランジスタを製造した。図29は比較例1により製造されたpMOSトランジスタの断面図である。具体的に、半導体基板600の所定部位に熱酸化工程を実施して7000Åの厚さを有するゲート酸化膜パターン602を形成することを除いては前記実施例2と同一の方法でpMOSトランジスタを製造した。比較例1による具体的な工程条件は下記表1に示された。
【0084】
(比較例2によるトランジスタの製造)
化学気相蒸着工程のみでゲート酸化膜パターンを形成してpMOSトランジスタを製造した。図30は比較例2により製造されたpMOSトランジスタの断面図である。具体的に、半導体基板700の所定部位に化学気相蒸着工程を実施して10000Åの厚さを有するゲート酸化膜パターン702を形成したのを除いては前記実施例2と同一の方法でpMOSトランジスタを製造した。比較例2による具体的な工程条件は下記表1に示された。
【0085】
【表1】
【0086】
<電界強度の評価>
実施例2及び比較例1によって製造されたpMOSトランジスタの電界の強度をそれぞれ測定した。図31は実施例2及び比較例1によって製造されたpMOSトランジスタの電界の強度を測定した結果を示すグラフである。
【0087】
図31に示すように、実施例2により製造されたトランジスタのように熱酸化膜パターンと共にCVD酸化膜をゲート酸化膜として使用した場合、比較例1のようにトランジスタのゲート酸化膜が熱酸化膜パターンのみからなった場合に比べて約50000V/cm程度の電界の強度が減少したことを確認することができた。従って、本発明のように熱酸化膜パターン及びCVD酸化膜パターンをゲート酸化膜として使用したトランジスタは電界強度の減少により、さらに高い降伏電圧を有することができる。
【0088】
<電界分布の評価>
実施例2、比較例1及び比較例2によって製造されたpMOSトランジスタにおいて、ソース/ドレイン間の電圧差Vdsを−180Vにした後、前記トランジスタの電圧分布をシミュレーションした。図32乃至図34は実施例2、比較例1及び比較例2によって製造されたトランジスタの電圧分布をそれぞれシミュレーションした結果を示す電圧分布図である。具体的に、図32は実施例2によって製造されたpMOSトランジスタの電圧分布をシミュレーションした結果を示す電圧分布図であり、図33は比較例1によって製造されたpMOSトランジスタの電圧分布をシミュレーションした結果を示す電圧分布図であり、図34は比較例2によって製造されたpMOSトランジスタの電圧分布をシミュレーションした結果を示す電圧分布図である。このような電圧分布図を通じてチャンネル
電流と電圧との関係、降伏電圧などトランジスタの電気的特性をわかる。
【0089】
図32乃至図34に示すように、比較例1及び比較例2によって製造されたpMOSトランジスタにおいて、ドレイン領域に隣接したゲート電極604、704のエッジ部分に電界が集中されていることを確認することができる。反面、実施例2によって製造されたpMOSトランジスタは比較例1及び比較例2によって製造されたpMOSトランジスタに比べてゲート電極504エッジ部分の電界集中が緩和されることをわかる。ゲート電極のエッジ部分に電界が集中される場合ホットキャリアが発生してゲート酸化膜パターンの絶縁破壊を惹起する。従って、本発明による高耐圧トランジスタはゲート電極のエッジ部分に集中される電界を緩和して高い電圧下でもゲート酸化膜の絶縁破壊現象なしで駆動が可能であることをわかる。
【0090】
<降伏電圧の評価>
実施例2、比較例1及び比較例2によって製造されたpMOSトランジスタの降伏電圧をそれぞれ測定し、その結果を下記表2に示す。
【0091】
【表2】
【0092】
表2に示すように、熱酸化膜パターンをゲート酸化膜として使用した比較例1のトランジスタがCVD酸化膜パターンをゲート酸化膜で使用した比較例2のトランジスタに比べて高い降伏電圧を有することを確認することができた。これは熱酸化工程によって形成された熱酸化物が化学気相蒸着工程によって形成されたCVD酸化物より優れた絶縁特性を有するからである。また、熱酸化膜パターンとCVD酸化膜パターンをゲート酸化膜として使用した実施例2のトランジスタの場合、比較例1のトランジスタ及び比較例2のトランジスタに比べて顕著に高い降伏電圧を有することがわかる。これは電界が集中されるゲート電極のエッジ部分に熱酸化膜パターンを形成し、その他のゲート酸化膜はCVD酸化膜パターンで形成することで、ゲート電極のエッジ部分に電界が集中されることで発生す
るホットキャリアを抑制してゲート電極とソース/ドレイン領域との短絡を防止することができるからである。従って、本発明による高耐圧トランジスタは190V以上の高い電圧下でも電圧破壊現象なしに駆動が可能であることがわかる。
【0093】
<ON抵抗特性評価>
実施例2、比較例1及び比較例2によって製造されたpMOSトランジスタにおいて、ゲート−ソース間の電圧Vgsの大きさが−130Vである場合においてチャンネルに流れる飽和電流の強度をそれぞれ測定し、その結果を下記表3に示す。この場合、前記チャンネルに流れる電流の強度が大きいほどON抵抗値が小さいことを意味し、前記チャンネルに流れる電流の強度が小さいほどON抵抗値は大きくなる。
【0094】
【表3】
【0095】
表3を参照すると、比較例1により熱酸化膜パターンをゲート酸化膜として使用したトランジスタに比べて比較例2によりCVD酸化膜パターンをゲート酸化膜として使用したトランジスタ及び実施例2により熱酸化膜パターンとCVD酸化膜パターンをゲート酸化膜として使用したトランジスタがさらに高いチャンネル電流値を有することを確認することができる。これは化学気相蒸着工程によって形成されたCVD酸化膜パターンをゲート酸化膜として使用する場合、半導体基板上に形成されたウェル領域に含まれた不純物が外部に抜け出る現象をより効果的に防止することができるからである。従って、本発明による高耐圧トランジスタは高い降伏電圧を有すると同時により小さいON抵抗値を有することがわかる。
【0096】
本発明によると、熱酸化工程によって形成された第1絶縁膜パターンをゲート酸化膜として使用してゲート電極のエッジ部分に集中される電界を緩和することができる。それにより、電界の集中によるホットキャリアの発生を抑制した高い降伏電圧を有した電界効果トランジスタを製造することができる。また、前記熱酸化工程による第1絶縁膜パターンと共に化学気相蒸着工程によって形成された第2絶縁膜パターンをゲート酸化膜として使用することで、特にLDMOSトランジスタにおいて、電流及びON抵抗特性を改善することができる。
【産業上の利用可能性】
【0097】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【符号の説明】
【0098】
100、200、300、400、500、600、700 半導体基板
102 第1絶縁膜パターン
104 第2絶縁膜パターン
106、206、306、406、504、604、704 ゲート電極
108、208、308、408、508、608、708 ソース/ドレイン領域
202、302、402 熱酸化膜パターン
204、304、404 CVD酸化膜パターン
210、310、410、510、610、710 第1ウェル領域
212、312、412、512、612、712 第2ウェル領域
110、214、414 緩衝酸化膜
112、216、416 窒化膜
502、602、702 ゲート酸化膜
506、606、706 保護膜
514、614、714 ソース電極
516、616、716 ドレイン電極
【技術分野】
【0001】
本発明はトランジスタ及びその製造方法に関し、さらに詳細には高い降伏電圧を有する高耐圧トランジスタ及びその製造方法に関する。
【背景技術】
【0002】
一般的に、MOSトランジスタは3種類の動作領域を有する。
【0003】
図1は従来のnMOSエンハンスメント形トランジスタの動作を説明するための特性グラフである。
図1に示すように、しきい電圧(threshold voltage:Vt)が正の値を有し、ゲート−ソース間の電圧Vgsがしきい電圧Vt以上のとき、チャンネル領域に反転層が形成され、トランジスタは導通される。
【0004】
トランジスタにおいて、ゲート-ソース間の電圧Vgsがしきい電圧Vt以下である場合には導電性チャンネルである反転層が形成されなく、従って、トランジスタは動作しない。このような領域をカットオフ領域と称する。
【0005】
ゲート−ソース間の電圧Vgsがしきい電圧Vt以上の場合、チャンネル領域では反転層が形成され、ソースとドレインとの間には電流が流れるようになる。流れる電流の量は、ソースとドレインとの間の電圧差Vdsによって決定される。前記ソース/ドレイン間の電圧差Vdsが低い場合、チャンネルを通じて流れる電流は線形的な特性を有する。即ち、ソースとドレインとの間の電圧差Vdsが増加することに比例して電流の強度が増加する。このような線形動作領域をトライオード領域という。
【0006】
ソースとドレインとの間の電圧差Vdsが漸次に増加すると、ドレイン領域付近のチャンネルの深さは浅くなり、ソースとドレインとの間の電圧差VdsがVs以上になると、ドレイン領域付近のチャンネルはピンチオフされる。このときのVsはVgs−Vtである。チャンネルがピンチオフされた領域には反転層が形成されなく、欠乏領域が形成される。このような欠乏領域の間の電圧差によって電子が欠乏領域を横切って移動するようになる。チャンネルがピンチオフされた状態でトランジスタの動作はソースとドレインとの間の電圧差Vdsの増加に鈍感な定電流源の特性を有する。このときのトランジスタの動作を飽和領域での動作という。
【0007】
飽和領域でソースとドレインとの間の電圧差Vdsが続けて増加すると、ピンチオフされる領域は漸次拡張されチャンネルの長さは短くなる。これをチャンネル長変調と称する。チャンネルの長さが短くなることによりチャンネルとドレインとの間の欠乏領域の長さは拡張され、ソースとドレインとの間の電圧差Vdsの増加によりチャンネルを流れる電流Idsも少量増加する。
【0008】
ソースとドレインとの間の電圧差Vdsが所定の電圧Vb以上になると、反転層はなくなり、ソースとドレインとの間には欠乏領域のみが存在するようになる。このとき、ドレインでは漏洩電流が発生して飽和領域でチャンネルを流れる電流Idsよりさらに大きい電流が流れるようになる。これはチャンネルの長さが2μm以下の場合に発生する現象で、ソースとドレインとの欠乏領域が電子の移動を妨害するエネルギー障壁を低くするので発生する。ソースとドレインとの間の電圧差Vdsが増加するとエネルギー障壁もさらに低くなり漏洩電流はさらに増加するようになる。しかし、漏洩電流がソースとドレインとの間の電圧差Vdsの増加によって急激に増加しないのでこのような現象をパンチスルーまたはソフトブレイクダウンという。
【0009】
続けて、ソースとドレインとの間の電圧差Vdsを増加させると電子雪崩によるチャンネル破壊現象(ブレイクダウン)が発生する。特に、MOSトランジスタにおいて、ゲート下段に位置したドレインのコーナ部分にはチャンネルの中央部に比べて高い電界が形成される。このような電界によって電荷キャリアは常温で有する運動エネルギーよりずっと大きい運動エネルギーを有するようになり、それをホットキャリアという。高い運動エネルギーを有したホットキャリアは基板に流入され、基板を成す原子と衝突することにより、電子ホール対を生成する。これを電子雪崩と称する。
【0010】
nMOSトランジスタの場合、p型の基板に蓄積されたホールはソースと基板との間の正方向電圧を形成する。万一、このような正方向電圧が約0.6Vになると、電子はソースから基板に流入されることができる。これはMOSトランジスタと平行なバイポーラnpnトランジスタの動作を実施するのと同一の効果を齎す。従って、ベースとなる基板に若干のホールが流入されてもエミッターとコレクタとの間に多くの電流が流れる通常のBJT(bipolar juntion transistor)の動作が起こる。このようなメカニズムによってソースとドレインとの間には少量の電圧上昇にも急激な電流の増加が発生する。これをチャンネルブレイクダウンという。
【0011】
ブレイクダウンが発生する電圧を上昇させるためにはチャンネルの長さを長くしなければならない。しかし、チャンネルの長さを増加させる方法はトランジスタが占める面積が広くなることを意味するので高集積化される半導体製造傾向には適合していない。また、MOSトランジスタにおいてゲート下段に位置したドレインのコーナ部分にはチャンネルの中央部に比べて高い電界が形成されるので、このような電界によるホットキャリアの発生を抑制しなければならない。このようなホットキャリアの発生を抑制するためにはドレインのコーナ部分で形成される電界の強度を低くするトランジスタの構造が具備されなければならない。
【0012】
例えば、特許文献1には絶縁膜傾斜エッチングを用いた電力素子製造方法が開示されている。前記発明によると、nチャンネルLDMOSトランジスタのゲート拡張領域において、薄いゲート酸化膜上に低温酸化膜を蒸着して湿式エッチングで絶縁膜を傾斜するようにすることで、高電界によるゲート拡張領域の絶縁破壊特性を改善することができる。しかし、前記発明により製造された電力素子はフィールド酸化膜をpドリフト領域全体にかけて使用することで、半導体基板内部に形成されたpドリフト領域に含まれた不純物が外部に漏れるという問題点が発生して、十分に高い降伏電圧を有する高耐圧トランジスタを提供することができなかった。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】韓国特許第1999−51079号公報
【発明の概要】
【発明が解決しようとする課題】
【0014】
前記のような問題点を解決するための本発明の目的は、十分に高い降伏電圧を有する高耐圧トランジスタを提供することにある。
本発明の他の目的は、前記高耐圧トランジスタを製造するに特に適合したトランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【0015】
前述した本発明の目的を達成するために、本発明の一実施例による高耐圧トランジスタは、半導体基板、前記基板上に形成された第1絶縁膜パターン、前記第1絶縁膜パターンを少なくとも部分的に取り囲む第2絶縁膜パターン、前記第1絶縁膜パターン上に位置する第1端部と、前記第1端部と対向して前記第2絶縁膜パターン上に位置する第2端部と、を有するゲート電極、及び前記基板の表面部位に形成されたソース/ドレイン領域を含む。
【0016】
前述した本発明の目的を達成するために、本発明の他の実施例による高耐圧トランジスタは、半導体基板、前記基板上に形成された熱酸化膜パターン、前記熱酸化膜パターンを覆うCVD酸化膜パターン、前記熱酸化膜パターン上に位置する第1端部と前記第1端部と対向して前記CVD酸化膜パターン上に位置する第2端部とを有するゲート電極、及び前記基板の表面部位に形成されたソース/ドレイン領域を含む。
【0017】
前述した本発明の目的を達成するために、本発明のさらに他の実施例による高耐圧トランジスタは、半導体基板、前記基板上部に位置し、第1不純物を含む第1ウェル領域、前記第1ウェル領域に隣接して位置し、第2不純物を含む第2ウェル領域、前記第1ウェル領域と前記第2ウェル領域との間の所定部分を含む前記基板上に形成された熱酸化膜パターン、前記第1ウェル領域及び前記第2ウェル領域の所定部位とオーバーラップされ、前記熱酸化膜パターンを覆うCVD酸化膜パターン、前記熱酸化膜パターン上に位置する第1端部と、前記第1端部と対向して前記CVD酸化膜パターン上に位置する第2端部とを有するゲート電極、及び前記第1ウェル領域及び前記第2ウェル領域内にそれぞれ含まれ、前記基板の表面部位に形成されたソース/ドレイン領域を含む。
【0018】
前述した本発明の他の目的を達成するための本発明の一実施例による高耐圧トランジスタの製造方法において、半導体基板の所定部位が酸化された第1絶縁膜パターン及び前記第1絶縁膜パターンを少なくとも部分的に取り囲む第2絶縁膜パターンを形成する。続いて、前記基板上に導電性物質を蒸着して、第1端部は前記第1絶縁膜パターン上に位置し、第2端部は前記第1端部と対向して前記第2絶縁膜パターン上に位置するゲート電極を形成する。前記基板表面の所定部位に不純物を注入してソース/ドレイン領域を形成する。
【0019】
前述した本発明の他の目的を達成するための本発明の他の実施例による高耐圧トランジスタ製造方法において、半導体基板の所定部位を酸化させて熱酸化膜パターンを形成した後、前記熱酸化膜パターンを覆うCVD酸化膜パターンを形成する。前記基板上に導電性物質を蒸着して、第1端部は下部に前記熱酸化膜パターンを含む前記CVD酸化膜上に位置し、第2端部は前記CVD酸化膜上に位置するゲート電極を形成する。前記基板表面の所定部位に不純物を注入してソース/ドレイン領域を形成する。
【0020】
前述した本発明の他の目的を達成するための本発明のさらに他の実施例による高耐圧トランジスタの製造方法において、半導体基板上部の所定部位に第1不純物を注入して第1ウェル領域及び前記第1ウェル領域に隣接した半導体基板上部の所定部位に第2不純物を注入した第2ウェル領域を形成する。前記第1ウェル領域と前記第2ウェルとの間の所定部分を含む半導体基板表面部位を酸化させて熱酸化膜パターンを形成した後、前記熱酸化膜パターンを覆うCVD酸化膜パターンを形成する。前記基板上に導電性物質を蒸着して、第1端部は下部に前記熱酸化膜パターンを含む前記CVD酸化膜パターン上に位置し、前記第1端部と対向する前記第2端部は前記CVD酸化膜パターン上に位置するゲート電極を形成する。続いて、前記基板表面の所定部位に第3不純物を注入して第1ウェル領域
及び第2ウェル領域内にそれぞれ含まれるソース/ドレイン領域を形成する。
【発明の効果】
【0021】
本発明によると、熱酸化法によって形成された第1絶縁膜パターンをゲート酸化膜として使用してゲート電極のエッジ部分に集中される電界を緩和することができる。これにより、電界の集中によるホットキャリアの発生を抑制して高い降伏電圧を有するトランジスタを製造することができる。また、前記熱酸化法による第1絶縁膜パターンと共に化学気相蒸着工程によって形成された第2絶縁膜パターンをゲート酸化膜として使用することで、特に、LDMOSトランジスタにおいて電流及びON抵抗の特性を改善することができる。
【図面の簡単な説明】
【0022】
【図1】従来のnMOSエンハンスメント形トランジスタの動作を説明するための特性グラフである。
【図2】本発明の実施例1による高耐圧トランジスタを説明するための断面図である。
【図3】図2に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図4】図2に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図5】図2に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図6】図2に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図7】図2に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図8】本発明の実施例2による高耐圧トランジスタを説明するための断面図である。
【図9】図8に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図10】図8に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図11】図8に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図12】図8に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図13】図8に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図14】図8に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図15】本発明の実施例3による高耐圧トランジスタを説明するための断面図である。
【図16】図15に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図17】図15に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図18】図15に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図19】図15に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図20】図15に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図21】本発明の実施例4による高耐圧トランジスタを説明するための断面図である。
【図22】図21に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図23】図21に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図24】図21に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図25】図21に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図26】図21に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図27】図21に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【図28】実施例2に従って製造されたpMOSトランジスタの断面図である。
【図29】比較例1に従って製造されたpMOSトランジスタの断面図である。
【図30】比較例2に従って製造されたpMOSトランジスタの断面図である。
【図31】本発明の実施例2及び比較例1により製造されたpMOSトランジスタの電界の強度を測定した結果を示すグラフである。
【図32】実施例2によって製造されたトランジスタの電圧分布をそれぞれシミュレーションした結果を示す電圧分布図である。
【図33】比較例1によって製造されたトランジスタの電圧分布をそれぞれシミュレーションした結果を示す電圧分布図である。
【図34】比較例2によって製造されたトランジスタの電圧分布をそれぞれシミュレーションした結果を示す電圧分布図である。
【発明を実施するための形態】
【0023】
以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
(実施例1)
図2は本発明の第1実施例による高耐圧トランジスタを説明するための断面図である。
【0024】
図2に示すように、本実施例による高耐圧トランジスタは、半導体基板100、前記基板100上に形成された第1絶縁膜パターン102、前記第1絶縁膜パターン102を部分的に取り囲む第2絶縁膜パターン104、前記第1絶縁膜パターン102及び前記第2絶縁膜パターン104上に位置するゲート電極106、そして、前記基板100の表面部位に形成されたソース/ドレイン領域108を含む。ここで、前記ゲート電極106の第1端部は第1絶縁膜パターン102上に位置し、前記第1端部と対向する第2端部は第2絶縁膜パターン104上に位置する。
【0025】
前記第1絶縁膜パターン102及び第2絶縁膜パターン104は酸化物を含み、望ましくは、酸化シリコンSiO2のようなシリコン酸化物を含む。この場合、前記第1絶縁膜パターン102は熱酸化工程によって形成された熱酸化物を含み、前記第2絶縁膜パターン104は化学気相蒸着(CVD)工程によって形成されたCVD酸化物を含む。従って、熱酸化膜パターンである前記第1絶縁膜パターン102及びCVD酸化膜パターンである前記第2絶縁膜パターン104は互いに異なる物性を有することができる。例えば、熱酸化膜パターンはCVD酸化膜パターンに比べてより緻密な構造を有するので、CVD酸化膜パターンに比べてより高い電場が印加されても絶縁破壊現象が容易に起こらない。
【0026】
前記第2絶縁膜パターン104は少なくとも前記第1絶縁膜パターン102の一部を取り囲みながら形成される。具体的に、前記第2絶縁膜パターン104が前記第1絶縁膜パターン102を完全に覆うように形成されることもでき、第1絶縁膜パターン102の一側部のみを覆うように形成されることもできる。また、前記第1絶縁膜パターン102の側部に接するように前記第2絶縁膜パターン104が形成されることもできる。このような第1絶縁膜パターン102及び第2絶縁膜パターン104の構造は第1絶縁膜パターン102及び第2絶縁膜パターン104を形成する工程によって変化されることができる。
【0027】
本実施例において、前記第1絶縁膜パターン102は約4000Åないし約10000Åの厚さを有することが望ましく、より望ましくは、約6000Åないし約8000Åの厚さを有する。前記第1絶縁膜パターン102の厚さが4000Å未満であると、ゲート電極106のエッジ部分に集中される電界の緩和効果が十分でなく、前記第1絶縁膜パターン102の厚さが10000Åを超過すると工程時間及び費用が増加して経済的に望ましくないからである。また、前記第2絶縁膜パターン104は約5000Åないし約15000Åの厚さを有することが望ましく、より望ましくは約8000Å乃至12000Åの厚さを有する。前記第2絶縁膜パターン104の厚さが5000Å未満であると、ゲート電極106及びソース/ドレイン領域108との絶縁効果が十分でなくてゲート電極1
06がソース/ドレイン領域108と短絡されることができ、前記第2絶縁膜パターン104の厚さが15000Åを超過するとゲート酸化膜の段差が高くなり後続工程を容易に実施することができないからである。しかし、前記第1絶縁膜パターン102及び前記第2絶縁膜パターン104の厚さはこれに限定されず、トランジスタに印加される電圧の強度によって適切に調節することができる。
【0028】
本実施例において、前記ゲート電極106の第1端部は熱酸化膜である前記第1絶縁膜パターン102上に位置し、第2端部は前記第1端部と対向してCVD酸化膜である前記第2絶縁膜パターン104上に位置する。より具体的に、前記第2絶縁膜パターン104が前記第1絶縁膜パターン102を完全に覆うように形成された場合、前記ゲート電極106の第1端部は下部に前記第1絶縁膜パターン102が形成されている前記第2絶縁膜パターン104上部に位置し、第2端部は前記第1端部と対向して前記第2絶縁膜パターン104上に位置する。また、前記第2絶縁膜パターン104が前記第1絶縁膜パターン102の側部に接して形成された場合、前記ゲート電極106の第1端部は前記第1絶縁膜パターン102の上部表面に位置し、第2端部は前記第1端部と対向して前記第2絶縁
膜パターン104上に位置する。前記ゲート電極106はポリシリコンなどのような導電性物質を含む。また、前記ゲート電極106の下部の前記基板100には電荷キャリア(charge carrier)として電子または正孔を有するチャンネル領域(図示せず)が存在する。前記電荷キャリアの種類は高耐圧トランジスタの種類によって異なってくる。即ち、前記高耐圧トランジスタがnMOSトランジスタである場合、前記チャンネル領域は電荷キャリアとして電子を有し、前記高耐圧トランジスタがpMOSトランジスタである場合、前記チャンネル領域は電荷キャリアとして正孔を有する。
【0029】
本実施例において、ゲート電極106の第1端部が熱酸化工程によって形成された第1絶縁膜パターン102上に位置するので、ゲート電極106のエッジ部に集中される電界を緩和することができる。従って、ゲート電極106のエッジ部に電界が集中されることによるホットキャリアの発生を抑制して高い降伏電圧を有するトランジスタを製造することができる。
【0030】
本実施例による高耐圧トランジスタは前記基板100表面部位に形成されたソース/ドレイン領域108を含む。このとき、前記高耐圧トランジスタがnMOSトランジスタである場合、前記ソース/ドレイン領域108はn型不純物を含む。前記n型不純物の例としては砒素(As)、燐(P)、アンチモン(Sb)などを挙げることができる。また、本実施例による高耐圧トランジスタがpMOSトランジスタである場合、前記ソース/ドレイン領域108はp型不純物を含む。前記p型不純物の例としてはホウ素(B)、アルミニウム(Al)、インジウム(In)、ガリウム(Ga)などを挙げることができる。
【0031】
本実施例において、前記ソース/ドレイン領域108は前記第1絶縁膜パターン102と所定距離分だけ離隔され位置する。具体的に、前記ソース/ドレイン領域108は前記第1絶縁膜パターン102と約2μm乃至8μm程度の間隔で離隔されて位置することが望ましく、より望ましくは、約3μmないし6μm程度の間隔で離隔されて位置する。この場合、前記第1絶縁膜パターン102は約1μm乃至5μm程度の長さを有することが望ましい。しかし、前記第1絶縁膜パターン102と前記ソース/ドレイン領域108との間の間隔及び前記第1絶縁膜パターン102の長さは前記範囲に限定されなく、製造しようとするトランジスタのデザインルールによって多様に変化されることができる。
【0032】
本実施例による高耐圧トランジスタは前記ソース/ドレイン領域108のうち一つを含み、前記基板100上部に形成されたウェル領域(図示せず)をさらに含むことができる。この場合、前記ウェル領域はCVD酸化膜である第2絶縁膜パターン104の所定部分とオーバーラップされるか、または、CVD酸化膜である前記第2絶縁膜パターン104及び熱酸化膜である前記第1絶縁膜パターン102の所定部分とオーバーラップされることができる。前記ウェル領域は本実施例による高耐圧トランジスタのソース/ドレイン領域108に約100V以上の高い電圧が印加されることによるホットキャリアの発生を抑制して前記ゲート電極106と前記ソース/ドレイン領域108との間の短絡を防止する役割をする。大体、MOSトランジスタにおいて、電圧はドレイン領域に印加されるので
、前記ウェル領域はドレイン領域を含むことが望ましい。本実施例による高耐圧トランジスタがnMOSトランジスタである場合、前記ウェル領域は燐(P)、砒素(As)などのようなn型不純物を含み、前記高耐圧トランジスタがpMOSトランジスタである場合、前記ウェル領域はホウ素(B)のようなp型不純物を含む。また、前記ウェル領域の不純物濃度は前記ソース/ドレイン領域108に含まれた不純物の濃度より低いことが望ましい。
【0033】
以下、添付された図面を参照して本実施例による高耐圧トランジスタの製造方法を詳細に説明する。
【0034】
図3乃至図7は図2に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【0035】
図3及び図4に示すように、半導体基板100の表面の所定部位を酸化させ第1絶縁膜パターン102を形成する。
【0036】
図3に示すように、前記基板100上に緩衝酸化膜110及び窒化膜112を順次に形成する。前記緩衝酸化膜110は半導体基板100と窒化膜112との間の熱膨張係数の差異によって半導体基板100が引張力を受けることを防止するためのストレスバッファーの役割をする。続いて、前記窒化膜112の上面にフォトレジストを塗布し、それをパターニングした後、露出された窒化膜112に対してエッチング工程を実施して前記緩衝酸化膜110を部分的に露出させる。
【0037】
図4に示すように、前記露出された緩衝酸化膜110に熱酸化工程を実施して第1絶縁膜パターン102を成長させる。この場合、前記熱酸化工程は約700℃ないし1400℃程度の温度及び酸化雰囲気下で実施することが望ましい。前記熱酸化工程が約700℃未満の温度で実施される場合、酸化反応が十分に起こることができなく、前記熱酸化工程が約1400℃超過の温度で実施される場合、高温工程による装置の劣化が発生することがあるからである。続いて、前記緩衝酸化膜110及び窒化膜112を前記基板100から除去して第1絶縁膜パターン102を形成する。
【0038】
図5に示すように、化学気相蒸着工程を使用して第2絶縁膜パターン104を形成する。即ち、化学気相蒸着工程を使用して前記第1絶縁膜パターン102及び前記基板100上に第2絶縁膜(図示せず)を形成する。続いて、前記第2絶縁膜の上部にフォトレジストパターン(図示せず)を形成した後、湿式エッチング工程または乾式エッチング工程を使用して前記露出された第2絶縁膜を選択的に除去する。エッチング工程の間、シリコン基板を保護するために、望ましくは、前記第2絶縁膜はフッ化水素HFを含むエッチング液を使用して湿式エッチングする。これにより、前記第1絶縁膜パターン102を覆う第2絶縁膜パターン104を形成することができる。
【0039】
図6に示すように、前記第2絶縁膜パターン104の所定部位に導電性物質を蒸着してゲート導電膜(図示せず)を形成する。前記導電性物質としてはポリシリコンのような導電性物質を使用することができる。続いて、前記ゲート導電膜上にフォトレジスト膜(図示せず)を形成し、それをパターニングして前記導電膜の所定部位を露出させる。前記露出された導電膜にエッチング工程を実施して前記導電膜を選択的に除去する。これにより、第1端部は、下部に前記第1絶縁膜パターン102を含む前記第2絶縁膜パターン104上に位置し、第1端部と対向する第2端部は、前記第2絶縁膜パターン104上に位置するゲート電極106が形成される。本発明による高耐圧トランジスタのゲート電極106の一側端部が熱酸化工程によって形成された前記第1絶縁膜パターン102上に位置することで、ゲート電極106のエッジ部に発生する電界の集中が緩和される。従って、ゲート電極106のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有したトランジスタを製造することができる。
【0040】
図7に示すように、前記基板100表面の所定部位に不純物を注入して前記ソース/ドレイン領域108を形成する。本実施例の高耐圧トランジスタがnMOSトランジスタである場合、前記不純物は砒素(As)、燐(P)、アンチモン(Sb)などのようなn型不純物を含み、前記高耐圧トランジスタがpMOSトランジスタの場合、前記不純物はホウ素(B)、アルミニウム(Al)、インジウム(In)、ガリウム(Ga)などのようなp型不純物を含む。その後、一般的なトランジスタ製造方法を使用して、本実施例による高い降伏電圧を有するトランジスタを製造することができる。
【0041】
(実施例2)
図8は本発明の第2実施例による高耐圧トランジスタを説明するための断面図である。
【0042】
図8に示すように、本実施例による高耐圧トランジスタは半導体基板200、前記基板200の上部に形成され、第1不純物を含む第1ウェル領域210、前記第1ウェル領域210に隣接して形成され、第2不純物を含む第2ウェル領域212、前記第1ウェル領域210と前記第2ウェル領域212との間の所定部分を含む前記基板上に形成された熱酸化膜パターン202、前記第1ウェル領域210及び前記第2ウェル領域212の所定部位とオーバーラップされ、前記熱酸化膜パターン202を覆うCVD酸化膜パターン204、前記熱酸化膜パターン202及び前記CVD酸化膜パターン204上に形成されたゲート電極206、及び前記基板200表面部位に形成されたソース/ドレイン領域208を含む。
【0043】
本実施例による高耐圧トランジスタは前記ソース/ドレイン領域208を含み、前記基板200上部に形成された第1ウェル領域210を含む。この場合、前記第1ウェル領域210は前記CVD酸化膜パターン204の所定部分とオーバーラップされるか、または前記CVD酸化膜パターン204及び前記熱酸化膜パターン202の所定部分とオーバーラップされることができる。前記第1ウェル領域210は前記高耐圧トランジスタのしきい電圧を調節する役割をする。従って、一般的にMOSトランジスタにおいて、ソース/ドレイン領域208間の電圧はドレイン領域に印加されるので、前記第1ウェル領域210はドレイン領域と対向するソース領域を含むことが望ましく、前記ソース領域の不純物濃度を調節することで前記トランジスタのしきい電圧を調節することができる。本実施例
による高耐圧トランジスタがnMOSトランジスタである場合、前記第1ウェル領域210はホウ素(B)のようなp型不純物を含み、前記高耐圧トランジスタがpMOSトランジスタの場合、前記第1ウェル領域210は燐(P)、砒素(As)などのようなn型不純物を含む。
【0044】
本実施例による高耐圧トランジスタは、前記第1ウェル領域210に隣接した基板200の上部に形成され、ソース/ドレイン領域208を含む第2ウェル領域212を含む。具体的に、前記第2ウェル領域212はゲート電極206を基準にして前記第1ウェル領域210に対向する部分に位置する。この場合、前記第2ウェル領域212は、前記CVD酸化膜パターン204の所定部分とオーバーラップされるか、または前記CVD酸化膜パターン204及び前記熱酸化膜パターン202の所定部分とオーバーラップされることができる。前記第2ウェル領域212は、本実施例による高耐圧トランジスタのソース/ドレイン領域208に約100V以上の高い電圧が印加されることによるホットキャリアの発生を抑制してゲート電極206とソース/ドレイン領域208との間の短絡を防止す
る役割をする。一般的に、MOSトランジスタにおいて、ソース/ドレイン領域208間の電圧はドレイン領域に印加されるので、前記ソース/ドレイン領域208はドレイン領域であることが望ましい。本発明の高耐圧トランジスタがnMOSトランジスタである場合、前記第2ウェル領域212は砒素(As)、燐(P)、アンチモン(Sb)などのようなn型不純物を含み、前記高耐圧トランジスタがpMOSトランジスタである場合、前記第2ウェル領域212はホウ素(B)、アルミニウム(Al)、インジウム(In)、ガリウム(Ga)などのようなp型不純物を含む。この場合、前記第2ウェル領域212の不純物濃度はソース/ドレイン領域208に含まれた不純物の濃度より低いことが望ましい。
【0045】
本実施例による高耐圧トランジスタにおいて、前記CVD酸化膜パターン204は前記熱酸化膜パターン202を完全に覆う。具体的に、前記第1ウェル領域210と前記第2ウェル領域212との間の所定部分を含む前記基板200上に熱酸化工程を実施して前記熱酸化膜パターン202を形成した後、化学気相蒸着工程を実施して前記CVD酸化膜パターン204を形成する。これにより、前記CVD酸化膜パターン204は前記熱酸化膜パターン202を完全に覆うように形成されることができる。前記CVD酸化膜パターン204及び熱酸化膜パターン202はそれぞれ実施例1の第1絶縁膜パターン及び第2絶縁膜パターンと同一であるので、それについての具体的な説明は省略する。
【0046】
本実施例による高耐圧トランジスタにおいて、前記ゲート電極206は、下部に前記熱酸化膜パターン202を含む前記CVD酸化膜パターン204上に位置する第1端部、及び前記第1端部と対向して前記CVD酸化膜パターン204の上に位置する第2端部を有する。より具体的に、前記ゲート電極206の第1端部は下部に前記熱酸化膜パターン202が形成されている前記CVD酸化膜パターン204上部に位置し、前記第2端部は前記CVD酸化膜パターン204上部に位置する。この場合、前記ゲート電極206の下部の前記基板200には電荷キャリアとして電子または正孔を有するチャンネル領域(図示せず)が存在する。前記電荷キャリアの種類は前記高耐圧トランジスタの種類によって異なることができる。本発明による高耐圧トランジスタにおいて、ゲート電極206の第1
端部が前記熱酸化膜パターン202上に位置することでゲート電極206のエッジ部に位置する電界の集中が緩和される。従って、本実施例によるトランジスタはゲート電極206のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有することができる。
【0047】
本実施例による高耐圧トランジスタにおいて、前記ソース/ドレイン領域208は前記第1ウェル領域210及び前記第2ウェル領域212にそれぞれ含まれ、前記基板200の表面部位に位置する。この場合、前記第1ウェル領域210はソース領域を含むことが望ましく、前記第2ウェル領域212はドレイン領域を含むことが望ましい。
【0048】
以下、添付した図面を参照して本実施例による高耐圧トランジスタの製造方法を詳細に説明する。
【0049】
図9乃至図14は図8に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【0050】
図9に示すように、前記基板200の上部の所定部位に第1不純物を注入して第1ウェル領域210を形成する。より具体的に、フォトリソグラフィ工程、第1不純物の注入及び高温熱処理工程を順次に実施して第1ウェル領域210を形成する。前記第1ウェル領域210は後続工程で形成されるソース/ドレインを含む。この場合、前記第1ウェル領域210は本発明による高耐圧トランジスタのしきい電圧を調節する役割をする。従って、一般的にMOSトランジスタにおいて、ソース/ドレイン領域間の電圧はドレイン領域に印加されるので、前記第1ウェル領域210はソース領域を含むことが望ましい。これにより、前記ソース領域の不純物濃度を調節することで前記トランジスタのしきい電圧を調節することができる。本実施例の高耐圧トランジスタがnMOSトランジスタである場
合、前記第1不純物はホウ素(B)のようなp型不純物を含み、前記高耐圧トランジスタがpMOSトランジスタである場合、前記第1不純物は燐(P)、砒素(As)などのようなn型不純物を含む。また、前記第1ウェル領域210は後続工程で形成されるCVD酸化膜パターンと部分的にオーバーラップされるか、前記CVD酸化膜パターン204及び後続工程で形成される熱酸化膜パターンと部分的にオーバーラップされることができる。
【0051】
続いて、前記第1ウェル領域210に隣接した半導体基板200上部の所定部位に第2不純物を注入して第2ウェル領域212を形成する。より具体的に、フォトリソグラフィ工程、第2不純物の注入及び高温熱処理工程を順次に実施して第2ウェル領域212を形成する。前記第2ウェル領域212は後続工程で形成されるソース/ドレイン領域を含む。MOSトランジスタにおいて、ソース/ドレイン領域208間の電圧はドレイン領域に印加されるので、前記第2ウェル領域212はドレイン領域を含むことが望ましい。前記第2ウェル領域212は本実施例による高耐圧トランジスタのソース/ドレイン領域に約100V以上の高い電圧が印加されることによりホットキャリアの発生を抑制してゲート電極とソース/ドレイン領域との間の短絡を防止する役割をする。また、前記第2ウェル
領域212は後続工程で形成されるCVD酸化膜パターン204と部分的にオーバーラップされるか、前記CVD酸化膜パターン204及び後続工程で形成される熱酸化膜パターン202と部分的にオーバーラップされることができる。本実施例の高耐圧トランジスタがnMOSトランジスタの場合、前記第2不純物は燐(P)、砒素(As)などのようなn型不純物を含み、前記高耐圧トランジスタがpMOSトランジスタの場合、前記第2不純物はホウ素(B)のようなp型不純物を含む。また、前記第2ウェル領域212に含まれた不純物の濃度は前記ソース/ドレイン領域に含まれた不純物の濃度より低く設定されることが望ましい。
【0052】
本実施例の高耐圧トランジスタ製造方法において、前記第1ウェル領域210を形成した後、前記第2ウェル領域212を形成することもでき、前記第2ウェル領域212を形成した後、前記第1ウェル領域210を形成することもできる。
【0053】
図10及び図11に示すように、前記第1ウェル領域210と前記第2ウェル領域212との間の所定部分を含む半導体基板200の表面部位を酸化させ熱酸化膜パターン202を形成する。
【0054】
図10に示すように、前記基板200上に緩衝酸化膜214及び窒化膜216を順次に形成する。図11に示すように、前記露出された緩衝酸化膜214に熱酸化工程を実施して熱酸化膜202を成長させる。続いて、前記緩衝酸化膜214及び窒化膜216を前記基板200から除去して熱酸化膜パターン202を形成する。前記熱酸化膜パターン202を形成する方法は前述したので具体的な説明は省略する。
【0055】
図12に示すように、化学気相蒸着工程を使用してCVD酸化膜パターン204を形成する。即ち、化学気相蒸着工程を使用して前記熱酸化膜パターン202及び前記基板200上にCVD酸化膜(図示せず)を形成した後、これをエッチングしてCVD酸化膜パターン204を形成する。前記CVD酸化膜パターン204を形成する方法は前述したので具体的な説明は省略する。
【0056】
図13に示すように、前記CVD酸化膜パターン204の所定部位に導電性物質を蒸着してゲート導電膜(図示せず)を形成する。これにより、第1端部は下部に前記熱酸化膜パターン202を含む前記CVD酸化膜パターン204上に位置し、第1端部と対向する第2端部は前記CVD酸化膜パターン204上に位置するゲート電極206が形成される。本実施例による高耐圧トランジスタのゲート電極206の一側端部が熱酸化工程によって形成された前記熱酸化膜パターン202上に位置することで、ゲート電極206のエッジ部に発生する電界の集中が緩和される。従って、ゲート電極206のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有したトランジスタを製造することができる。
【0057】
図14に示すように、前記基板200表面の所定部位に第3不純物を注入して前記第1ウェル領域210及び前記第2ウェル領域212内にそれぞれ含まれるソース/ドレイン領域208を形成する。以後、一般的なトランジスタ製造方法を使用して、本発明の高い降伏電圧を有するトランジスタを製造することができる。
【0058】
(実施例3)
図15は本発明の実施例3による高耐圧電界効果トランジスタを説明するための断面図である。
【0059】
図15に示すように、本実施例による高耐圧電界効果トランジスタは、半導体基板300、前記基板300上部に位置し、第1不純物を含む第1ウェル領域310、前記第1ウェル領域310に隣接して位置し、第2不純物を含む第2ウェル領域312、前記第1ウェル領域310と前記第2ウェル領域312との間の所定部分を含む前記基板300上に形成された熱酸化膜パターン302、前記熱酸化膜パターン302の側部に接するCVD酸化膜パターン304、前記熱酸化膜パターン302及び前記CVD酸化膜パターン304上に位置するゲート電極306、及び前記基板300の表面部位に形成されたソース/ドレイン領域308を含む。
【0060】
本実施例による高耐圧トランジスタにおいて、前記熱酸化膜パターン302は熱酸化工程によって形成され、前記CVD酸化膜パターン304は化学気相蒸着工程によって形成される。より具体的に、化学気相蒸着工程を実施してCVD酸化膜(図示せず)及び窒化膜を順次に形成した後、前記窒化膜上部にフォトリソグラフィ工程によってフォトレジストパターン(図示せず)を形成する。続いて、前記フォトレジストパターンをエッチングマスクとして使用してエッチング工程を実施することにより前記CVD酸化膜及び窒化膜の所定部分を除去して前記CVD酸化膜パターン304を形成する。続いて、前記CVD酸化膜が除去された前記基板300上に熱酸化工程を実施して前記熱酸化膜パターン302を成長させる。以後、前記窒化膜を前記基板から除去する。これにより、前記CVD酸
化膜パターン304は前記熱酸化膜パターン302の側部に接するようになる。
【0061】
本実施例による高耐圧トランジスタにおいて、前記ゲート電極306の第1端部は前記熱酸化膜パターン302上に位置し、第2端部は前記第1端部と対向して前記CVD酸化膜パターン304上に位置する。従って、ゲート電極306の第1端部が熱酸化膜パターン302上に位置することでゲート電極306のエッジ部に発生する電界の集中が緩和される。従って、本実施例による高耐圧トランジスタはゲート電極306のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有する。
【0062】
以下、添付した図面を参照して本実施例による高耐圧トランジスタの製造方法を詳細に説明する。
【0063】
図16ないし図20は、図15に示された高耐圧電界効果トランジスタの製造方法を説明するための断面図である。
【0064】
図16に示すように、基板300上部の所定部位に第1ウェル領域310及び第2ウェル領域312を形成する。即ち、前記基板300の所定部位に第1不純物を注入して第1ウェル領域310を形成し、前記第1ウェル領域310に隣接した半導体基板300上部の所定部位に第2不純物を注入して第2ウェル領域312を形成する。前記第1ウェル領域310及び第2ウェル領域312を形成する方法は前述したので具体的な説明は省略する。
【0065】
図17に示すように、化学気相蒸着工程を使用してCVD酸化膜パターン304を形成する。具体的に、化学気相蒸着工程を使用して半導体基板上にCVD酸化膜(図示せず)及び窒化膜(図示せず)を形成した後、前記窒化膜の上部にフォトレジストパターン(図示せず)を形成する。続いて、湿式エッチング工程または乾式エッチング工程を使用して露出された窒化膜及びCVD酸化膜を順次に除去する。これにより、CVD酸化膜パターン304及び窒化膜パターン305が形成される。
【0066】
図18に示すように、前記CVD酸化膜がエッチングされて露出された半導体基板300の所定部位を酸化させて熱酸化膜パターン302を形成する。この場合、前記熱酸化工程は約700℃乃至1400℃程度の温度及び酸化雰囲気下で実施することが望ましい。続いて、前記窒化膜パターンを前記基板から除去する。前記熱酸化工程を実施して前記熱酸化膜パターン302を形成する方法は前述したので具体的な説明は省略する。
【0067】
図19に示すように、前記熱酸化膜パターン302及び前記CVD酸化膜パターン304の所定部位を含む基板300上に導電性物質を蒸着してゲート導電膜(図示せず)を形成する。前記導電性物質としてはポリシリコンのような導電性物質を使用することができる。続いて、前記ゲート導電膜上にフォトレジスト膜(図示せず)を形成し、それをパターニングして前記ゲート導電膜の所定部位を露出させる。前記露出されたゲート導電膜にエッチング工程を実施して前記ゲート導電膜を選択的に除去することにより、第1端部は前記熱酸化膜パターン302上に位置し、第2端部は前記CVD酸化膜パターン304上に位置するゲート電極306を形成する。本実施例の高耐圧トランジスタのゲート電極306の一側端部が熱酸化法によって形成された前記熱酸化膜パターン302上に位置する
ことで、ゲート電極306のエッジ部に発生する電界の集中が緩和される。従って、ゲート電極306のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有したトランジスタを製造することができる。
【0068】
図20に示すように、前記基板300表面の所定部位に第3不純物を注入して前記第1ウェル領域310及び前記第2ウェル領域312内にそれぞれ含まれるソース/ドレイン領域308を形成する。続いて、一般的なトランジスタの形成方法を使用して、本発明の高い降伏電圧を有するトランジスタを製造することができる。
【0069】
(実施例4)
図21は本発明の実施例4による高耐圧トランジスタ電界効果トランジスタを説明するための断面図である。
【0070】
図21に示すように、本実施例による高耐圧電界効果トランジスタは半導体基板400、前記基板400上部に位置して第1不純物を含む第1ウェル領域410、前記第1ウェル領域410に隣接して第2不純物を含む第2ウェル領域412、前記第1ウェル領域410と前記第2ウェル領域412との間の所定部分を含む前記基板400上に形成された熱酸化膜パターン402、前記熱酸化膜パターン402の側部に接するCVD酸化膜パターン404、前記熱酸化膜パターン402及び前記CVD酸化膜パターン404上に位置するゲート電極406、及び前記基板400表面部位に形成されたソース/ドレイン領域408を含む。
【0071】
本実施例による高耐圧トランジスタにおいて、前記熱酸化膜パターン402は熱酸化工程によって形成され、前記CVD酸化膜パターン404は化学気相蒸着工程によって形成される。具体的に、前記第1ウェル領域410と前記第2ウェル領域412との間の所定部分を含む前記基板400上に熱酸化工程を実施して前記熱酸化膜パターン402を形成した後、化学気相蒸着工程を実施して前記CVD酸化膜(図示せず)を形成する。以後、前記CVD酸化膜の所定部分を除去することにより形成された前記CVD酸化膜パターン404は前記熱酸化膜パターン402の側部に接するようになる。
【0072】
本実施例による高耐圧トランジスタにおいて、前記ゲート電極406の第1端部は前記熱酸化膜パターン402上に位置し、第2端部は前記第1端部と対向して前記CVD酸化膜パターン404上に位置する。従って、ゲート電極406の第1端部が熱酸化膜パターン402上に位置することでゲート電極406のエッジ部に発生する電界の集中が緩和される。従って、本実施例による高耐圧トランジスタはゲート電極406のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有する。
【0073】
以下、添付した図面を参照して本実施例による高耐圧トランジスタの製造方法を詳細に説明する。
【0074】
図22乃至図27は、図21に示された高耐圧トランジスタの製造方法を説明するための断面図である。
【0075】
図22に示すように、前記基板400上部の所定部位に第1ウェル領域410及び第2ウェル領域412を形成する。即ち、前記基板400の所定部位に第1不純物を注入して第1ウェル領域410を形成し、前記第1ウェル領域410に隣接した半導体基板400上部の所定部位に第2不純物を注入して第2ウェル領域412を形成する。前記第1ウェル領域410及び第2ウェル領域412を形成する方法は前述したので具体的な説明は省略する。
【0076】
図23及び図24に示すように、前記第1ウェル領域410と第2ウェル領域412との間の所定部分を含む半導体基板400の表面部位を酸化させ熱酸化膜パターン402を形成する。
【0077】
図23に示すように、前記基板400上に緩衝酸化膜414及び窒化膜416を順次に形成する。図24に示すように、前記露出された緩衝酸化膜414に熱酸化工程を実施して熱酸化膜(図示せず)を成長させる。続いて、前記緩衝酸化膜414及び窒化膜416を前記基板400から除去して熱酸化膜パターン402を形成する。前記熱酸化膜パターン402を形成する方法は前述したので具体的な説明は省略する。
【0078】
図25に示すように、化学気相蒸着工程を使用して前記熱酸化膜パターン402及び前記基板400上にCVD酸化膜403を形成する。
【0079】
図26に示すように、前記CVD酸化膜403上にフォトレジストパターン(図示せず)を形成し、それをエッチングマスクとして使用して湿式エッチング工程または乾式エッチング工程を実施することにより前記熱酸化膜パターン402上に形成されたCVD酸化膜403が選択的に除去される。それにより、CVD酸化膜パターン404が形成される。
【0080】
図27に示すように、前記熱酸化膜パターン402及び前記CVD酸化膜パターン404の所定部位を含む基板400上に導電性物質を蒸着してゲート導電膜(図示せず)を形成する。続いて、前記ゲート導電膜上にフォトレジスト膜(図示せず)を形成し、これをパターニングして前記ゲート導電膜の所定部位を露出させる。前記露出されたゲート導電膜にエッチング工程を実施して前記ゲート導電膜を選択的に除去することにより、第1端部は前記熱酸化膜パターン402上に位置し、第2端部は前記CVD酸化膜パターン404上に位置するゲート電極406を形成する。本実施例の高耐圧トランジスタのゲート電極406の一側端部が熱酸化法によって形成された前記熱酸化膜パターン402上に位置することで、ゲート電極406のエッジ部に発生する電界の集中が緩和される。従って、ゲート電極406のエッジ部に電界が集中されることにより発生するホットキャリアを抑制して高い降伏電圧を有したトランジスタを製造することができる。
【0081】
前記基板400表面の所定部位に第3不純物を注入して前記第1ウェル領域410及び前記第2ウェル領域412内にそれぞれ含まれるソース/ドレイン領域408を形成する。続いて、一般的なトランジスタの形成方法を使用して、本発明の高い降伏電圧を有するトランジスタを製造することができる。
【0082】
<高耐圧電界トランジスタの製造>
(実施例2に記載された方法によるトランジスタの製造)
本発明の実施例2に記載された方法に従ってpMOSトランジスタを製造した。図28は実施例2により製造されたpMOSトランジスタの断面図である。具体的に、半導体基板500の所定部位に熱酸化工程を実施して7000Åの厚さを有する熱酸化膜パターンを形成した後、前記熱酸化膜パターン及び前記基板上に10000Åの厚さを有するCVD酸化膜パターンを形成してゲート酸化膜パターン502を完成した。続いて、実施例2のようにゲート電極504を形成した後、前記ゲート電極504を覆う保護膜506を形成した。その後、前記基板500表面の所定部位にホウ素(B)を注入してソース/ドレイン領域508を形成し、前記ソース領域上にソース電極514を、前記ドレイン領域上にドレイン電極516をそれぞれ形成した。本実施例による具体的な工程条件は下記表1
に示された。
【0083】
(比較例1によるトランジスタの製造)
熱酸化工程のみでゲート酸化膜パターンを形成してpMOSトランジスタを製造した。図29は比較例1により製造されたpMOSトランジスタの断面図である。具体的に、半導体基板600の所定部位に熱酸化工程を実施して7000Åの厚さを有するゲート酸化膜パターン602を形成することを除いては前記実施例2と同一の方法でpMOSトランジスタを製造した。比較例1による具体的な工程条件は下記表1に示された。
【0084】
(比較例2によるトランジスタの製造)
化学気相蒸着工程のみでゲート酸化膜パターンを形成してpMOSトランジスタを製造した。図30は比較例2により製造されたpMOSトランジスタの断面図である。具体的に、半導体基板700の所定部位に化学気相蒸着工程を実施して10000Åの厚さを有するゲート酸化膜パターン702を形成したのを除いては前記実施例2と同一の方法でpMOSトランジスタを製造した。比較例2による具体的な工程条件は下記表1に示された。
【0085】
【表1】
【0086】
<電界強度の評価>
実施例2及び比較例1によって製造されたpMOSトランジスタの電界の強度をそれぞれ測定した。図31は実施例2及び比較例1によって製造されたpMOSトランジスタの電界の強度を測定した結果を示すグラフである。
【0087】
図31に示すように、実施例2により製造されたトランジスタのように熱酸化膜パターンと共にCVD酸化膜をゲート酸化膜として使用した場合、比較例1のようにトランジスタのゲート酸化膜が熱酸化膜パターンのみからなった場合に比べて約50000V/cm程度の電界の強度が減少したことを確認することができた。従って、本発明のように熱酸化膜パターン及びCVD酸化膜パターンをゲート酸化膜として使用したトランジスタは電界強度の減少により、さらに高い降伏電圧を有することができる。
【0088】
<電界分布の評価>
実施例2、比較例1及び比較例2によって製造されたpMOSトランジスタにおいて、ソース/ドレイン間の電圧差Vdsを−180Vにした後、前記トランジスタの電圧分布をシミュレーションした。図32乃至図34は実施例2、比較例1及び比較例2によって製造されたトランジスタの電圧分布をそれぞれシミュレーションした結果を示す電圧分布図である。具体的に、図32は実施例2によって製造されたpMOSトランジスタの電圧分布をシミュレーションした結果を示す電圧分布図であり、図33は比較例1によって製造されたpMOSトランジスタの電圧分布をシミュレーションした結果を示す電圧分布図であり、図34は比較例2によって製造されたpMOSトランジスタの電圧分布をシミュレーションした結果を示す電圧分布図である。このような電圧分布図を通じてチャンネル
電流と電圧との関係、降伏電圧などトランジスタの電気的特性をわかる。
【0089】
図32乃至図34に示すように、比較例1及び比較例2によって製造されたpMOSトランジスタにおいて、ドレイン領域に隣接したゲート電極604、704のエッジ部分に電界が集中されていることを確認することができる。反面、実施例2によって製造されたpMOSトランジスタは比較例1及び比較例2によって製造されたpMOSトランジスタに比べてゲート電極504エッジ部分の電界集中が緩和されることをわかる。ゲート電極のエッジ部分に電界が集中される場合ホットキャリアが発生してゲート酸化膜パターンの絶縁破壊を惹起する。従って、本発明による高耐圧トランジスタはゲート電極のエッジ部分に集中される電界を緩和して高い電圧下でもゲート酸化膜の絶縁破壊現象なしで駆動が可能であることをわかる。
【0090】
<降伏電圧の評価>
実施例2、比較例1及び比較例2によって製造されたpMOSトランジスタの降伏電圧をそれぞれ測定し、その結果を下記表2に示す。
【0091】
【表2】
【0092】
表2に示すように、熱酸化膜パターンをゲート酸化膜として使用した比較例1のトランジスタがCVD酸化膜パターンをゲート酸化膜で使用した比較例2のトランジスタに比べて高い降伏電圧を有することを確認することができた。これは熱酸化工程によって形成された熱酸化物が化学気相蒸着工程によって形成されたCVD酸化物より優れた絶縁特性を有するからである。また、熱酸化膜パターンとCVD酸化膜パターンをゲート酸化膜として使用した実施例2のトランジスタの場合、比較例1のトランジスタ及び比較例2のトランジスタに比べて顕著に高い降伏電圧を有することがわかる。これは電界が集中されるゲート電極のエッジ部分に熱酸化膜パターンを形成し、その他のゲート酸化膜はCVD酸化膜パターンで形成することで、ゲート電極のエッジ部分に電界が集中されることで発生す
るホットキャリアを抑制してゲート電極とソース/ドレイン領域との短絡を防止することができるからである。従って、本発明による高耐圧トランジスタは190V以上の高い電圧下でも電圧破壊現象なしに駆動が可能であることがわかる。
【0093】
<ON抵抗特性評価>
実施例2、比較例1及び比較例2によって製造されたpMOSトランジスタにおいて、ゲート−ソース間の電圧Vgsの大きさが−130Vである場合においてチャンネルに流れる飽和電流の強度をそれぞれ測定し、その結果を下記表3に示す。この場合、前記チャンネルに流れる電流の強度が大きいほどON抵抗値が小さいことを意味し、前記チャンネルに流れる電流の強度が小さいほどON抵抗値は大きくなる。
【0094】
【表3】
【0095】
表3を参照すると、比較例1により熱酸化膜パターンをゲート酸化膜として使用したトランジスタに比べて比較例2によりCVD酸化膜パターンをゲート酸化膜として使用したトランジスタ及び実施例2により熱酸化膜パターンとCVD酸化膜パターンをゲート酸化膜として使用したトランジスタがさらに高いチャンネル電流値を有することを確認することができる。これは化学気相蒸着工程によって形成されたCVD酸化膜パターンをゲート酸化膜として使用する場合、半導体基板上に形成されたウェル領域に含まれた不純物が外部に抜け出る現象をより効果的に防止することができるからである。従って、本発明による高耐圧トランジスタは高い降伏電圧を有すると同時により小さいON抵抗値を有することがわかる。
【0096】
本発明によると、熱酸化工程によって形成された第1絶縁膜パターンをゲート酸化膜として使用してゲート電極のエッジ部分に集中される電界を緩和することができる。それにより、電界の集中によるホットキャリアの発生を抑制した高い降伏電圧を有した電界効果トランジスタを製造することができる。また、前記熱酸化工程による第1絶縁膜パターンと共に化学気相蒸着工程によって形成された第2絶縁膜パターンをゲート酸化膜として使用することで、特にLDMOSトランジスタにおいて、電流及びON抵抗特性を改善することができる。
【産業上の利用可能性】
【0097】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【符号の説明】
【0098】
100、200、300、400、500、600、700 半導体基板
102 第1絶縁膜パターン
104 第2絶縁膜パターン
106、206、306、406、504、604、704 ゲート電極
108、208、308、408、508、608、708 ソース/ドレイン領域
202、302、402 熱酸化膜パターン
204、304、404 CVD酸化膜パターン
210、310、410、510、610、710 第1ウェル領域
212、312、412、512、612、712 第2ウェル領域
110、214、414 緩衝酸化膜
112、216、416 窒化膜
502、602、702 ゲート酸化膜
506、606、706 保護膜
514、614、714 ソース電極
516、616、716 ドレイン電極
【特許請求の範囲】
【請求項1】
半導体基板の所定部位が酸化された第1絶縁膜パターン、及び少なくとも前記第1絶縁膜パターンの側部と接するように第2絶縁膜パターンを形成する段階と、
前記基板上に導電性物質を蒸着して、第1端部は前記第1絶縁膜パターン上に位置し、
第2端部は前記第2絶縁膜パターン上に位置するゲート電極を形成する段階と、
前記基板表面の所定部位に第1導電型のソース/ドレイン領域を形成する段階と、
を含み、
前記第1絶縁膜パターンは、前記ソース領域と前記ドレイン領域との間に形成されており、且つ前記ソース領域及び前記ドレイン領域のそれぞれと離隔しており、
前記第1絶縁膜パターンが熱酸化膜であり、
前記第2絶縁膜パターンがCVD酸化膜であり、
前記第1絶縁膜パターンの厚さが約6000Åないし約8000Åの範囲内であり、前記第2絶縁パターンの厚さが約8000Åないし約12000Åの範囲内であることを特徴とする高耐圧トランジスタの製造方法。
【請求項2】
前記第2絶縁膜パターンは、前記第1絶縁膜パターンを完全に覆うように形成されることを特徴とする請求項1記載の高耐圧トランジスタの製造方法。
【請求項3】
前記第1及び第2絶縁膜パターンを形成する段階は、
化学気相蒸着工程を用いてCVD酸化膜からなる第2絶縁膜パターンを形成する段階と、前記第2絶縁膜パターン上部に窒化膜パターンを形成する段階と、
前記第2絶縁膜パターンの間の露出された基板の所定部位を熱酸化させて熱酸化膜からなる第1絶縁膜パターンを形成する段階と、
前記窒化膜パターンを前記基板から除去する段階と、を含むことを特徴とする請求項1記載の高耐圧トランジスタの製造方法。
【請求項4】
前記第1及び第2絶縁膜パターンを形成する段階は、
前記基板の所定部位を熱酸化させて熱酸化膜からなる第1絶縁膜を形成する段階と、
化学気相蒸着工程を用いて前記第1絶縁膜パターンを覆うCVD酸化膜からなる第2絶縁膜パターンを形成する段階と、
前記第2絶縁パターンの所定部位を前記基板から除去する段階と、を含むことを特徴と
する請求項1記載の高耐圧トランジスタの製造方法。
【請求項5】
前記第1絶縁膜パターンを形成する段階は、
前記基板上に緩衝酸化膜及び窒化膜を順次に形成する段階と、
前記窒化膜を選択的にエッチングして前記緩衝酸化膜を部分的に露出させる段階と、
前記露出された緩衝酸化膜に熱酸化工程を実施して熱酸化物からなる第1絶縁膜パターンを成長させる段階と、
前記緩衝酸化膜及び前記窒化膜を前記基板から除去する段階と、を含むことを特徴とする請求項1記載の高耐圧トランジスタの製造方法。
【請求項6】
前記熱酸化工程は、700℃ないし1400℃の温度下で実施されることを特徴とする
請求項5記載の高耐圧トランジスタの製造方法。
【請求項7】
前記第2絶縁膜パターンを形成する段階は、
化学気相蒸着工程を用いて前記基板上にCVD酸化膜からなる絶縁膜を形成する段階と、
前記絶縁膜を選択的にエッチングして第2絶縁膜パターンを形成する段階と、を含むことを特徴とする請求項1記載の高耐圧トランジスタの製造方法。
【請求項8】
前記絶縁膜は、湿式エッチング方法を用いて選択的にエッチングされることを特徴とす
る請求項7記載の高耐圧トランジスタの製造方法。
【請求項9】
半導体基板の所定部位を酸化させて熱酸化膜パターンを形成する段階と、
少なくとも前記熱酸化膜パターンの側部と接するようにCVD酸化膜パターンを形成す
る段階と、
前記基板上に導電性物質を蒸着して、第1端部は下部に前記熱酸化膜パターンを含む前
記CVD酸化膜パターン上に位置し、第2端部は前記CVD酸化膜パターン上に位置するゲート電極を形成する段階と、
前記基板表面の所定部位に第1導電型のソース/ドレイン領域を形成する段階と、
を含み、
前記熱酸化膜パターンは、前記ソース領域と前記ドレイン領域との間に形成されており、前記ソース領域及び前記ドレイン領域のそれぞれと離隔しており、
前記熱酸化膜パターンの厚さが約6000Åないし約8000Åの範囲内であり、前記CVD酸化膜パターンの厚さが約8000Åないし約12000Åの範囲内であることを特徴とする高耐圧トランジスタの製造方法。
【請求項10】
前記熱酸化膜パターンを形成する前に前記基板上部の所定部位に前記ソース/ドレイン領域のうち一つを含む第1導電型のウェル領域を形成する段階をさらに含み、
前記ウェル領域と、前記ウェル領域に含まれる前記ソース/ドレイン領域のうち一つとが、第1導電型であり、前記ウェル領域が該ウェル領域に含まれる前記ソース/ドレイン領域のうち一つより低い第1導電型不純物の濃度を有することを特徴とする請求項9記載の高耐圧トランジスタの製造方法。
【請求項11】
前記ウェル領域は、前記CVD酸化膜パターンの所定部分とオーバーラップされるように形成されることを特徴とする請求項10記載の高耐圧トランジスタの製造方法。
【請求項12】
前記ウェル領域は、前記熱酸化膜パターンの所定部分とオーバーラップされるように形
成されることを特徴とする請求項11記載の高耐圧トランジスタの製造方法。
【請求項13】
半導体基板上部の所定部位に第1導電型の第1ウェル領域、及び前記第1ウェル領域に隣接した半導体基板上部の所定部位に第1導電型の第2ウェル領域を形成する段階と、
前記第1ウェル領域と第2ウェル領域との間の所定部分を含む半導体基板表面部位を酸
化させて熱酸化膜パターンを形成する段階と、
少なくとも前記熱酸化膜パターンの側部と接するようにCVD酸化膜パターンを形成す
る段階と、
前記基板上に導電性物質を蒸着して、第1端部は下部に前記熱酸化膜パターンを含む前
記CVD酸化膜パターン上に位置し、前記第1端部と対向する前記第2端部は前記CVD
酸化膜パターン上に位置するゲート電極を形成する段階と、
前記基板表面の所定部位に前記第1ウェル領域及び第2ウェル領域内にそれぞれ含まれる第1導電型のソース/ドレイン領域であって前記第1及び第2ウェル領域より高い第1導電型不純物の濃度を有するソース/ドレイン領域を形成する段階と、
を含み、
前記熱酸化膜パターンは、前記ソース領域と前記ドレイン領域との間に形成されており、前記ソース領域及び前記ドレイン領域のそれぞれと離隔しており、
前記熱酸化膜パターンの厚さが約6000Åないし約8000Åの範囲内であり、前記CVD酸化膜パターンの厚さが約8000Åないし約12000Åの範囲内であることを特徴とする高耐圧トランジスタの製造方法。
【請求項1】
半導体基板の所定部位が酸化された第1絶縁膜パターン、及び少なくとも前記第1絶縁膜パターンの側部と接するように第2絶縁膜パターンを形成する段階と、
前記基板上に導電性物質を蒸着して、第1端部は前記第1絶縁膜パターン上に位置し、
第2端部は前記第2絶縁膜パターン上に位置するゲート電極を形成する段階と、
前記基板表面の所定部位に第1導電型のソース/ドレイン領域を形成する段階と、
を含み、
前記第1絶縁膜パターンは、前記ソース領域と前記ドレイン領域との間に形成されており、且つ前記ソース領域及び前記ドレイン領域のそれぞれと離隔しており、
前記第1絶縁膜パターンが熱酸化膜であり、
前記第2絶縁膜パターンがCVD酸化膜であり、
前記第1絶縁膜パターンの厚さが約6000Åないし約8000Åの範囲内であり、前記第2絶縁パターンの厚さが約8000Åないし約12000Åの範囲内であることを特徴とする高耐圧トランジスタの製造方法。
【請求項2】
前記第2絶縁膜パターンは、前記第1絶縁膜パターンを完全に覆うように形成されることを特徴とする請求項1記載の高耐圧トランジスタの製造方法。
【請求項3】
前記第1及び第2絶縁膜パターンを形成する段階は、
化学気相蒸着工程を用いてCVD酸化膜からなる第2絶縁膜パターンを形成する段階と、前記第2絶縁膜パターン上部に窒化膜パターンを形成する段階と、
前記第2絶縁膜パターンの間の露出された基板の所定部位を熱酸化させて熱酸化膜からなる第1絶縁膜パターンを形成する段階と、
前記窒化膜パターンを前記基板から除去する段階と、を含むことを特徴とする請求項1記載の高耐圧トランジスタの製造方法。
【請求項4】
前記第1及び第2絶縁膜パターンを形成する段階は、
前記基板の所定部位を熱酸化させて熱酸化膜からなる第1絶縁膜を形成する段階と、
化学気相蒸着工程を用いて前記第1絶縁膜パターンを覆うCVD酸化膜からなる第2絶縁膜パターンを形成する段階と、
前記第2絶縁パターンの所定部位を前記基板から除去する段階と、を含むことを特徴と
する請求項1記載の高耐圧トランジスタの製造方法。
【請求項5】
前記第1絶縁膜パターンを形成する段階は、
前記基板上に緩衝酸化膜及び窒化膜を順次に形成する段階と、
前記窒化膜を選択的にエッチングして前記緩衝酸化膜を部分的に露出させる段階と、
前記露出された緩衝酸化膜に熱酸化工程を実施して熱酸化物からなる第1絶縁膜パターンを成長させる段階と、
前記緩衝酸化膜及び前記窒化膜を前記基板から除去する段階と、を含むことを特徴とする請求項1記載の高耐圧トランジスタの製造方法。
【請求項6】
前記熱酸化工程は、700℃ないし1400℃の温度下で実施されることを特徴とする
請求項5記載の高耐圧トランジスタの製造方法。
【請求項7】
前記第2絶縁膜パターンを形成する段階は、
化学気相蒸着工程を用いて前記基板上にCVD酸化膜からなる絶縁膜を形成する段階と、
前記絶縁膜を選択的にエッチングして第2絶縁膜パターンを形成する段階と、を含むことを特徴とする請求項1記載の高耐圧トランジスタの製造方法。
【請求項8】
前記絶縁膜は、湿式エッチング方法を用いて選択的にエッチングされることを特徴とす
る請求項7記載の高耐圧トランジスタの製造方法。
【請求項9】
半導体基板の所定部位を酸化させて熱酸化膜パターンを形成する段階と、
少なくとも前記熱酸化膜パターンの側部と接するようにCVD酸化膜パターンを形成す
る段階と、
前記基板上に導電性物質を蒸着して、第1端部は下部に前記熱酸化膜パターンを含む前
記CVD酸化膜パターン上に位置し、第2端部は前記CVD酸化膜パターン上に位置するゲート電極を形成する段階と、
前記基板表面の所定部位に第1導電型のソース/ドレイン領域を形成する段階と、
を含み、
前記熱酸化膜パターンは、前記ソース領域と前記ドレイン領域との間に形成されており、前記ソース領域及び前記ドレイン領域のそれぞれと離隔しており、
前記熱酸化膜パターンの厚さが約6000Åないし約8000Åの範囲内であり、前記CVD酸化膜パターンの厚さが約8000Åないし約12000Åの範囲内であることを特徴とする高耐圧トランジスタの製造方法。
【請求項10】
前記熱酸化膜パターンを形成する前に前記基板上部の所定部位に前記ソース/ドレイン領域のうち一つを含む第1導電型のウェル領域を形成する段階をさらに含み、
前記ウェル領域と、前記ウェル領域に含まれる前記ソース/ドレイン領域のうち一つとが、第1導電型であり、前記ウェル領域が該ウェル領域に含まれる前記ソース/ドレイン領域のうち一つより低い第1導電型不純物の濃度を有することを特徴とする請求項9記載の高耐圧トランジスタの製造方法。
【請求項11】
前記ウェル領域は、前記CVD酸化膜パターンの所定部分とオーバーラップされるように形成されることを特徴とする請求項10記載の高耐圧トランジスタの製造方法。
【請求項12】
前記ウェル領域は、前記熱酸化膜パターンの所定部分とオーバーラップされるように形
成されることを特徴とする請求項11記載の高耐圧トランジスタの製造方法。
【請求項13】
半導体基板上部の所定部位に第1導電型の第1ウェル領域、及び前記第1ウェル領域に隣接した半導体基板上部の所定部位に第1導電型の第2ウェル領域を形成する段階と、
前記第1ウェル領域と第2ウェル領域との間の所定部分を含む半導体基板表面部位を酸
化させて熱酸化膜パターンを形成する段階と、
少なくとも前記熱酸化膜パターンの側部と接するようにCVD酸化膜パターンを形成す
る段階と、
前記基板上に導電性物質を蒸着して、第1端部は下部に前記熱酸化膜パターンを含む前
記CVD酸化膜パターン上に位置し、前記第1端部と対向する前記第2端部は前記CVD
酸化膜パターン上に位置するゲート電極を形成する段階と、
前記基板表面の所定部位に前記第1ウェル領域及び第2ウェル領域内にそれぞれ含まれる第1導電型のソース/ドレイン領域であって前記第1及び第2ウェル領域より高い第1導電型不純物の濃度を有するソース/ドレイン領域を形成する段階と、
を含み、
前記熱酸化膜パターンは、前記ソース領域と前記ドレイン領域との間に形成されており、前記ソース領域及び前記ドレイン領域のそれぞれと離隔しており、
前記熱酸化膜パターンの厚さが約6000Åないし約8000Åの範囲内であり、前記CVD酸化膜パターンの厚さが約8000Åないし約12000Åの範囲内であることを特徴とする高耐圧トランジスタの製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【公開番号】特開2012−119718(P2012−119718A)
【公開日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願番号】特願2012−25206(P2012−25206)
【出願日】平成24年2月8日(2012.2.8)
【分割の表示】特願2005−298177(P2005−298177)の分割
【原出願日】平成17年10月12日(2005.10.12)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si,Gyeonggi−do,Republic of Korea
【Fターム(参考)】
【公開日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願日】平成24年2月8日(2012.2.8)
【分割の表示】特願2005−298177(P2005−298177)の分割
【原出願日】平成17年10月12日(2005.10.12)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si,Gyeonggi−do,Republic of Korea
【Fターム(参考)】
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