【課題】 ＧａＮ層２４の表面に上部層が積層されている構造体を製造するときに、ＧａＮ層２４の表面が損傷することなく、その表面に形成されている自然酸化膜の酸化ガリウム膜を除去する。
【解決手段】 ＧａＮ層２４の表面に酸化シリコンからなるＳｉＯ_２層２６が積層されている構造体を製造する方法であり、ＧａＮ層２４の表面を非プラズマ状態のアンモニアを含むガスに曝す曝露工程と、そのアンモニアガスに曝露されたＧａＮ層２４の表面にＳｉＯ_２層２６を積層する積層工程を備えていることを特徴としている。 （もっと読む）

【課題】 動作時のドレイン耐圧の向上を図る半導体装置およびその製造方法を提供する。
【解決手段】 ゲート電極のドレイン電極２４側の端部１５ａの近傍からドレイン電極２４の方向（Ｘ₂方向）に形成された第１ドレイン領域２１と、第１ドレイン領域２１の内側でドレイン電極２４に接するドレインコンタクト領域２３と、ドレインコンタクト領域２３の周囲および下側に形成された第２ドレイン領域２２とから構成し、第２ドレイン領域２２の不純物濃度を第１ドレイン領域２１よりも高濃度でかつドレインコンタクト領域２３よりも低濃度に設定する。さらに、第２ドレイン領域２２をそのゲート電極１５側の端部２２ａがゲート電極の端部１５ａから所定の距離L1だけ離間した配置とする。 （もっと読む）

【課題】微細化されたＣＭＯＳ半導体装置に適したｐＭＯＳとｎＭＯＳにおいてそれぞれ適切に制御されたＧｅ濃度分布及び形状を有するＳｉ／ＳｉＧｅゲート電極構造を備えた半導体装置を提供することである。
【解決手段】上記の課題を解決した半導体装置は、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、前記絶縁膜との界面近くで高いゲルマニウム濃度を有し、その反対側表面で低いゲルマニウム濃度を有する第１のゲート電極と、前記絶縁膜上に形成され、電極中でほぼ一様なゲルマニウム濃度を有し、６×１０^２０ａｔｏｍｓ／ｃｍ^３以上の濃度のｎ型不純物を有する第２のゲート電極とを具備する。 （もっと読む）

【課題】スイッチング動作における駆動力を向上する。
【解決手段】基板１とドレイン領域２からなる第一導電型の半導体基体の一主面側にヘテロ半導体層３０を形成する工程と、所定の開口を有するマスク層をマスクとして用いて、ヘテロ半導体層３０を選択的に、かつ所定の厚みを残すようにエッチングする工程と、ヘテロ半導体層３０の露出した部分を酸化する工程と、該酸化によって形成された酸化膜１０をエッチングしてヘテロ半導体領域３を形成する工程と、ヘテロ半導体領域３並びに半導体基体に接するようにゲート絶縁膜４を形成する工程とを含む。 （もっと読む）

【課題】導通時における駆動力を向上させる。
【解決手段】所定の開口を有するマスク層を用いて、基板１とドレイン領域２からなる半導体基体の一主面側に所定の溝１５を形成する工程と、少なくとも溝１５の側壁に接して、該溝１５からはみ出すように埋め込み領域１１を形成する工程と、半導体基体並びに埋め込み領域１１に接するようにヘテロ半導体層３０を形成する工程と、ヘテロ半導体層３０をパターニングし、ヘテロ半導体領域３を形成する工程とを含む。 （もっと読む）

【課題】 窒素を導入することにより、界面特性を劣化させることなく結晶化温度を上昇させられるハフニウムシリケートゲート絶縁膜のＭＯＣＶＤ法による成膜方法を提供する。
【解決手段】 ＭＯＣＶＤ法によりシリコン基板上に金属シリケート膜を金属元素を含む第１の気相原料とＳｉを含む第２の気相原料を供給しながら形成する際に、前記金属シリケート膜を形成する工程を、前記第２の気相原料の流量を増加すると、前記金属シリケート膜を構成する金属シリケート中の前記金属元素を含む酸化物成分に堆積速度の低下が生じるような圧力範囲内に設定した処理圧力において実行する。 （もっと読む）

【課題】低温でダメージの少ない良質な酸化膜を形成する方法とその装置を提供する。
【解決手段】酸化源を含む高圧溶液を基板表面に噴出することにより、基板表面層に局所的に酸化膜を形成する酸化膜形成方法である。また、基板を設置する設置台と、酸化源を含む溶液の供給源と、溶液に圧力をかける手段と、圧力のかかった溶液を基板表面に噴出する供給ノズルとを有する基板処理装置である。 （もっと読む）

【課題】 基板バイアス電圧を印加することなく、正確且つ確実な低温動作を実現する構成を有する電界効果トランジスタを提供する。
【解決手段】 本発明の実施の一形態に係る電界効果トランジスタは、３００Ｋ以下の温度条件で動作することが想定された電界効果トランジスタであって、４．０５未満の仕事関数ＷＦｎを有するゲート電極材により形成されたゲート電極を備えているｎチャネル電界効果トランジスタを含むものである。また、本発明の実施の一形態に係る電界効果トランジスタは、５．１７を超える仕事関数ＷＦｐを有するゲート電極材により形成されたゲート電極を備えているｐチャネル電界効果トランジスタを含み得るものである。 （もっと読む）

【課題】 半導体装置の性能を向上させる。
【解決手段】 ＬＤＭＯＳＦＥＴのゲート電極３０およびｎ⁺型ソース領域５３上にサリサイド工程により金属シリサイド膜６４を形成し、ｎ^-型オフセットドレイン領域３３、ｎ型オフセットドレイン領域５１およびｎ⁺型ドレイン領域５２上にはこの金属シリサイド膜を形成しない。ゲート電極３０のドレイン側の側壁上には、絶縁膜を介して、シリコン膜からなるサイドウォールスペーサが形成され、このサイドウォールスペーサによりフィールドプレート電極４４が形成される。フィールドプレート電極４４はゲート電極３０上に延在しておらず、サリサイド工程ではゲート電極３０の上面の全面に金属シリサイド膜６４が形成される。 （もっと読む）

【課題】 バッチ型ＣＶＤ装置を用いた成膜において、製品ウェハ枚数に依存する膜厚のばらつきを抑制し、所定の膜厚の膜を再現性よく作製する。
【解決手段】 成膜装置１００は、製品ウェハ１０７およびダミーウェハ１０９が収容される成長炉１０１、製品ウェハ１０７およびダミーウェハ１０９が設置されるボート１０５、および成長炉１０１の外側に炉壁１０３に沿って設けられたヒータ１１１を有する。また、成膜装置１００は、ｈｉｇｈ−ｋ原料供給管１１３とＳｉＯ₂原料供給管１１５とを有するガス供給系、およびガス供給系から成長炉１０１へのガスの供給を制御する制御部１２１を有する。 （もっと読む）

【課題】 向上した調節能力と高い品質係数Ｑとを有するバラクタ及びその製造方法を提供すること。
【解決手段】 本発明は、向上した調節能力と高い品質係数Ｑとを有するバラクタ２２、及び、バラクタ２２を製造する方法を提供する。本発明の方法は、従来のＣＭＯＳ処理スキーム又はＢｉＣＭＯＳ処理スキームに組み込むことができる。この方法は、第１の導電型の半導体基板１２と、該基板１２の上部領域１１の下方に配置された、第２の導電型のサブコレクタ１４又は分離ウェル（すなわち、ドープ領域）とを含む構造体であって、該第１の導電型は、第２の導電型とは異なる構造体を準備するステップを含む。次に、複数の分離領域１６が、基板１２の上部領域１１内に形成され、次いで、ウェル領域が、基板１２の上部領域１１内に形成される。場合によっては、本発明のプロセスのこの時点で、ドープ領域１４が形成される。ウェル領域は、第２の導電型の外側ウェル領域２０Ａ及び２０Ｃと、第１の導電型の内側ウェル領域２０Ｂとを含む。ウェル領域の各々のウェルは、分離領域１６によって上面で分離される。次に、内側ウェル領域２０Ｂの上方に、少なくとも第１の導電型のゲート導体２６を有する電界効果トランジスタが形成される。 （もっと読む）

ドープされた半導体基板を与えることと、ｐｎ接合部を画定するべく基板に第二ドーパントを導入することと、ｐｎ接合部に対応する容量を低減するべくｐｎ接合部付近の基板中に中性化種を導入することとを含む、半導体系デバイスを製造するための方法である。半導体系デバイスは、第一および第二ドーパントを有する半導体基板と、中性化種とを含む。第一および第二ドーパントはｐｎ接合部を画定し、中性化種は、ｐｎ接合部に対応する容量を低減するべくｐｎ接合部付近の第一ドーパントの一部を中性化する。 （もっと読む）

【課題】チャネルパンチスルーおよび短チャネル効果が低減された、高性能な短チャネル長のトランジスタ構造を提供すること。
【解決手段】本発明によるトランジスタ構造（１０）は、基板内に形成されたｐ型ウェル１２を備える。ゲート構造（１４）は、ソース領域（１８）とドレイン領域（２０）との間に挿入されたチャネル領域（１６）上に形成される。ゲート構造（１４）は、ゲート誘電体２４上にゲート電極（２２）と、ゲート（２２）の面に沿った側壁２６を有する。ソース領域（１８）は、ｎ型の低濃度ドープ領域（３２）と、ｎ^＋領域３４とを有するが、ソースｈａｌｏ領域は有しない。ドレイン領域（２０）は、ｎ型の低濃度ドープ領域４２と、ｎ^＋領域４４と、ｐ型ドレインｈａｌｏ領域（５０）とを有する。ドレインｈａｌｏ領域（５０）は、ドレイン領域にイオンを斜めに注入することにより形成された、ドープ領域である。 （もっと読む）

ゲルマニウム回路タイプの構造が促進される。一実施形態例では、多段階の成長およびアニール・プロセスを実施して、ヘテロエピタキシャルル・ゲルマニウムなどのゲルマニウム（Ｇｅ）含有材料を、シリコン（Ｓｉ）またはシリコン含有材料を含む基板上に成長させる。いくつかの応用例では、ゲルマニウム含有材料の上面に向かって貫通する欠陥が全体的に抑制されて、欠陥が全体的にシリコン／ゲルマニウム境界面付近に閉じ込められる。これらの手法は、ゲルマニウムＭＯＳコンデンサ、ｐＭＯＳＦＥＴ、およびオプトエレクトロニック・デバイスを含む、さまざまなデバイスに適用できる。
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【課題】 製造工程を簡略化することができ、低抵抗のソース、ドレインを具備した高性能かつ高信頼性の薄膜トランジスタを有する半導体装置、その製造方法、薄膜トランジスタアレイ基板及び液晶表示装置を提供する。
【解決手段】 導電型が異なる薄膜トランジスタを含んで構成される半導体装置であって、上記薄膜トランジスタは、基板上に半導体層を形成し、この半導体層上にゲート絶縁膜を介してゲート電極を形成し、ゲート電極をマスクにして半導体層に低濃度の不純物を注入して導電型が異なる低濃度不純物領域をそれぞれ形成し、ゲート電極の側面にサイドウォールスペーサーを形成した後に、ソース、ドレイン領域のみに高濃度不純物層としてＳｉＧｅを選択的に形成し、一方の導電型の低濃度不純物領域上のＳｉＧｅにのみ高濃度不純物層中の不純物とは異なる他の不純物をドーピングし、低濃度不純物領域上に同じ導電型の高濃度不純物領域を形成したものである半導体装置。 （もっと読む）

【課題】相対的に高いＯＮ電流と、相対的に低いしきい値電圧とを有するＭＩＳＦＥＴを形成する。
【解決手段】ゲート溝１９の内壁に沿って高誘電率膜２０を形成し、高誘電率膜２０上に相対的に低い温度により酸化する金属膜を積層し、金属膜に不純物をイオン注入した後、相対的に低い温度で金属膜を酸化させて酸化金属膜を形成すると同時に、不純物を高誘電率膜２０と酸化金属膜との界面に偏析させる。次いで、酸化金属膜を実質的に全て除去した後、改めて相対的に抵抗の低い金属膜をゲート溝１９の内部に埋め込むことにより、金属ゲート２４を形成する。 （もっと読む）

【課題】 圧縮歪Ｇｅ層内にＰＭＯＳデバイスを作製する構造および方法を開示する。
【解決手段】 このようなデバイスの作製方法は、標準的なＣＭＯＳ技術に適合し、完全にスケーリング可能である。該処理は、５０％を超えるＧｅ含有量のバッファ層、純粋Ｇｅ層、およびＳｉＧｅ最上層の選択的なエピタキシャル堆積を含む。圧縮歪Ｇｅ層にホスティングされるように作製された埋め込みチャネル型ＰＭＯＳは、同様のＳｉデバイスに対して優位のデバイス特性を示す。 （もっと読む）

【課題】 ゲート絶縁膜としてｈｉｇｈ−ｋ膜を適用し、ゲート電極としてポリシリコン膜を適用したトランジスタのしきい値電圧の上昇を抑制し、所望の駆動能力が得られる半導体装置と、その製造方法を提供する。
【解決手段】 トランジスタＴのゲート電極５ａは、シリコンを含有するポリシリコン膜から形成されている。トランジスタＴのゲート絶縁膜４は、ＨｆＳｉＯ膜２ａとそのＨｆＳｉＯ膜上に形成されたシリコン酸化膜３ａから形成されている。シリコン酸化膜３ａは、ゲート電極５ａが含有するシリコンと金属シリサイド化反応が起こらないように金属元素を含有していない。シリコン酸化膜３ａは、ＨｆＳｉＯ膜２ａが含有するＨｆとゲート電極５ａが含有するシリコンとの反応を阻止する保護膜としての機能を有している。 （もっと読む）

【課題】 閾値の変動を回避するとともに、電気的ストレスに対する信頼性の高いＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】 素子領域を画定する素子分離領域（１２）が設けられた半導体基板（１１）と、前記半導体基板の前記素子領域に離間して設けられたソース／ドレイン領域（２５）と、前記半導体基板の前記素子領域上に設けられたゲート絶縁膜（１３，１４）と、前記ゲート絶縁膜上に設けられ、半導体を含むゲート電極（１５）とを具備する半導体装置である。前記ゲート絶縁膜は、金属および酸素を含有する第１の絶縁膜（１３）と、この第１の絶縁膜上に形成され、シリコンおよび酸素を含有する第２の絶縁膜（１４）とを含み、前記第２の絶縁膜は、前記ゲート電極との界面における前記金属の含有量が６．６ａｔｏｍｉｃ．％未満であることを特徴とする。 （もっと読む）

【課題】ｐ型トランジスタの動作速度を高め、ｎ型トランジスタとの動作速度の均衡がとれた半導体装置の製造方法を提供する。
【解決手段】ｐ−ＭＯＳ領域３０ａのソース／ドレイン領域にＳｉＧｅ膜からなる圧縮応力印加部２０を形成し、その後にｐ−ＭＯＳ領域３０ａおよびｎ−ＭＯＳ領域３０ｂに不純物注入を行い、浅い接合領域２２ａ、２２ｂおよび深い接合領域２３ａ、２３ｂを形成する。ＳｉＧｅ膜を形成する際の加熱により浅い接合領域２２ａ、２２ｂの不純物がゲート絶縁膜１５の直下に拡散することを防止し、短チャネル効果を防止すると共に、ｐ−ＭＯＳトランジスタ１３ａのチャネル領域の正孔移動度を高め、ｎ−ＭＯＳトランジスタ１３ｂの動作速度との均衡により、相補型の半導体装置１０の総合的な動作速度を高める。 （もっと読む）