【課題】メサ形状である第１の材料層の周囲に第２の材料を空隙なく平坦に埋め込むことができる埋込方法、半導体素子製造方法、および、メサ形状である第１の半導体層の周囲に第２の半導体が空隙なく平坦に埋め込まれた半導体素子を提供すること。
【解決手段】本発明にかかる埋込方法は、基板上に形成された第１の材料層上にエッチングマスクを形成するマスク形成工程と、エッチングマスク周縁が所定幅分突出するように第１の材料層をメサ形状にドライエッチングするエッチング工程と、エッチング工程後に第２の材料によってメサ形状周囲を選択的に埋め込む埋込工程と、エッチングマスクを除去するマスク除去工程と、を含むことを特徴とする。 （もっと読む）

【課題】薄膜化した場合においても、ＳＢＤが生じ難く、高い絶縁破壊耐性（ＴＺＤＢ、ＴＤＤＢの改善）が経時的に得られるゲート絶縁膜、かかるゲート絶縁膜の製造方法および評価方法、さらに、このゲート絶縁膜を用いた半導体素子、信頼性の高い電子デバイスおよび電子機器を提供すること。
【解決手段】ゲート絶縁膜３は、半導体基板（基材）２上に化学的気相成膜法を用いて成膜され、平均厚さが１０ｎｍ以下のものであり、シリコン、酸素原子および水素原子で構成され、その密度が２．５ｇ／ｃｍ^３以下なる関係を満足することにより、ソフトブレークダウンが生じるまでに流れる総電荷量が、４０Ｃ／ｃｍ^２以上となるよう構成されている。 （もっと読む）

【課題】薄膜化した場合においても、ＳＢＤが生じ難いゲート絶縁膜、かかるゲート絶縁膜の評価方法を提供する。
【解決手段】ゲート絶縁膜３は、下記一般式（１）で表される構造を有しており、下記一般式（１）で表される構造中のｎが３または４であるものの総数をＡとし、ｎが５以上であるものの総数をＢとしたとき、｛Ａ／（Ａ＋Ｂ）｝×１００が１．２％以下なる関係を満足することにより、ソフトブレークダウンが生じるまでに流れる総電荷量が、４０Ｃ／ｃｍ^２以上となるよう構成されている。


［式中、ｎは２以上の整数を表す。また、Ｘは水素原子または水酸基を表す。］ （もっと読む）

【課題】 ノーマリオフで動作するMIS構造を有するHEMTを提供すること。
【解決手段】 HEMT１０は、ドレイン電極に電気的に接続するドレイン領域３２と、ソース電極に電気的に接続するソース領域３４と、ドレイン領域３２とソース領域３４の間に形成されている第１半導体領域２２と、第１半導体領域２２の表面の一部にゲート絶縁膜４２を介して対向しているゲート電極４２を有するMIS構造４０と、第１半導体領域２２の表面の残部に接しているとともに第１半導体領域２２のバンドギャップよりも広いバンドギャップを有する第２半導体領域２４を有するヘテロ構造を備えている。ドレイン領域３２とソース領域３４は、MIS構造４０とヘテロ構造を直列に配置した構造で接続されている。 （もっと読む）

【課題】ニッケルシリサイドの耐熱性を向上させることが可能な半導体装置の製造方法を提供する。
【解決手段】ゲート領域２、ソース領域４及びドレイン領域５が形成された半導体基板１上にニッケル（またはニッケル合金）６を形成し（図１（Ａ））、第１アニール工程でダイニッケルシリサイド７を形成し（図１（Ｂ））、プラズマ処理工程では水素イオンを含有するプラズマにより、水素イオンをダイニッケルシリサイド７またはダイニッケルシリサイド７の下部のゲート領域２、ソース領域４及びドレイン領域５に注入し、第２アニール工程でダイニッケルシリサイド７をニッケルシリサイド８に相変態させる（図１（Ｃ））。 （もっと読む）

【課題】ＦｉｎＦＥＴのチャネル上縁部付近での電界集中を抑えると共に、製造の歩留りを高めた半導体装置を提供する。
【解決手段】ＦｉｎＦＥＴは、シリコン基板１１の表面に堆積され、ソース拡散層２４ａ、ドレイン拡散層２４ｂ、及び、チャネル領域を形成するシリコン層１４と、シリコン基板１１上に素子分離層１２を介して堆積され側部ゲート絶縁膜１６を介してチャネルの側面に対向する一対の第１電極部分１８と、頂部ゲート絶縁膜１５を介してチャネルの頂面に対向し、且つ、第１電極部分１８の頂部に接する第２電極部分１９とを有するゲート電極とを有する。 （もっと読む）

【課題】王水を用いることなくニッケルプラチナ膜の未反応部分を選択的に除去しうるとともに、プラチナの残滓が半導体基板上に付着するのを防止しうる半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１６と、ゲート電極１６の両側のシリコン基板１０内に形成されたソース／ドレイン拡散層２４とを有するＭＯＳトランジスタ２６を形成し、シリコン基板１０上に、ゲート電極１６及びソース／ドレイン拡散層２４を覆うようにＮｉＰｔ膜２８を形成し、熱処理を行うことにより、ＮｉＰｔ膜２８とソース／ドレイン拡散層２４の上部とを反応させ、ソース／ドレイン拡散層２４上に、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂを形成し、過酸化水素を含む７１℃以上の薬液を用いて、ＮｉＰｔ膜２８のうちの未反応の部分を選択的に除去するとともに、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面に酸化膜を形成する。 （もっと読む）

【課題】安定した原子レベルの平坦面（テラス）を有する半導体ウェーハおよびその製造方法を提供する。
【解決手段】半導体の表面に絶縁膜が形成された半導体ウェーハであって、半導体と絶縁膜の界面が、平坦面（テラス）が結晶面に平行な面で構成される段差（ステップ）構造を有し、界面の任意の３μｍ×３μｍの領域を、原子間力顕微鏡（ＡＦＭ）の測定領域とした場合に、この測定領域において、段差に概ね垂直方向の、概ね０．３μｍ間隔の１０本の測線に沿って測定された平坦面の幅（テラス幅）の測定値の９０％以上が５０ｎｍ以上であり、測定領域において、段差に概ね垂直方向の１０本の測線に沿って測定された前記段差の高さ（ステップ高さ）の測定値の９０％以上が１原子層分の高さであることを特徴とする半導体ウェーハおよびその製造方法。 （もっと読む）

【課題】電子供給層と絶縁層との間の界面準位を低減させ、リーク電流やドレイン電流のコラプス等の抑制を可能とすること。
【解決手段】本発明は、基板（１０）上に設けられたＧａＮ電子走行層（１２）と、電子走行層（１２）上に設けられ２次元電子ガス（１３）を電子走行層（１２）に生成するＡｌＧａＮ電子供給層（１４）と、電子供給層（１４）上に設けられたＧａＮ層（２０）と、ＧａＮ層（２０）との間に絶縁膜（３２）を介し設けられたゲート電極（３４）と、を具備する半導体装置である。 （もっと読む）

【課題】寄生容量が低減され、優れた高周波特性を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板と、ゲート絶縁膜と、ゲート電極と、ドレイン領域およびソース領域と、基板上に形成された第１の層間絶縁膜と、第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜とを備えている。ドレイン領域はゲート電極とゲート長方向に離れて形成されている。第１の層間絶縁膜上には、ゲート電極とドレイン領域との間に設けられたフィールドプレートと、ゲート電極に接続され、ソース領域を跨いで延びる金属膜とが形成され、第２の層間絶縁膜上にはゲート電極を跨いでフィールドプレートの上方およびソース領域の上方を被い、フィールドプレートに接続された金属膜１７ｂが形成される。 （もっと読む）

【課題】 ゲート長の異なるＭＩＳＦＥＴ間のしきい値のばらつきを抑制した半導体装置及びその製造方法を提供すること。
【解決手段】 半導体基板１００の第一及び第二領域１１２、１１３上にゲート絶縁膜１０３及びダミー層１１１を形成し、ダミー層１１１を加工して第一のダミーゲート１１４と第一のダミーゲート１１４よりゲート長の長い第二のダミーゲート１１５を形成。第一及び第二のダミーゲート１１４、１１５を利用してダミー絶縁層１１６を形成し、第一及び第二のダミーゲート１１４、１１５を除去してダミー絶縁層１１６に第一と第二の開口部１１７、１１８を形成し、第一の開口部１１７全体及び第二の開口部１１８の一部に第一の導電膜１０７を形成し、第二の開口部１１８に第一の導電膜１０７とは異なる仕事関数の第二の導電膜１０８を、第一領域１１２上に第一のＭＩＳＦＥＴ１０５、第二領域１１３上に第二のＭＩＳＦＥＴ１０６とを形成する。 （もっと読む）

【課題】ＵＩＳ特性を向上させたパワーＭＯＳＦＥＴ及び同パワーＭＯＳＦＥＴを有する半導体装置及び同パワーＭＯＳＦＥＴの製造方法を提供する。
【解決手段】半導体基板上に設けられた第１導電型の不純物を含有するウェル領域に、所定間隔を空けて第２導電型の不純物を添加して形成されたソース領域及びドレイン領域を有し、ソース領域とドレイン領域との間におけるウェル領域の表面に絶縁膜を介してゲート電極が設けられたパワーＭＯＳＦＥＴを有する半導体装置を製造する際に、ウェル領域をエピタキシャル層により形成し、このエピタキシャル層に不純物濃度が異なる第１導電型の不純物層を形成することとした。 （もっと読む）

【課題】 シリコンカーバイド（ＳｉＣ）等を用いた半導体デバイスに適用しうる絶縁膜形成において、低温での化学的な酸化膜形成を効果的に行なうための、前処理としての表面処理方法を提供する。
【解決手段】 水素を含む雰囲気中で基板１０の表面を加熱した後、その表面を酸化性溶液２２中に浸漬し、または酸化性溶液を噴霧し、あるいは酸化性溶液の蒸気に曝す工程を有する。これにより、酸化性溶液２２と接触する基板１０の表面における反応性の向上が期待でき、その基板１０の表面に極薄膜であっても高性能な絶縁膜が形成される。 （もっと読む）

【課題】ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが接続するドレイン領域において、トランジスタ特性を悪化させる不具合が生じないＣＭＯＳデバイスを含む半導体装置を提供する。
【解決手段】基板１１上の半導体領域に形成されたソース領域１８Ａと、ドレイン領域１７Ａとを有するｎチャネルＭＩＳトランジスタと、半導体領域に形成されたソース領域１８Ｂと、ドレイン領域１７Ｂと有するｐチャネルＭＩＳトランジスタとを具備する。ドレイン領域１７Ａと１７Ｂとが接続するように配置されると共に、同一の材料で形成され、ソース領域１８Ａ，１８Ｂの少なくともいずれかがドレイン領域１７Ａ，１７Ｂと異なる材料で形成されている。 （もっと読む）

【課題】キンク効果を抑制できる半導体装置および半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０１に形成された素子分離領域１０２とその素子分離領域１０２以外の領域との境界を跨ぐように、シリコン基板１０１上にゲート絶縁膜１０３を介してゲート電極１０４が形成されたＭＯＳトランジスタを備える。上記素子分離領域１０２とその素子分離領域１０２以外の領域との境界の段差領域１２０におけるゲート絶縁膜１０３の膜厚を、その段差領域１２０以外の領域におけるゲート絶縁膜１０３の膜厚に対して６５％〜１００％とする。 （もっと読む）

【課題】 簡単化されたデュアル応力ライナ構成を用いる向上した性能をもつ半導体構造体を提供すること。
【解決手段】 ゲート誘電体の下にあるチャネル領域内の応力を強化するために、新しいデュアル応力ライナ構成が用いられる、完全にシリサイド化されたゲート電極を有するｎＦＥＴを含む半導体構造体が提供される。新しいデュアル応力ライナ構成は、ｎＦＥＴの完全にシリサイド化されたゲート電極の上面と実質的に同一平面にある上面を有する第１の応力ライナを含む。本発明によると、第１の応力ライナは、完全にシリサイド化されたゲート電極を含むｎＦＥＴの上には存在しない。代わりに、本発明の第１の応力ライナは、完全にシリサイド化されたゲート電極を有するｎＦＥＴを部分的に包み込む、すなわちその両側を囲む。第１の応力ライナのものと反対の極性を有する（すなわち、反対の応力型の）第２の応力ライナが、第１の応力ライナの上面上及び完全にシリサイド化されたＦＥＴを含むｎＦＥＴの上に配置される。本発明によると、第１の応力ライナは引張応力ライナであり、第２の応力ライナは圧縮応力ライナである。 （もっと読む）

【課題】 窒化物半導体層に形成される制御電極のショットキ特性の向上、高耐圧化、周波数分散の抑制を可能とし、スレッショホールド電圧の制御が容易なノーマリーオフ動作を実現できる窒化物半導体装置及びその製造方法を提供する。
【解決手段】 基板上に、第１の窒化物半導体層と微結晶構造からなる第２の窒化物半導体層を形成し、制御電極形成領域にマスク膜を形成する。マスク膜を用いて露出する第１の窒化物半導体層上に、第３の窒化物半導体層と微結晶構造からなる第４の窒化物半導体層を形成する。マスク膜を除去し、第２の窒化物半導体層上に制御電極を形成する。 （もっと読む）

炭化シリコン内にｐチャネルＭＯＳデバイスを形成する方法は、炭化シリコン層内にｎ型ウェルを形成すること、および炭化シリコン層の表面のｎ型ウェル内にｐ型領域を形成するために、ｐ型ドーパントイオンを注入することを含み、ｐ型領域は、ｐ型領域に隣接したｎ型ウェル内にチャネル領域を少なくとも部分的に画定する。チャネル領域内にしきい値調整領域が形成される。注入されたイオンは、不活性雰囲気で、１６５０℃よりも高温でアニールされる。チャネル領域上にゲート酸化物層が形成され、ゲート酸化物層上にゲートが形成される。炭化シリコンベースのトランジスタは、炭化シリコン層と、炭化シリコン層内のｎ型ウェルと、炭化シリコン層の表面のｎ型ウェル内のｐ型領域であって、ｐ型領域に隣接したｎ型ウェル内にチャネル領域を少なくとも部分的に画定するｐ型領域とを含む。チャネル領域内にはしきい値調整領域があり、このしきい値調整領域は、ｐ型ドーパントを、約１×１０¹⁶ｃｍ^-3から約５×１０¹⁸ｃｍ^-3のドーパント濃度で含む。このトランジスタはさらに、チャネル領域上のゲート酸化物層と、ゲート酸化物層上のゲートとを含む。このトランジスタは、チャネル領域内において、ゲート電圧−２５Ｖで約５ｃｍ²／Ｖ−ｓを超える正孔移動度を示すことができる。
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【課題】半導体集積回路のＥＳＤ保護素子としての性能を向上させるとともに、ＥＳＤ保護素子形成領域を小さくすることができる静電気放電保護素子を得ること。
【解決手段】半導体基板１上に形成されたゲート絶縁膜１２、ゲート電極１３およびサイドウォール膜１４からなるゲート構造１１と、ゲート構造１１の両側に形成される高濃度不純物拡散層からなるソース領域１５およびドレイン領域１６と、ソース領域１５とドレイン領域１６のゲート構造１１側に形成される低濃度不純物拡散層からなるエクステンション部１７と、ソース電極と、ドレイン電極と、を備え、ゲート電極とソース電極が接地された複数の電界効果型トランジスタによって構成されるマルチフィンガタイプの静電気放電保護素子において、ソース電極とゲート電極１３との間、およびドレイン電極とゲート電極１３との間の高濃度不純物拡散層内に、低濃度不純物拡散層からなる抵抗領域１８を備える。 （もっと読む）

【課題】本発明は、様々なトランジスタタイプの金属ゲート電極の実効仕事関数及び閾値電圧を、簡便で、再生可能でまた効率的な方法で制御することができるＭＯＳＦＥＴデバイスを製造する方法を提供すること。
【解決手段】本発明は、ＭＯＳＦＥＴ、ＦｉｎＦＥＴ、若しくはメモリーデバイスにおけるゲートを作製するにあたり、半導体基板上に、(予め)決定された移動度、リーク、及び／又はＥＯＴ(酸化膜換算膜厚)の仕様を満たす誘電体材料からなる少なくとも一層を成長させ、
上記ゲート電極を形成する前に、上記少なくとも一層の誘電体層とゲート電極との間の界面に、ランタンハフニウム酸化物材料を含む若しくはこれからなる、好ましくはＬａ_２Ｈｆ_２Ｏ_７からなる界面層を成長させ、上記界面層に接触する誘電体材料からなる少なくとも一層を、上記界面層材料と相違させることを特徴とする。
金属ゲート電極、ゲート誘電体及び界面層を備える新たなＭＯＳＦＥＴを開示している。その製造方法、及びその応用も提供する。 （もっと読む）