【課題】本発明は、様々なトランジスタタイプの金属ゲート電極の実効仕事関数及び閾値電圧を、簡便で、再生可能でまた効率的な方法で制御することができるＭＯＳＦＥＴデバイスを製造する方法を提供すること。
【解決手段】本発明は、ＭＯＳＦＥＴ、ＦｉｎＦＥＴ、若しくはメモリーデバイスにおけるゲートを作製するにあたり、半導体基板上に、(予め)決定された移動度、リーク、及び／又はＥＯＴ(酸化膜換算膜厚)の仕様を満たす誘電体材料からなる少なくとも一層を成長させ、
上記ゲート電極を形成する前に、上記少なくとも一層の誘電体層とゲート電極との間の界面に、ランタンハフニウム酸化物材料を含む若しくはこれからなる、好ましくはＬａ_２Ｈｆ_２Ｏ_７からなる界面層を成長させ、上記界面層に接触する誘電体材料からなる少なくとも一層を、上記界面層材料と相違させることを特徴とする。
金属ゲート電極、ゲート誘電体及び界面層を備える新たなＭＯＳＦＥＴを開示している。その製造方法、及びその応用も提供する。 （もっと読む）

【課題】シリコンを含んでなる下地上に均一性が良く、かつ欠陥が少ない酸化シリコン膜を形成する。
【解決手段】基板１上にボトム酸化シリコン膜１６ａ、窒化シリコン膜１６ｂおよびトップ酸化シリコン膜１６ｃからなるＯＮＯ膜を形成する。このトップ酸化シリコン膜１６ｃを形成するにあたり、まず、ＣＶＤ法によって、窒化シリコン膜１６ｂ上に酸化シリコン膜１６ｄを形成する。次いで、大気圧より減圧しながら窒化シリコン膜１６ｂ（基板１）を加熱した状態で、水素ガスと酸素ガスとを窒化シリコン膜１６ｂ上で反応させることによって、酸化シリコン膜１６ｂを成長させてトップ酸化シリコン膜１６ｃを形成する。 （もっと読む）

【課題】電界効果トランジスタを構成するｐ型半導体層内のドーパント不純物量やｐ型層とゲート絶縁膜間の界面準位密度を制御することにより、チャネルとなるｐ型半導体層の低抵抗を確保しつつ、コラプス現象を抑制し、更に高温での動作を安定化し、良好な信頼性を確保する。
【解決手段】基板２と、前記基板２の上に形成され、ｐ型のドーパントとともにｎ型のドーパントがドーピングされた前記基板と格子定数が異なるｐ型の窒化物系化合物半導体層３と、前記ｐ型の窒化物系化合物半導体層３上に形成された絶縁膜４と、前記ｐ型の窒化物系化合物半導体層３をチャネル層とするために前記ｐ型の窒化物系化合物半導体層３と電気的に接続されたソース電極Ｓ及びドレイン電極Ｄと、前記絶縁膜４上に形成されたゲート電極Ｇと、を有する電界効果トランジスタ１。 （もっと読む）

【課題】シリコン酸化膜を主成分とする酸化絶縁膜と炭化珪素半導体基板との界面における界面準位を低減して、チャネル移動度を改善してオン抵抗を小さくすることのできる炭化珪素半導体装置とその製造方法を提供すること。
【解決手段】炭化珪素半導体基板表面にシリコン酸化膜を主成分とする酸化物層を形成する工程を含む炭化珪素半導体装置の製造方法において、前記工程が、前記炭化珪素半導体基板表面に前記酸化物層を堆積した後に、非酸化性雰囲気中で前記堆積酸化物層を融液状態にする温度に昇温した後、１１４０℃以下に急冷してシリコン酸化膜を主成分とする酸化物層を形成する工程である炭化珪素半導体装置の製造方法とする。 （もっと読む）

【課題】一部のゲート絶縁膜に高誘電率膜を用いている半導体装置において、より簡略して形成することが半導体装置を提供する。
【解決手段】第一の領域と第二の領域とを有する半導体装置において、第一の領域（コア部１００）には、第一のゲート電極４、第二のゲート電極５および高誘電率ゲート絶縁膜３が形成されている。第一のゲート電極４と第二のゲート電極５とは、組成比が相違する。高誘電率ゲート絶縁膜３の上には、第一のゲート電極４と第二のゲート電極５が形成されている。また、第二の領域（Ｉ／Ｏ部２００）には、第三のゲート電極７、第四のゲート電極８およびＳｉＯＮ膜６またはＳｉＯ₂膜が形成されている。第三のゲート電極７と第四のゲート電極８とは、注入されている不純物元素の種類および／または濃度が異なる。また、ＳｉＯＮ膜６またはＳｉＯ₂膜上には、第三のゲート電極７と第四のゲート電極８が形成されている。 （もっと読む）

【課題】HEMTとダイオードとから成る複合半導体装置の小型化が要求されている。
【解決手段】本発明に従うHEMTとダイオードとから成る複合半導体装置は、電子走行層３と電子供給層４とを含む半導体領域５と、この一方の主面上に形成されたソース電極７及びドレイン電極８とゲート電極１２とを有し、更に、半導体領域５の一方の主面上におけるゲート電極１２とドレイン電極８との間にショットキー電極６０を有する。ショットキー電極６０は導体６０ａによってソース電極７に接続されている。ショットキー電極６０と半導体領域５とで形成されたショットキーダイオードは、帰還又は回生又は保護ダイオードとして機能する。このショットキーダイオードの電流はゲート電極１２に基づく空乏層に妨害されない。 （もっと読む）

【課題】本発明は半導体素子及びその製造方法に関し、特にゲート領域の長手方向で素子分離構造の両側壁に形成される垂直型ＳＯＩ(Silicon-on-Insulator)チャンネル構造を含むリセスチャンネル領域を形成するよう半導体素子を設計することにより、チャンネル面積の効率を増加させ、ショートチャンネル効果（Short channel effect）を改善し、漏洩電流を低減させリフレッシュ特性を改善することができる技術である。
【解決手段】半導体基板内に形成され、活性領域を画成する素子分離構造と活性領域内に形成され、ゲート領域の長手方向で両側の素子分離構造の側壁に位置した垂直型ＳＯＩチャンネル構造を含むリセスチャンネル領域と、ゲート領域のリセスチャンネル領域の上部に形成されるゲート構造物を含む半導体素子及びその製造方法。 （もっと読む）

【課題】 高誘電率ゲート絶縁膜と半導体基板との間に良質の界面層を形成することができ、ゲート絶縁膜に高誘電体材料を用いたことによるメリットを十分に生かす。
【解決手段】 高誘電率ゲート絶縁膜を用いたＭＩＳ型半導体装置の製造方法において、第１導電型の半導体基板１０上にゲート絶縁膜１３とすべき高誘電体膜１３ａを形成する工程と、基板１０を、水素ガス及び酸素ガスが含まれる雰囲気中で熱処理することにより、基板１０と誘電体膜１３ａとの間に界面層１３ｂを形成する工程と、界面層１３ｂを形成した後に、誘電体膜１３ａ上にゲート電極１４とすべき導電体膜を形成する工程と、導電体膜をゲートパターンに加工することによりゲート電極１４を形成する工程と、ゲート電極１４をマスクに基板１０に第２導電型不純物をドープすることにより、ソース・ドレイン領域１８，１９を形成する工程とを含む。 （もっと読む）

【課題】 スナップバック現象の発生が抑えられた横型の半導体装置を提供すること。
【解決手段】 半導体装置１０は、ドレイン領域３２と、ボディ領域３８と、ボディコンタクト領域３７と、ソース領域３６を備えている。ソース領域３６は、半導体上層２４の上表面３０に形成されている凸部５２内に形成されている。ボディコンタクト領域３７は、凸部５２以外に設けられている。ソース領域３６が、ドレイン領域３２とボディ領域３８とボディコンタクト領域３７が横方向に並んでいる水平面内から外れた位置に形成されている。 （もっと読む）

ＭＯＳデバイスは、ゲート誘電体上に配置されたゲート電極を有するゲートスタックと、ゲートスタックの両側面に形成された第１のスペーサ及び第２のスペーサと、第１のスペーサに近接するソース領域と、第２のスペーサに近接するドレイン領域と、ゲートスタックの下に位置し且つソース領域とドレイン領域との間に配置されたチャネル領域とを有する。本発明に従ったＭＯＳデバイスは更に、チャネル領域の下に位置し且つソース領域とドレイン領域との間に配置された埋め込み酸化物（ＢＯＸ）領域を含む。ＢＯＸ領域は、サリサイドスパイク不良を防止しながらトランジスタの抵抗及びゲート端部の接合寄生キャパシタンスを低減させるよう、より深いソース及びドレイン領域が形成されることを可能にする。
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【課題】 窒化物半導体が用いられている半導体装置において、信頼性の高い絶縁ゲート構造体を提供すること。
【解決手段】 絶縁ゲート構造体１０は、マグネシウムが不純物として導入されている窒化ガリウムの半導体領域１２を備えている。絶縁ゲート構造体１０は、半導体領域１２に接しており、不純物が実質的に導入されていない窒化アルミニウムの第１絶縁膜１４を備えている。絶縁ゲート構造体１０は、その第１絶縁膜１４によって半導体領域１２から隔てられている酸化シリコンの第２絶縁膜１６を備えている。絶縁ゲート構造体１０はさらに、第１絶縁膜１４を介して半導体領域１２に対向しているゲート電極１８を備えている。半導体領域１２には、一般式がAl_x Ga_y In_1-x-yＮ（但し、0≦x≦1、0≦y≦1、0≦1-x-y≦1）で表される窒化物半導体が用いられている。 （もっと読む）

【課題】シリサイド層を有するトランジスタにおいて、オン電流の高いトランジスタを得ることを課題とする。さらに、加熱処理等の工程を増やさずにオン電流の高いトランジスタを得ることを課題とする。
【解決手段】チャネル形成領域、不純物領域及びシリサイド層を有するシリコン膜と、ゲート絶縁膜と、ゲート電極と、不純物領域にシリサイド層を介して電気的に接続する配線とを有し、シリサイド層断面は、チャネル形成領域側の端点から膜厚が増加している第１領域と、第１領域と比べて膜厚が一定である第２領域とを有する半導体装置において、第１領域と第２領域は、シリサイド層断面の端点を通り、水平線とθ（０°＜θ＜４５°）の角度をなす直線がシリサイド層と不純物領域の界面と交わる点を通り、且つ水平線に対し垂直な線で分けられ、シリコン膜の膜厚に対する第２領域の膜厚比は０．６以上である。 （もっと読む）

【課題】シリンドリカルレンズアレイを用いて線状ビームを形成する際に、原ビームの光軸ずれを防止することでシリンドリカルレンズアレイにおける原ビームの入射位置のずれを防止し、安定的に均一強度分布の線状ビームを形成すること。
【解決手段】レーザ発振器から射出されるレーザビームを偏向する偏向ミラーと、転送レンズと、転送レンズを通過したレーザビームを複数に分割するシリンドリカルレンズアレイと、シリンドリカルレンズアレイで形成されたレーザビームを重ね合わせる集光レンズとを備え、レーザ発振器の射出口から偏向ミラーまでの距離をａ、偏向ミラーから前記転送レンズまでの距離をｂ、転送レンズからシリンドリカルレンズアレイの入射面までの距離をｃ、転送レンズの焦点距離をｆとした場合、これらが次式、
１／ｆ＝１／（ａ＋ｂ）＋１／ｃ
を満たすように配置する。 （もっと読む）

【課題】 高誘電率膜及びシリコン酸化膜が積層された基板を微細加工する際に、高誘電率膜のみを選択的に微細加工することが可能な微細加工処理剤及びそれを用いた微細加工処理方法を提供する。
【解決手段】 本発明の微細加工処理剤は、フッ化水素と、少なくとも２成分からなり、各成分のアクセプター数が３５以下、比誘電率が４０以下の溶媒とを含み、高誘電率膜に対する２５℃でのエッチレートがシリコン酸化膜に対する２５℃でのエッチレートの２倍以上であることを特徴とする。 （もっと読む）

【課題】応力を調整し、性能向上を図った半導体装置、およびその製造法を提供すること。
【解決手段】ゲート電極１０４は、半導体基板（バルクシリコン基板、ＳＯＩ層など）１０２から電気的に絶縁されている。第１側壁スペーサ１１０がゲート電極１０４の側壁に沿って形成される。上記犠牲側壁スペーサが第１側壁スペーサ１１０と隣接するように形成される。上記犠牲側壁スペーサおよび第１側壁スペーサ１１０は半導体基板１０２を覆っている。平坦化層は、該平坦化層の一部が上記犠牲側壁スペーサと隣接するように、半導体基板１０２を覆って形成されている。上記犠牲側壁スペーサが取り除かれ、エッチングによって半導体基板１０２内にくぼみが形成される。実質的に、上記くぼみは第１側壁スペーサ１１０と上記平坦化層の一部との間に配置されている。半導体材料（ＳｉＧｅ、ＳｉＣなど）１１６は上記くぼみに堆積される。 （もっと読む）

【課題】 カーボンナノチューブを細孔内に有するメソ構造体の管状細孔の方向性を、基板表面の異方性に基づく配向規制力を用いて、マクロスコピックなスケールで制御されている構造体およびその製造方法を提供する。
【解決手段】 基板上に形成された、均一な径の管状の細孔が一軸方向に配列した構造を有するメソ構造体膜と、前記メソ構造体膜の細孔内にカーボンナノチューブを有する構造体において、前記カーボンナノチューブが一軸配向を有していることを特徴とするものである。 （もっと読む）

【課題】 シリコン基板上に、しきい値特性のシフトを生じないリーク電流特性に優れたＨｆＳｉＯ_４膜を形成する。
【解決手段】 希フッ酸処理したシリコン基板表面に、Ｈｆと窒素を含む有機金属原料を供給し、ＨｆＮの核形成を行い、前記核形成工程の後、前記シリコン基板表面に、Ｈｆを含む有機金属原料とＳｉを含む有機原料とを供給し、Ｈｆシリケート膜をＣＶＤ法により成膜する。 （もっと読む）

【課題】高耐圧且つ低オン抵抗なノーマリーオフ型の半導体装置及びその製造方法を提供すること。
【解決手段】ｐ型半導体領域と、ｎ型半導体領域と、これらｐ型半導体領域とｎ型半導体領域との間に介在して設けられｐ型及びｎ型半導体よりも高抵抗な高抵抗領域と、を有する第１の層と、第１の窒化物半導体からなり第１の層の上に積層された第２の層と、第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなり第２の層の上に積層された第３の層と、第３の層の上に設けられたソース電極と、ドレイン電極と、ｐ型半導体領域に対向して第３の層の上に設けられたゲート電極と、を備え、ｐ型半導体領域はソース電極とゲート電極のいずれか一方と接続され、第１の層において、ゲート電極とドレイン電極間に対応する部分に高抵抗領域が設けられている。 （もっと読む）

【課題】コンタクト抵抗の低いトランジスタを提供する。
【解決手段】Ｐ型又はＮ型を付与する不純物元素を含む半導体膜と、その上に形成された絶縁膜と、少なくとも前記絶縁膜に形成されたコンタクトホールを介して前記半導体膜と電気的に接続された電極又は配線とを有し、前記半導体膜は、所定の深さよりも深い領域に含まれる前記不純物元素の濃度が第１の範囲（１×１０^２０／ｃｍ^３以下）であり、且つ前記所定の深さより浅い領域に含まれる前記不純物元素の濃度が第２の範囲（１×１０^２０／ｃｍ^３を超える）であり、前記半導体膜の、前記電極又は配線と接する部分よりも深い領域は、前記不純物元素の濃度が前記第１の範囲である。 （もっと読む）

【課題】ＭＯＳ界面の界面準位とバルクのゲート酸化膜中の欠陥とを共に提言し良質なゲート絶縁膜を得る。
【解決手段】基板１上に半導体層２を形成した後、プラズマＣＶＤ法によって第１のゲート酸化膜３を薄く生成する。次に、第１のゲート酸化膜３を形成したときよりも基板温度をより高くした状態で、第１のゲート酸化膜３の上に第２のゲート酸化膜４を形成する。基板温度が比較的低い状態で生成した第１のゲート酸化膜は、ＭＯＳ界面の界面準位がより低減されており、基板温度が比較的高い状態で生成した第２のゲート酸化膜は、その酸化膜中の欠陥が低減されているから、結果的に、第１及び第２のゲート酸化膜３及び４からなるゲート酸化膜は、ＭＯＳ界面の界面準位が低減され、且つゲート酸化膜中の欠陥が低減されたゲート酸化膜となり、良質なゲート酸化膜を形成することができる。 （もっと読む）