【課題】ゲート電極の空乏化を抑制しながら、電子移動度の劣化を低減することが可能な半導体装置を提供する。
【解決手段】この半導体装置では、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａは、ゲート絶縁膜７ａを部分的に覆うようにドット状に形成された金属含有層９ａと、金属含有層９ａ上に形成され、ゲート絶縁膜７ａの金属含有層９ａにより覆われていない部分に接触する下部ポリシリコン層１０ａとを含み、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂは、ゲート絶縁膜２７ａを部分的に覆うように形成された金属含有層２９ａと、金属含有層２９ａ上に形成され、ゲート絶縁膜２７ａの金属含有層２９ａにより覆われていない部分に接触する下部ポリシリコン層３０ａとを含み、ゲート電極８ａおよびゲート電極８ｂは、互いに異なる金属（ＨｆおよびＰｔ）を含む。 （もっと読む）

【課題】動作電圧の変動が少なく、正常に動作する半導体装置を提供すること。
【解決手段】表面チャネル型ｎＭＯＳＦＥＴ構造を備えたトランジスタ構造および表面チ
ャネル型ｐＭＯＳＦＥＴ構造を有備えたトランジスタ構造を有するデュアルゲート型周辺
トランジスタと、リセスチャネル構造を備えたｎＭＯＳＦＥＴ構造を有するセルトランジ
スタと、を含む半導体装置であって、前記セルトランジスタ中のゲート電極を構成するＮ
型ポリシリコン層に含まれるＮ型不純物の濃度が、略一定である半導体装置。 （もっと読む）

【課題】各トランジスタタイプの金属ゲート電極の仕事関数を、簡単で能率的に設計でき、トランジスタ又は使われたゲート絶縁体のジオメトリ及び／または大きさとは関係なくコントロール可能な二重の金属ゲートＣＭＯＳデバイスを製造する複雑でない製造方法を提供する。
【解決手段】 二重の完全ケイ化ゲートデバイスを製造する方法は、異なる厚さを有する半導体ゲート電極をそれぞれが有する少なくとも２つのＭＯＳＦＥＴデバイスを提供するステップと、前記半導体ゲート電極の各々の上に一定の厚さの金属層を積層するステップと、熱処理を遂行するステップとを含み、前記半導体ゲート電極を完全にケイ化するように、各々の半導体厚さを選択し、それによって前記少なくとも２つのＭＯＳＦＥＴは異なる仕事関数を有する。 （もっと読む）

【課題】多重仕事関数金属窒化物ゲート電極を有するＭＯＳトランジスタが提供される。
【解決手段】ＭＯＳトランジスタは半導体基板及び前記半導体基板上に配置された中心ゲート電極を具備する。前記中心ゲート電極は金属窒化物からなる。前記中心ゲート電極の両側壁上にそれぞれソース側ゲート電極及びドレイン側ゲート電極が提供される。前記ソース／ドレイン側ゲート電極は窒素よりも小さい電気陰性度を有する第１不純物または窒素よりも大きい電気陰性度を有する第２不純物を含むドープ金属窒化物からなる。前記ＭＯＳトランジスタを採用するＣＭＯＳ集積回路素子及びその製造方法も提供される。 （もっと読む）

【課題】ゲート電極の少なくともゲート絶縁膜側をハフニウムと窒素とを含む膜で形成し、そのハフニウムと窒素とを含む膜中の窒素を適性な組成比にすることで、従来から用いられているＰｏｌｙ−Ｓｉ電極とほぼ同レベルの良好な移動度を得ることを実現する。
【解決手段】半導体基板１１上にゲート絶縁膜１４を介してゲート電極１５を備えた電界効果トランジスタからなる半導体装置１であって、前記ゲート電極１５は少なくとも前記ゲート絶縁膜１４側がハフニウムと窒素とを含む膜からなり、前記ハフニウムと窒素とを含む膜は少なくとも窒素を含みかつハフニウムと窒素とに対する窒素の組成比が５１％以下である。 （もっと読む）

【課題】シリコン酸化膜中に導入する窒素の窒素濃度及び偏析位置を制御する工程を有する半導体装置の製造方法を提供する。
【解決手段】半導体装置１８の製造方法は、基板１０上にシリコン酸化膜１２を形成するシリコン酸化膜形成工程１と、シリコン酸化膜１２上にシリコン膜１４を形成する工程（シリコン膜形成工程２）と、シリコン膜１２が最表面に形成された基板１０に対して熱窒化処理を行うことにより、シリコン酸化膜１２中に窒素を導入する工程（熱窒化処理工程３）とを有する。 （もっと読む）

【課題】半導体基板と半導体基板上に形成されたドープされた導電膜を含む半導体素子を提供する。
【解決手段】拡散バリヤ膜がドープされた導電膜上に形成される。拡散バリヤ膜は、非晶質半導体物質を含む。オーミックコンタクト膜が拡散バリヤ膜上に形成される。金属バリヤ膜がオーミックコンタクト膜上に形成される。金属膜が金属バリヤ膜上に形成される。これにより、界面抵抗を所望の範囲内に維持できながら、オーミックコンタクト膜下部の導電体にドープされた不純物が外部に拡散することを効果的に防止できて、多層構造を採用した半導体素子の反転キャパシタンス特性などを向上させることができる。 （もっと読む）

本発明は、ゲート絶縁膜上に形成されると共にゲート物質から形成されるゲート電極及び半導体基板を有するMIS型半導体デバイスを提供する。ゲート電極は、基板に向かう方向に向けられる第一の側部及び前記基板から離れる方向に向けられる第二の測部を有し、前記活性化された結晶ゲート物質の第一の層は、10¹⁹イオン/cm³又はそれより高いドーピングレベルを有する活性化された結晶ゲート物質の第一の層と、前記活性化された結晶ゲート物質の第一の層の前記第二の側部におけるゲート物質の第二の層とを有する。本発明は、このようなデバイスを製造する方法も提供する。
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【課題】シリコンウエハにおいて金属汚染に強いエピタキシャルシリコンウエハの製造方法を得ること。
【解決手段】シリコンウエハ上にシリコンのエピタキシャル層を成長させるエピタキシャル層成長工程と、シリコンウエハに対して６００〜９００℃で１時間以上の熱処理を行う低温熱処理工程と、シリコンウエハに対して１０００〜１０５０℃で１〜１２時間の熱処理を行う高温熱処理工程と、を含み、低温熱処理工程と高温熱処理工程のうち少なくとも一方の熱処理の一部を酸化雰囲気下で行う。 （もっと読む）

【課題】 ＣＭＯＳデバイスの自己形成金属シリサイド化ゲートを提供すること。
【解決手段】 シリサイドが自己形成され（すなわち、別個の金属／シリコン反応ステップを必要とせずに形成され）、シリコン材料のＣＭＰ又はエッチ・バックを必要としない、金属シリサイド・ゲートをＦＥＴデバイスに形成するためのプロセス。第１のシリコン材料層（３）（ポリシリコン又はアモルファス・シリコン）が、ゲート誘電体（２）の上に形成され、次いで、金属層（４）が第１のシリコン材料層（３）の上に形成され、金属層（４）の上に第２のシリコン材料層（５）が形成される。その後、ソース／ドレイン活性化アニールのような高温（７００℃より高い）処理ステップが実施され、このステップは、金属層（４）の金属を第１のシリコン材料層（１３）におけるシリコン材料と反応させることにより、ゲート誘電体（２）の上にシリサイド層（３０）を形成するのに有効である。第２の高温処理ステップ（ソース／ドレインのシリサイド化のような）を実施することができ、これは第２のシリコン材料層（５）におけるシリコン材料から第２のシリサイド層（５０）を形成するのに有効である。シリサイド層の厚さは、高温処理において、第１のシリコン材料層の実質的にすべて及び第２のシリコン材料層の少なくとも一部が、シリサイド材料で置き換えられるような厚さである。従って、完全シリサイド化ゲート構造体を生成することができる。 （もっと読む）

【課題】 絶縁性金属酸化膜をゲート絶縁膜に使用したMOSトランジスタの特性を向上させることができる半導体装置とその製造方法を提供すること。
【解決手段】シリコン（半導体）基板１と、シリコン基板１の上に形成され、絶縁性金属酸化物で構成されるゲート絶縁膜１４と、ゲート絶縁膜１４の上に形成され、シリコンを含有するゲート電極１８と、ゲート電極１８の側方のシリコン基板１０に形成され、ゲート絶縁膜１４とゲート電極１８と共にMOSトランジスタTR₁を構成するソース／ドレイン領域２２とを有し、ゲート電極１８の少なくとも下面に鉄族元素を拡散させたことを特徴とする半導体装置による。 （もっと読む）

【課題】ゲート電極に含まれる不純物に起因した品質の低下が抑制された高品質の半導体装置およびその製造方法を得ること。
【解決手段】半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、不純物が導入された複数の半導体膜が積層されてなるゲート電極と、を備え、前記ゲート電極は、前記不純物の不純物濃度プロファイルが前記複数の半導体膜の各層において急峻なピークを有し、前記絶縁膜上に形成された最下層の前記半導体膜の前記絶縁膜近傍における不純物濃度が他の前記半導体膜の不純物濃度よりも小とされている。 （もっと読む）

【課題】 半導体装置のシリサイド膜の製造方法が開示される。
【解決手段】 まず、第１シリサイド膜を形成する。そして、前記第１シリサイド膜のうち、不連続部分がある場合、前記不連続部分に金属物質を選択的蒸着して、前記金属物質によって電気的に連結された第２シリサイド膜を形成する。前述した方法は、８０ｎｍ以下のデザインルールを有する半導体ゲート電極上に不連続部分を含まないシリサイド膜を形成することができるのみならず、不連続部分を連結する工程で追加熱処理工程を行わなくても良いので、トランジスタの特性劣化を防止することができる。 （もっと読む）

【課題】 半導体基板４上にシリコン酸化膜５を介して例えばゲ−ト電極２を形成するに際し、このゲ−ト電極２を複数の多結晶シリコン層６の積層体で構成する。ゲ−ト電極２の部分は、非晶質層の堆積工程とこの非晶質材料の結晶化（再結晶化）工程とを有する薄膜の製造方法により形成する。この際、１回に成膜する非晶質層の厚さが不良事象に応じて決定される臨界応力値によって規定される厚み以下であるように非晶質層の堆積を複数回に分割して行い、各非晶質層の堆積工程後毎に非晶質材料を結晶化させ、かつ非晶質層堆積工程と非晶質材料結晶化工程を繰り返すことにより必要な膜厚の多結晶層６の積層構造体を得る。
【解決手段】 半導体装置の電気特性の劣化と、層間剥離，層内での割れ等の不良を防止し、かつ多結晶材料層の積層により、所望厚さで小粒径の多結晶層が得られる。 （もっと読む）

【課題】 上部領域が破損しにくいゲート・スタックを提供する。
【解決手段】 半導体基板（１１０）においてソース／ドレイン領域を定めるのに用いられるゲート・スタック構造体及びその製造方法である。本方法は、（ａ）基板（１１０）の上にゲート誘電体層（１２０）を形成し、（ｂ）ゲート誘電体層（１２０）の上にゲート・ポリシリコン層（１３０）を形成し、（ｃ）ゲート・ポリシリコン層（１３０）の上部層（１３０ａ）にｎ型ドーパントを注入し、（ｄ）基板（１１０）の上にゲート・スタック（１３２、１３４、１２２）を形成するように、ゲート・ポリシリコン層（１３０）及びゲート誘電体層（１２０）の一部をエッチングによって除去し、（ｅ）窒素運搬ガスの存在下でゲート・スタック（１３２、１３４、１２２）の側壁を熱酸化することを含む。結果として、拡散バリア層（１７０）が、ドープ濃度に関わらずゲート・スタック（１３２、１３４、１２２）のポリシリコン材料内の同じ深さのところに形成される。したがって、ゲート・スタックのｎ型ドープ領域（１３２）は、ゲート・スタック（１３２、１３４、１２２）の非ドープ領域（１３４）の幅と等しい幅を有する。 （もっと読む）

従来のＣＭＯＳゲートスタックと比べて反転キャパシタンスを増大させるＣＭＯＳゲートスタックが記載される。ゲート誘電体層に近い従来のポリＳｉゲートの代わりに、ポリＳｉＧｅゲートを用いて、活性化され得る埋込まれたドーパント量を増加させる。この増加は、従来のＣＭＯＳゲートスタックにおける反転キャパシタンスを制限するポリシリコンの枯渇を克服する。ポリＳｉＧｅ層をゲートスタックに組込むために、ゲート誘電体層とポリＳｉＧｅ層との間にＳｉ薄層を堆積させる。適切なサリサイド形成を確実にするために、ポリＳｉＧｅ層の上にポリＳｉ層のキャップを被せる。ポリＳｉＧｅの上に微粒子のポリＳｉを得るために、ポリＳｉ層とポリＳｉＧｅ層の間に第２のＳｉ層を堆積させる （もっと読む）

【課題】
ショートチャネル効果を防止してメモリ素子のしきい電圧の調整を容易にし、ストレージノード接合領域で発生する接合漏れ電流を減少させてメモリ素子のデータ保持時間を増大させることのできるメモリ素子及びその製造方法を提供すること。
【解決手段】
凹部（６００）が形成された半導体基板（６１０）と、凹部内部の半導体基板の表面下部に形成された第１接合領域（６７０Ａ）と、凹部外部の半導体基板の表面下部に形成された複数の第２接合領域（６７０Ｂ）と、第１接合領域と第２接合領域との間の半導体基板の上に形成され、少なくとも一部分が凹部内部の半導体基板の上に形成されるゲート構造（６５５）と、ゲート構造間の埋込により第１接合領域上に形成される第１コンタクトプラグ（６９０Ａ）と、ゲート構造間の埋込により第２接合領域上に形成される複数の第２コンタクトプラグ（６９０Ｂ）とを備えることを特徴とするメモリ素子を提供する。 （もっと読む）

【課題】厚み均一で且つ低抵抗のシリサイド層をゲート電極に有する半導体装置およびその製造方法を提供する。
【解決手段】シリサイド化する高融点金属の堆積前に、ゲート電極上面に角が発生しないように端部丸めを実施した後にシリサイド化を行ことで、熱処理時に発生する膜応力の集中を緩和し、均一でかつ十分な厚さのシリサイド層を形成する。 （もっと読む）

【課題】 チャネル移動度の向上を利用して性能を改善した半導体デバイス構造およびその製造方法を提供する。
【解決手段】 半導体デバイス構造を製造する方法であって、基板を設けるステップと、基板上に電極を設けるステップと、電極内に開口を有するくぼみを形成するステップと、くぼみ内に細粒半導体材料を配置するステップと、開口を覆ってくぼみ内に細粒半導体材料を閉じこめるステップと、上述のステップの結果として得られる構造をアニーリングするステップと、
を含む。 （もっと読む）

集積化した金属珪化物トランジスタゲート電極を有するトランジスタを半導体アセンブリ内に形成する方法を提供する。トランジスタゲートは部分的に、金属を溝内に存在させた状態でエピタキシャルシリコンと反応させることにより製造する。前記溝内で前記金属珪化物上にトランジスタゲート分離キャップ層を形成する。任意ではあるが溝スペーサを設けて所定の製造処理の臨界的な寸法上の制約を低減させ、従って、形状寸法が臨界的な寸法よりも小さいトランジスタを形成しうるようにすることができる。
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