半導体装置およびその製造方法
【課題】ゲート電極の少なくともゲート絶縁膜側をハフニウムと窒素とを含む膜で形成し、そのハフニウムと窒素とを含む膜中の窒素を適性な組成比にすることで、従来から用いられているＰｏｌｙ−Ｓｉ電極とほぼ同レベルの良好な移動度を得ることを実現する。
【解決手段】半導体基板１１上にゲート絶縁膜１４を介してゲート電極１５を備えた電界効果トランジスタからなる半導体装置１であって、前記ゲート電極１５は少なくとも前記ゲート絶縁膜１４側がハフニウムと窒素とを含む膜からなり、前記ハフニウムと窒素とを含む膜は少なくとも窒素を含みかつハフニウムと窒素とに対する窒素の組成比が５１％以下である。
【解決手段】半導体基板１１上にゲート絶縁膜１４を介してゲート電極１５を備えた電界効果トランジスタからなる半導体装置１であって、前記ゲート電極１５は少なくとも前記ゲート絶縁膜１４側がハフニウムと窒素とを含む膜からなり、前記ハフニウムと窒素とを含む膜は少なくとも窒素を含みかつハフニウムと窒素とに対する窒素の組成比が５１％以下である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ特性として高い移動度が得られる半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
トランジスタの高集積化、高速化は、スケーリング則に基づき、トランジスタの微細化によって実現してきている。ゲート絶縁膜の薄膜化が進められ、例えばゲート長が０．１μｍ以下のトランジスタでは、ゲート絶縁膜を２ｎｍ以下の厚さの薄膜にする必要がある。通常、ゲート電極材料には多結晶シリコン（以下Ｐｏｌｙ−Ｓｉという）が用いられてきている。この理由としては、ゲート電極直下のゲート絶縁膜との界面が安定している点や、イオンインプランテーション、拡散等の技術を用いてＰｏｌｙ−Ｓｉ内部へ不純物を導入することが容易なので、不純物の元素や濃度を選択して、ＮチャネルＭＯＳ型電界効果トランジスタ（以下ＮＭＯＳＦＥＴという）およびＰチャネルＭＯＳ型電界効果トランジスタ（以下ＰＭＯＳＦＥＴという）各々に、最適な仕事関数を持つゲート電極を形成し、最適なしきい値を得ることが可能である点が挙げられる。
【０００３】
しかしながら、トランジスタの微細化が進むにしたがって、ゲート電極の空乏化の問題が顕著になってきている。このゲート電極の空乏化はＰｏｌｙ−Ｓｉが半導体であるがゆえに抑制困難な現象である。そこで、Ｐｏｌｙ−Ｓｉに変わって金属膜を直接ゲート絶縁膜上に成膜することによって、ゲート電極の空乏化が抑制できることが報告され、金属ゲートの開発が注目されている。
【０００４】
しかし、金属ゲートを１種類の金属で形成した場合は、ゲート電極の仕事関数はＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴともに同じ値となるので、従来のＰｏｌｙ−Ｓｉゲートのように、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのゲート電極の仕事関数を調整することが困難になり、適正なしきい値を得ることができない。これを克服するためには、デュアル金属ゲート、すなわち、ＮＭＯＳＦＥＴの金属ゲート電極にはＮ型Ｐｏｌｙ−Ｓｉと同様の仕事関数を有し、ＰＭＯＳＦＥＴの金属ゲート電極にはＰ型Ｐｏｌｙ−Ｓｉと同様の仕事関数を得るように、各々の金属材料を選択することが提案されている（例えば、非特許文献１参照。）。
【０００５】
ＮＭＯＳＦＥＴに適するしきい値を得るためには、４．０ｅＶ近辺の仕事関数を有する金属材料が適している。ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）等はＮＭＯＳＦＥＴに適した仕事関数を有しているが、反応性が高く、下地のゲート絶縁膜を還元するという問題点がある（例えば、非特許文献２参照。）。またゲート絶縁膜とゲート電極との反応性が高いので、ゲート絶縁膜が薄くなり、リーク電流が増大する懸念がある。
【０００６】
そこで、本願発明者はゲート電極に窒化ハフニウム膜を用いたデバイスを作成し評価を実施した。上記した電流リークの問題は無いことが確認できた。しかし、新たに電子の移動度が劣化するという問題が判った。図１１に電子の移動度を評価した結果を示す。この図１１では、ゲート電極に、Ｐｏｌｙ−Ｓｉ膜、窒化ハフニウム膜中の窒素の組成比を変化させた膜、ハフニウムシリサイド膜を用いた場合を示した。なお、ゲート絶縁膜には酸化シリコン（ＳｉＯ2）膜を用いた。
【０００７】
図１１に示すように、窒化ハフニウム膜をゲート電極として用いた場合、移動度が大きく劣化し、しかも、窒化ハフニウム膜中の窒素量が増加すると、移動度の劣化が大きくなる傾向にあることが分かった。
【０００８】
【非特許文献１】Chang Seo Park、Byung Jin Cho、Dim-Lee Kwong著「Thermally Stable Fully Silicided Hf-Silicide Metal-Gate Electrode」IEEE ELECTRON DEVICE LETTERS VOL.25,NO.6, JUNE 2004年
【非特許文献２】Y.Akasaka et al.著「Material Selection for the Metal Gate/High-K Transistors」 Ext. Abst. SSDM 2004, p.196
【発明の開示】
【発明が解決しようとする課題】
【０００９】
解決しようとする問題点は、窒化ハフニウム膜をゲート電極に用いると、移動度が大きく劣化するという点である。その結果、ＭＯＳＦＥＴの動作速度が遅くなることが問題点である。
【００１０】
本発明は、Ｐｏｌｙ−Ｓｉゲート電極と比較して移動度の劣化が少ないＭＯＳＦＥＴを得ることが可能な、窒化ハフニウム膜中の窒素の組成比を規定することを課題とする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、半導体基板上にゲート絶縁膜を介してゲート電極を備えた電界効果トランジスタからなる半導体装置であって、前記ゲート電極は少なくとも前記ゲート絶縁膜側がハフニウムと窒素とを含む膜からなり、前記ハフニウムと窒素とを含む膜は少なくとも窒素を含みかつハフニウムと窒素とに対する窒素の組成比が５１％以下であることを特徴とする。
【００１２】
本発明の半導体装置では、ゲート電極の少なくともゲート絶縁膜側がハフニウムと窒素とを含む膜からなり、ハフニウムと窒素とを含む膜は少なくとも窒素を含みかつハフニウムと窒素とに対する窒素の組成比が５１％以下であることから、少なくともゲート絶縁膜との界面はハフニウムと窒素との化合物となっているので、ポリシリコンゲート電極と比較して移動度の劣化が少ないものとなっている。一方、窒素の組成比が５１％よりも多くなると移動度が急激に低下してくるようになる。他方、窒素の組成比が５１％以下であれば移動度はトランジスタとして要求される範囲内、例えばＰｏｌｙ−Ｓｉ電極を用いた場合の移動度と比較して８０％以上の値を有する範囲内にある。したがって、窒素の組成比は５１％以下としている。
【００１３】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程を備えた半導体装置の製造方法であって、前記ゲート電極を形成する工程は少なくとも前記ゲート絶縁膜側をハフニウムと窒素とを含む膜で形成する工程を含み、前記ハフニウムと窒素とを含む膜は少なくとも窒素を含みかつハフニウムと窒素とに対する窒素の組成比が５１％以下の膜で形成されることを特徴とする。
【００１４】
本発明の半導体装置の製造方法では、ゲート電極を形成する工程で、少なくともゲート絶縁膜側をハフニウムと窒素とを含む膜で形成することから、少なくともゲート絶縁膜との界面にはハフニウムと窒素との化合物層が形成される。このため、ポリシリコンゲート電極と比較して移動度の劣化が少ないものとなっている。一方、窒素の組成比が５１％よりも多くなると移動度が急激に低下してくるようになる。他方、窒素の組成比が５１％以下であれば移動度はトランジスタとして要求される範囲内、例えばＰｏｌｙ−Ｓｉ電極を用いた場合の移動度と比較して８０％以上の値を有する範囲内にある。したがって、窒素の組成比は５１％以下としている。
【発明の効果】
【００１５】
本発明の半導体装置は、従来から用いられているＰｏｌｙ−Ｓｉ電極とほぼ同レベルの良好な移動度を得ることが可能になる。
【００１６】
本発明の半導体装置の製造方法は、従来から用いられているＰｏｌｙ−Ｓｉ電極とほぼ同レベルの良好な移動度を得ることが可能な半導体装置を得ることが可能になる。
【発明を実施するための最良の形態】
【００１７】
本発明の半導体装置は、例えば、ゲート絶縁膜上にゲート電極を有するＮＭＯＳＦＥＴにおいて、ゲート電極の少なくともゲート絶縁膜側が、ハフニウム（Ｈｆ）と窒素（Ｎ）とを含む膜で形成されていて、ハフニウムと窒素とに占める窒素の組成比Ｎ／（Ｈｆ＋Ｎ）が５１％以下となっているものである。
【００１８】
以下、本発明の半導体装置の一実施形態に係る第１例を、図１の概略構成断面図によって説明する。図１では、一例として、ＮＭＯＳＦＥＴについて説明する。
【００１９】
図１に示すように、半導体基板１１に素子分離領域１２が形成され、素子形成領域１３が区画されている。上記半導体基板１１には、一例としてシリコン基板を用い、上記素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）構造とする。なお、素子分離領域１２の構造は、特に限定はされず、ＬＯＣＯＳ（Local Oxidation of Silicon）構造、改良ＬＯＣＯＳ構造等、種々の素子分離構造を採用することも可能である。上記半導体基板１１の素子形成領域１３上にはゲート絶縁膜１４を介してゲート電極１５が形成されている。上記ゲート絶縁膜１４は、例えば酸化シリコン膜もしくは高誘電率膜（例えばハフニウムオキサイド（ＨｆＯx）、ハフニウムシリケート（ＨｆＳｉＯx）、ハフニウムアルミネート（ＨｆＡｌＯx）等）で形成されている。上記ゲート電極１５は、ハフニウムと窒素とを含む膜で形成されている。したがって、ゲート電極１５のゲート絶縁膜１４側は少なくともハフニウムと窒素とを含む膜で形成されることになる。また、ゲート電極１５の両側における半導体基板１１にはソース・ドレイン領域１６、１７が形成されている。
【００２０】
次に、ハフニウムと窒素とを含む膜（ＨｆＮx膜）中の窒素の組成比と移動度の関係について、図２および図３により説明する。図２では、縦軸に電子の移動度を示し、横軸に窒化ハフニウム中の窒素の組成比を示し、図３では、縦軸に電子の移動度を示し、横軸にゲートにかかる電界を示す。
【００２１】
図２および図３に示すように、ハフニウム（Ｈｆ）のみでゲート電極を形成した場合には、ポリシリコンゲート電極に近い移動度を得ることができ、また、少なくとも窒素を含み、窒素の組成比が５１％以下であれば、ポリシリコンゲート電極やハフニウムゲート電極を用いた場合とほぼ同等の２８０ｃｍ2／Ｖｓ（電界Ｅeff＝０．８ＭＶ／ｃｍにおける値）程度以上の移動度を得ることができる。特にゲート長が４５ｎｍ以下の世代のトランジスタでは移動度がポリシリコンゲート電極を用いたトランジスタで得られる移動度の８５％程度以上の移動度を確保したいという要求がある。このような要求も窒素の組成比を５１％以下とすることで満たすことができる。
【００２２】
また、ゲート長が４５ｎｍ以下の世代のトランジスタでは、酸化シリコンのゲート絶縁膜の代わりに、酸化シリコンよりも誘電率の高い、いわゆる高誘電率膜（ｈｉｇｈ−ｋ膜）を用いるようになるといわれている。図４に示すように、ゲート電極にハフニウムと窒素とを含む膜（ＨｆＮx膜）を用いた場合、高誘電率膜を用いたトランジスタのほうがゲート絶縁膜に酸化シリコン膜を用いたトランジスタよりも移動度が高くなる。図示はしていないが、同様に、膜中の窒素の組成比が５１％以下とするハフニウムと窒素とを含む膜（ＨｆＮx膜）を用いたゲート電極のトランジスタでも、酸化シリコン膜をゲート絶縁膜に用いた場合よりも高い移動度を得ることが可能になる。
【００２３】
上記図２〜図４によって説明したように、ゲート電極１５に用いるハフニウムと窒素とを含む膜（ＨｆＮx膜）の窒素の組成比〔Ｎ／（Ｈｆ＋Ｎ）〕は、５１％以下とすることが好ましく、より好ましくはポリシリコン電極を用いた場合とほぼ同等の移動度が得られるように、窒素の組成比を５０％以下とする。
【００２４】
上記半導体装置１では、ゲート電極１５がハフニウムと窒素とを含む膜からなり、その窒素の組成比が少なくとも窒素を含み５１％以下であることから、本発明の半導体装置１は、従来から用いられているＰｏｌｙ−Ｓｉ電極とほぼ同レベルの良好な移動度を得ることが可能になる。また、ＭＯＳＦＥＴに適した仕事関数を有する材料に少量の窒素（Ｎ2）を添加することによって形成することもできるため、ＭＯＳＦＥＴに適した仕事関数が得られ、ＭＯＳＦＥＴに適したしきい値電圧（Ｖth）を得ることができるので、ＭＯＳＦＥＴの性能の向上が図れる。また、少なくともゲート絶縁膜との界面にはハフニウムと窒素との化合物が形成されるため、下地のゲート絶縁膜との反応性を低減することができるので、ゲートリークが抑制できて、ゲート絶縁膜の薄膜化を実現することが可能になるという利点がある。
【００２５】
次に、本発明の半導体装置の一実施形態に係る第２例を、図５の概略構成断面図によって説明する。
【００２６】
図５に示すように、半導体基板１１に素子分離領域１２が形成され、素子形成領域１３が区画されている。上記半導体基板１１には、一例としてシリコン基板を用い、上記素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）構造とする。なお、素子分離領域１２の構造は、特に限定はされず、ＬＯＣＯＳ（Local Oxidation of Silicon）構造、改良ＬＯＣＯＳ構造等、種々の素子分離構造を採用することも可能である。上記半導体基板１１の素子形成領域１３上にはゲート絶縁膜１４を介してゲート電極１５が形成されている。上記ゲート絶縁膜１４は、例えば酸化シリコン膜もしくは高誘電率膜（例えばハフニウムオキサイド（ＨｆＯx）、ハフニウムシリケート（ＨｆＳｉＯx）、ハフニウムアルミネート（ＨｆＡｌＯx）等）で形成されている。上記ゲート電極１５は、上記ゲート絶縁膜１４側のハフニウムと窒素とを含む膜１８とその上層の導電膜１９とで形成されている。したがって、ゲート電極１５のゲート絶縁膜１４側は少なくともハフニウムと窒素とを含む膜１８で形成されることになる。また、ゲート電極１５の両側における半導体基板１１にはソース・ドレイン領域１６、１７が形成されている。
【００２７】
上記導電膜１９は、例えば、多結晶シリコン膜、１層以上の金属膜もしくは金属化合物膜、多結晶シリコン膜と金属膜との積層膜、または多結晶シリコン膜と金属化合物膜との積層膜とからなる。上記金属膜には、例えば、タングステン膜、タンタル膜等を用いることができ、上記金属化合物膜には、例えば、窒化タンタル膜、窒化チタン膜、窒化タングステン等を用いることができる。
【００２８】
上記ハフニウムと窒素とを含む膜（ＨｆＮx膜）１８は、上記図２〜図４によって説明したように、ゲート電極１５に用いるハフニウムと窒素とを含む膜（ＨｆＮx膜）の窒素の組成比〔Ｎ／（Ｈｆ＋Ｎ）〕は、５１％以下とすることが好ましく、より好ましくは、ポリシリコン電極を用いた場合とほぼ同等の移動度が得られるように、窒素の組成比を５０％以下とする。
【００２９】
上記半導体装置２では、ゲート電極１５の少なくともゲート絶縁膜１４側がハフニウムと窒素とを含む膜からなり、その窒素の組成比が少なくとも窒素を含み５１％以下であることから、本発明の半導体装置２は、従来から用いられているＰｏｌｙ−Ｓｉ電極とほぼ同レベルの良好な移動度を得ることが可能になる。また、ＭＯＳＦＥＴに適した仕事関数を有する材料に少量の窒素（Ｎ2）を添加することによって形成することもできるため、ＭＯＳＦＥＴに適した仕事関数が得られ、ＭＯＳＦＥＴに適したしきい値電圧（Ｖth）を得ることができるので、ＭＯＳＦＥＴの性能の向上が図れる。また、少なくともゲート絶縁膜との界面にはハフニウムと窒素との化合物が形成されるため、下地のゲート絶縁膜との反応性を低減することができるので、ゲートリークが抑制できて、ゲート絶縁膜の薄膜化を実現することが可能になるという利点がある。
【００３０】
上記半導体装置１、２では、ゲート電極の構造としてプレーナ構造で説明したが、埋め込み型ゲート構造（例えばダマシンゲート構造）でも、上記ゲート電極を適用することができる。
【００３１】
次に、本発明の半導体装置の一実施形態に係る第３例として埋め込み型ゲート構造の半導体装置の一例を、図６の概略構成断面図によって説明する。
【００３２】
図６に示すように、半導体基板１１には、トランジスタの形成領域を分離する素子分離領域１２が、例えばＳＴＩ（Shallow Trench Isolation ）技術により形成されている。この素子分離領域１２はＬＯＣＯＳ(Local Oxidation of Silicon )技術により形成されたものであってもよい。上記半導体基板１１のトランジスタの形成領域にはウエル（図示せず）が形成されていてもよい。また、上記ウエルの上層にしきい値電圧を調整するための不純物が導入されていてもよい。
【００３３】
上記半導体基板１１上には、第１絶縁膜３１と第２絶縁膜３２とが積層して形成され、この第１絶縁膜３１と第２絶縁膜３２のトランジスタの形成領域には溝３３が形成されている。上記溝３３の内面には、ゲート絶縁膜３４が形成されている。さらに、上記溝３３の内部には上記ゲート絶縁膜３４を介してゲート電極３５が形成されている。このゲート電極３５は、例えば、ゲート絶縁膜３４側がハフニウムと窒素とを含む膜３８で形成され、その上層が導電膜３９で形成されている。このハフニウムと窒素とを含む膜３８は、窒素の組成比が少なくとも窒素を含み５１％以下となるように形成されている。また、上記ゲート絶縁膜３４は、例えば酸化シリコン膜もしくは高誘電率膜（例えばハフニウムオキサイド（ＨｆＯx）、ハフニウムシリケート（ＨｆＳｉＯx）、ハフニウムアルミネート（ＨｆＡｌＯx）等）で形成されている。
【００３４】
上記ゲート電極１５は、ハフニウムと窒素とを含む膜３８と導電膜３９との積層構造としたが、ハフニウムと窒素とを含む膜３８の単層構造として溝３３内をハフニウムと窒素とを含む膜３８で埋め込む構造とすることもできる。
【００３５】
また、トランジスタがＬＤＤ（Lightly Doped Drain）構造をなしている場合には、上記ゲート電極３５の両側における上記半導体基板１１上層には低濃度層４１、４２が形成されている。また上記ゲート電極３５の側壁にはサイドウォール４３が形成されている。さらに上記ゲート電極３５の両側における上記半導体基板１１（ウエル領域）上層には、上記低濃度層４１、４２を介してトランジスタのソース・ドレイン領域４５、４６が形成されている。
【００３６】
上記半導体装置３では、ゲート電極３５の少なくともゲート絶縁膜３４側がハフニウムと窒素とを含む膜３８からなり、その窒素の組成比が少なくとも窒素を含み５１％以下であることから、本発明の半導体装置３は、従来から用いられているＰｏｌｙ−Ｓｉ電極とほぼ同レベルの良好な移動度を得ることが可能になる。また、ＭＯＳＦＥＴに適した仕事関数を有する材料に少量の窒素（Ｎ2）を添加することによって形成することもできるため、ＭＯＳＦＥＴに適した仕事関数が得られるので、ＭＯＳＦＥＴに適したしきい値電圧（Ｖth）を得ることができ、ＭＯＳＦＥＴの性能の向上が図れる。少なくともゲート絶縁膜３４との界面にはハフニウムと窒素との化合物が形成されるため、下地のゲート絶縁膜３４との反応性を低減することができるので、ゲートリークが抑制できて、ゲート絶縁膜３４の薄膜化を実現することが可能になるという利点がある。
【００３７】
また、ゲート電極３５をハフニウムと窒素とを含む膜３８と導電膜３９との積層構造とすることによりハフニウムと窒素とを含む膜３８の膜厚を薄膜化することができる。これによって、下地のゲート絶縁膜３４と反応するハフニウムの量を低減することが可能になるので、ゲート電極３５にハフニウムと窒素とを含む膜３８を用いたことによるゲート絶縁膜１４の薄膜化をさらに抑制することができる。
【００３８】
次に、本発明の半導体装置の製造方法の一実施形態に係る第１例を、図７の製造工程断面図によって説明する。この製造方法は、前記図１によって説明した半導体装置１の製造方法である。
【００３９】
図７（１）に示すように、半導体基板１１に素子分離領域１２を形成し、素子形成領域１３を区画する。上記半導体基板１１には、一例としてシリコン基板を用い、上記素子分離領域１２を、例えばＳＴＩ（Shallow Trench Isolation）構造に形成する。なお、素子分離領域１２の構造は、特に限定はされず、ＬＯＣＯＳ（Local Oxidation of Silicon）構造、改良ＬＯＣＯＳ構造等を採用することも可能である。上記半導体基板１１上にゲート絶縁膜１４を形成する。このゲート絶縁膜１４は例えば酸化シリコン膜、もしくはハフニウムオキサイド（ＨｆＯx）、ハフニウムシリケート（ＨｆＳｉＯx）、ハフニウムアルミネート（ＨｆＡｌＯx）等の高誘電率膜で形成する。
【００４０】
次いで、図７（２）に示すように、ゲート絶縁膜１４上にゲート電極形成膜５１を形成する。上記ゲート電極形成膜５１は、例えばハフニウムと窒素とを含む膜（ＨｆＮx膜）で形成され、その成膜方法の一例としてはスパッタリング法を用いることができる。上記ＨｆＮx膜は、ハフニウムと窒素とに対する窒素の組成比〔Ｎ／（Ｈｆ＋Ｓｉ）〕が少なくとも窒素を含み５１％以下になる条件で成膜する。上記窒素の組成比を少なくとも窒素を含み５１％以下とするのは、前記図２〜図４によって説明した通りである。
【００４１】
上記ハフニウムと窒素とを含む膜（ＨｆＮx膜）の成膜条件の一例を以下に説明する。成膜条件としては、スパッタリングのターゲットにハフニウムを用いる。プロセス雰囲気の圧力を１３．３ｍＰａ以上１３．３Ｐａ以下の範囲で設定し、プロセスガスにＡｒと窒素との混合ガスを用いる。その際、アルゴン（Ａｒ）に対する窒素の流量比を０．２以下とすることが好ましい。また基板温度を室温以上１５０℃以下の範囲に設定する。なお、ＨｆＮx膜のスパッタ成膜条件は上記に限定する必要は無く、例えばターゲットとしてＮ組成比が５１％以下であるようなＨｆＮxを用いても良い。また成膜方法をスパッタリング法に限定する必要も無く、例えば化学的気相成長（ＣＶＤ）法によって成膜を行うこともできる。
【００４２】
その後、図７（３）に示すように、例えば通常のレジスタ塗布、フォトリソグラフィー技術およびエッチング技術によって、上記ゲート電極形成膜５１をエッチング加工して、ゲート絶縁膜１４上にゲート電極形成膜５１からなるゲート電極１５を形成する。さらに、通常のＭＯＳトランジスタのソース・ドレイン領域の形成技術によって、ゲート電極１５の両側における半導体基板１１にソース・ドレイン領域１６、１７を形成する。このソース・ドレイン領域１６、１７は、図示はしないが、例えばＬＤＤ（Lightly Doped Drain）構造としてもよい。このようにして、半導体装置１を得ることができる。
【００４３】
上記半導体装置１の製造方法では、ゲート電極１５がハフニウムと窒素とを含む膜で形成され、その窒素の組成比が少なくとも窒素を含み５１％以下となるように成膜されることから、本発明の半導体装置は、従来から用いられているＰｏｌｙ−Ｓｉ電極と同レベルの良好な移動度を得ることが可能になる。また、ＭＯＳＦＥＴに適した仕事関数を有する材料に少量の窒素（Ｎ2）を添加することによって形成できるため、ＭＯＳＦＥＴに適した仕事関数が得られるので、ＭＯＳＦＥＴに適したしきい値電圧（Ｖth）を得ることができる。よって、性能の高いＭＯＳＦＥＴを製造することができる。また、少なくともゲート絶縁膜との界面にはハフニウムと窒素との化合物が形成されるため、下地のゲート絶縁膜との反応性を低減することができるので、ゲートリークが抑制できて、ゲート絶縁膜の薄膜化を実現することが可能になるという利点がある。
【００４４】
次に、本発明の半導体装置の製造方法の一実施形態に係る第２例を、図８の製造工程断面図によって説明する。この製造方法は前記図５によって説明した半導体装置２の製造方法である。
【００４５】
図８（１）に示すように、半導体基板１１に素子分離領域１２を形成し、素子形成領域１３を区画する。上記半導体基板１１には、一例としてシリコン基板を用い、上記素子分離領域１２を、例えばＳＴＩ（Shallow Trench Isolation）構造に形成する。なお、素子分離領域１２の構造は、特に限定はされず、ＬＯＣＯＳ（Local Oxidation of Silicon）構造、改良ＬＯＣＯＳ構造等を採用することも可能である。上記半導体基板１１上にゲート絶縁膜１４を形成する。このゲート絶縁膜１４は例えば酸化シリコン膜、もしくはハフニウムオキサイド（ＨｆＯx）、ハフニウムシリケート（ＨｆＳｉＯx）、ハフニウムアルミネート（ＨｆＡｌＯx）等の高誘電率膜で形成する。
【００４６】
次に、図８（２）に示すように、ゲート絶縁膜１４上にゲート電極形成膜５１の下層部分を、例えばハフニウムと窒素とを含む膜（ＨｆＮx膜）１８で形成する。その成膜方法の一例としてはスパッタリング法を用いることができる。上記ＨｆＮx膜は、ハフニウムと窒素とに対する窒素の組成比〔Ｎ／（Ｈｆ＋Ｓｉ）〕が少なくとも窒素を含み５１％以下になる条件で成膜する。上記窒素の組成比を少なくとも窒素を含み５１％以下とするのは、前記図２〜図４によって説明したとおりである。
【００４７】
上記ハフニウムと窒素とを含む膜（ＨｆＮx膜）１８の成膜条件の一例を以下に説明する。成膜条件としては、スパッタリングのターゲットにハフニウムを用いる。プロセス雰囲気の圧力を１３．３ｍＰａ以上１３．３Ｐａ以下の範囲で設定し、プロセスガスにＡｒと窒素との混合ガスを用いる。その際、アルゴン（Ａｒ）に対する窒素の流量比を０．２以下とすることが好ましい。また基板温度を室温以上１５０℃以下の範囲に設定する。なお、ＨｆＮx膜のスパッタ成膜条件は上記に限定する必要は無く、例えばターゲットとしてＮ組成比が５１％以下であるようなＨｆＮxを用いても良い。また成膜方法をスパッタリング法に限定する必要も無く、例えば化学的気相成長（ＣＶＤ）法によって成膜を行うこともできる。
【００４８】
次に、図８（３）に示すように、上記ハフニウムと窒素とを含む膜（ＨｆＮx膜）１８上に上部電極膜１９を成膜して、ゲート電極形成膜５１を形成する。上記上部電極膜１９は、例えば、多結晶シリコン膜、１層以上の金属膜もしくは金属化合物膜、多結晶シリコン膜と金属膜との積層膜、または多結晶シリコン膜と金属化合物膜との積層膜で形成することができる。上記金属膜には、例えば、タングステン膜、タンタル等を用いることができ、上記金属化合物膜には、例えば、窒化タンタル膜、窒化チタン膜、窒化タングステン等を用いることができる。
【００４９】
上記上部電極膜１９の成膜条件の一例を以下に説明する。成膜方法として、例えばＣＶＤ法を用いる。成膜条件の一例として、プロセスガスに四塩化チタン（ＴｉＣｌ4）とアンモニア（ＮＨ3）とを用い、プロセス雰囲気の圧力を１３．３Ｐａ以上１．３３ｋＰａ以下の範囲で設定し、また基板温度を４００℃以上６００℃以下の範囲に設定する。なお、上部電極膜１９の成膜方法は上記に限定する必要は無く、スパッタリング法を用いて成膜することもできる。
【００５０】
その後、図８（４）に示すように、例えば通常のレジスタ塗布、フォトリソグラフィー技術およびエッチング技術によって、上記ゲート電極形成膜２１をエッチング加工して、ゲート絶縁膜１４上にゲート電極形成膜５１からなるゲート電極１５を形成する。さらに、通常のＭＯＳトランジスタのソース・ドレイン領域の形成技術によって、ゲート電極１５の両側における半導体基板１１にソース・ドレイン領域１６、１７を形成する。このソース・ドレイン領域１６、１７は、図示はしないが、例えばＬＤＤ（Lightly Doped Drain）構造としてもよい。このようにして、半導体装置２を得ることができる。
【００５１】
上記半導体装置２の製造方法では、ゲート電極１５の少なくともゲート絶縁膜１４側がハフニウムと窒素とを含む膜で形成され、その窒素の組成比が少なくとも窒素を含み５１％以下となるように成膜されることから、本発明の半導体装置は、従来から用いられているＰｏｌｙ−Ｓｉ電極と同レベルの良好な移動度を得ることが可能になる。また、ＭＯＳＦＥＴに適した仕事関数を有する材料に少量の窒素（Ｎ2）を添加することによって形成できるため、ＭＯＳＦＥＴに適した仕事関数が得られるので、ＭＯＳＦＥＴに適したしきい値電圧（Ｖth）を得ることができる。よって、性能の高いＭＯＳＦＥＴを製造することができる。また、少なくともゲート絶縁膜との界面にはハフニウムと窒素との化合物が形成されるため、下地のゲート絶縁膜との反応性を低減することができるので、ゲートリークが抑制できて、ゲート絶縁膜の薄膜化を実現することが可能になるという利点がある。
【００５２】
さらに、上記半導体装置２の製造方法では、ゲート電極１５をハフニウムと窒素とを含む膜１８と上部電極膜１９との積層構造で形成することから、ハフニウムと窒素とを含む膜（ＨｆＮx膜）１８を薄く形成することができる。このため、ハフニウムと窒素とを含む膜１８の膜厚を薄膜化することができる。これによって、下地のゲート絶縁膜１４と反応するハフニウムの量を低減することが可能になるので、ゲート電極１５にハフニウムと窒素とを含む膜１８を用いたことによるゲート絶縁膜１４の薄膜化をさらに抑制することができる。
【００５３】
次に、本発明の半導体装置の製造方法の一実施形態に係る第３例を、図９、１０の製造工程断面図によって説明する。この製造方法は前記図６によって説明した半導体装置３の製造方法である。
【００５４】
図９（１）に示すように、半導体基板１１としてシリコン基板を用意する。この半導体基板１１に例えば通常のトレンチ素子分離形成技術によって、トランジスタの形成領域１３を分離する素子分離領域１２を形成する。その後、トランジスタの形成領域にウエル（図示せず）を形成する。
【００５５】
次に、しきい値電圧調整用の不純物をウエルに導入した後、上記半導体基板１１のトランジスタの形成領域上に第１絶縁膜（ダミーゲート絶縁膜）７１を形成する。この第１絶縁膜３１は、例えばシリコン酸化膜を１０ｎｍの厚さに堆積して形成される。
【００５６】
次に、上記半導体基板１１上に第１絶縁膜３１を介してダミーゲート電極７１を形成する。このダミーゲート電極７１は、一例として、ＣＶＤによって多結晶シリコン膜を１００ｎｍの厚さに成膜する。次いで、通常のレジスト塗布、リソグラフィー技術によるレジストによるエッチングマスクを形成した後、そのエッチングマスクを用いて多結晶シリコン膜を異方性エッチングによりパターンニングすることで形成される。
【００５７】
次に、上記ダミーゲート電極７１の両側における上記半導体基板１１にソース・ドレインを形成する。具体的には、イオン注入法によって、ダミーゲート電極７１の両側における半導体基板１１にＬＤＤ（Lightly Doped Drain）領域４１、４２を形成する。次いで、上記ダミーゲート電極７１を被覆するサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックして、ダミーゲート電極７１の両側にサイドウォール絶縁膜４３を形成する。次いで、イオン注入法によって、ダミーゲート電極７１の一方側の半導体基板１１に上記ＬＤＤ領域４１を介してソース・ドレイン領域４５を形成するとともにダミーゲート電極７１の他方側の半導体基板１１に上記ＬＤＤ領域４２を介してソース・ドレイン領域４６を形成する。
【００５８】
次に、図９（２）に示すように、上記半導体基板１１に形成された第１絶縁膜３１上にダミーのゲート電極７１を被覆する第２絶縁膜３２を形成する。この第２絶縁膜３２は、配線との層間絶縁膜になるものであり、例えば化学的気相成長（以下ＣＶＤという、ＣＶＤはChemical Vapor Depositionの略）法によって、酸化シリコンを堆積して形成する。この厚さは、例えば、ダミーゲート電極７１よりも全面にわたって高くなるような厚さに形成することが好ましい。次に、化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishing）法によって、上記第２絶縁膜３２を研磨して上記各ダミーゲート電極７１上部を露出させるとともに平坦化する。
【００５９】
その後、エッチングによって、上記ダミーゲート電極７１を除去する。この結果、図９（３）に示すように、上記サイドウォール絶縁膜４３を側壁とする溝３３が形成される。
【００６０】
次に、図１０（４）に示すように、上記各溝３３の内面にゲート絶縁膜３４を形成する。このゲート絶縁膜３４は、例えば、ハフニウムオキサイド（ＨｆＯx）、ハフニウムシリケート（ＨｆＳｉＯx）、ハフニウムアルミネート（ＨｆＡｌＯx）等の高誘電率膜で形成する。もしくは酸化シリコン膜で形成する。
【００６１】
次に、例えばスパッタリング法によって、上記ゲート絶縁膜３４上の上記溝３３内部にハフニウムと窒素とを含む膜（ＨｆＮx膜）３８を形成する。
【００６２】
上記ハフニウムと窒素とを含む膜（ＨｆＮx膜）３８の成膜条件の一例を以下に説明する。成膜条件としては、スパッタリングのターゲットにハフニウムを用いる。プロセス雰囲気の圧力を１３．３ｍＰａ以上１３．３Ｐａ以下の範囲で設定し、プロセスガスにＡｒと窒素との混合ガスを用いる。その際、アルゴン（Ａｒ）に対する窒素の流量比を０．２以下とすることが好ましい。また基板温度を室温以上１５０℃以下の範囲に設定する。なお、ＨｆＮx膜のスパッタ成膜条件は上記に限定する必要は無く、例えばターゲットとしてＮ組成比が５１％以下であるようなＨｆＮxを用いても良い。また成膜方法をスパッタリング法に限定する必要も無く、例えば化学的気相成長（ＣＶＤ）法によって成膜を行うこともできる。
【００６３】
さらに、上記溝３３内部を完全に埋め込むように、上記ハフニウムと窒素とを含む膜（ＨｆＮx膜）３８上に導電膜３９を成膜して、ゲート電極形成膜５１を形成する。上記導電膜３９は、例えば、多結晶シリコン膜、１層以上の金属膜もしくは金属化合物膜、多結晶シリコン膜と金属膜との積層膜、または多結晶シリコン膜と金属化合物膜との積層膜で形成することができる。上記金属膜には、例えば、タングステン膜、タンタル等を用いることができ、上記金属化合物膜には、例えば、窒化タンタル膜、窒化チタン膜、窒化タングステン等を用いることができる。
【００６４】
上記導電膜３９の成膜条件の一例を以下に説明する。成膜方法として、例えばＣＶＤ法を用いる。成膜条件の一例として、プロセスガスに四塩化チタン（ＴｉＣｌ4）とアンモニア（ＮＨ3）とを用い、プロセス雰囲気の圧力を１３．３Ｐａ以上１．３３ｋＰａ以下の範囲で設定し、また基板温度を４００℃以上６００℃以下の範囲に設定する。なお、導電膜３９の成膜方法は上記に限定する必要は無く、スパッタリング法を用いて成膜することもできる。
【００６５】
次に、図１０（５）に示すように、ＣＭＰ法によって、溝３３以外の部分の上記ハフニウムと窒素とを含む膜（ＨｆＮx膜）３８と導電膜３９とを除去して平坦化して、溝３３の内部のみに残した上記ハフニウムと窒素とを含む膜（ＨｆＮx膜）３８と導電膜３９とからなるゲート電極３５を形成する。
【００６６】
このようにして、埋め込みゲート構造の半導体装置３が形成される。
【００６７】
上記半導体装置３の製造方法では、ゲート電極３５の少なくともゲート絶縁膜３４側がハフニウムと窒素とを含む膜３８で形成され、その窒素の組成比が少なくとも窒素を含み５１％以下となるように成膜されることから、本発明の半導体装置３は、従来から用いられているＰｏｌｙ−Ｓｉ電極と同レベルの良好な移動度を得ることが可能になる。また、ＭＯＳＦＥＴに適した仕事関数を有する材料に少量の窒素（Ｎ2）を添加することによって形成できるため、ＭＯＳＦＥＴに適した仕事関数が得られるので、ＭＯＳＦＥＴに適したしきい値電圧（Ｖth）を得ることができる。よって、性能の高いＭＯＳＦＥＴを製造することができる。また、少なくともゲート絶縁膜３４との界面にはハフニウムと窒素との化合物が形成されるため、下地のゲート絶縁膜３４との反応性を低減することができるので、ゲートリークが抑制できて、ゲート絶縁膜３４の薄膜化を実現することが可能になるという利点がある。
【００６８】
さらに、上記半導体装置３の製造方法では、ゲート電極３５をハフニウムと窒素とを含む膜３８と導電膜３９との積層構造で形成することから、ハフニウムと窒素とを含む膜（ＨｆＮx膜）３８を薄く形成することができる。このため、ハフニウムと窒素とを含む膜３８の膜厚を薄膜化することができる。これによって、下地のゲート絶縁膜３４と反応するハフニウムの量を低減することが可能になるので、ゲート電極３５にハフニウムと窒素とを含む膜３８を用いたことによるゲート絶縁膜３４の薄膜化をさらに抑制することができる。
【００６９】
上記半導体装置および半導体装置の製造方法において、上記ハフニウムと窒素とを含む膜は、窒素の組成比が５１％以下であれば、ハフニウムと窒素以外の元素も含ませることができる。そのような元素としては、例えば、炭素（Ｃ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）等が挙げられる。上記元素のうち、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）はハフニウムと同程度（４．０ｅＶ程度）の仕事関数値を有している。また、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）はハフニウムより大きな仕事関数値を有していて、その値はミッドギャップ付近（４．６ｅＶ程度）である。これらの金属をハフニウムと窒素とを含む膜に添加すると、添加した金属の仕事関数値の方向に仕事関数が移行するので、ゲート電極の仕事関数値の調整にこれらの金属を添加することもできる。
【００７０】
また、本発明の半導体装置および半導体装置の製造方法によれば、ＮＭＯＳＦＥＴに適したしきい値電圧（Ｖth）が得られる。そして、ハフニウムと窒素とを含む膜を用いたゲート電極と下地のゲート絶縁膜との反応性を低減することが可能になるので、ゲートリークを抑制することができ、ゲート絶縁膜の薄膜化を実現することが可能になる。また、ハフニウムと窒素とを含む膜の膜厚をより薄膜化することによって、ハフニウムと窒素とを含む膜のハフニウムと下地のゲート絶縁膜との反応量を低減することが可能になり、ゲート絶縁膜の薄膜化をさらに抑制することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の半導体装置の一実施形態に係る第１例を示した概略構成断面図である。
【図２】トランジスタの移動度とハフニウムと窒素とを含む膜中の窒素の組成比との関係図である。
【図３】トランジスタの移動度とゲートにかかる電界との関係図である。
【図４】トランジスタの移動度とゲートにかかる電界との関係図である。
【図５】本発明の半導体装置の一実施形態に係る第２例を示した概略構成断面図である。
【図６】本発明の半導体装置の一実施形態に係る第３例を示した概略構成断面図である。
【図７】本発明の半導体装置の製造方法の一実施形態に係る第１例を示した製造工程断面図である。
【図８】本発明の半導体装置の製造方法の一実施形態に係る第２例を示した製造工程断面図である。
【図９】本発明の半導体装置の製造方法の一実施形態に係る第３例を示した製造工程断面図である。
【図１０】本発明の半導体装置の製造方法の一実施形態に係る第３例を示した製造工程断面図である。
【図１１】問題点を説明するトランジスタの移動度と電界との関係図である。
【符号の説明】
【００７２】
１…半導体装置、１１…半導体基板、１４…ゲート絶縁膜、１５…ゲート電極
【技術分野】
【０００１】
本発明は、トランジスタ特性として高い移動度が得られる半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
トランジスタの高集積化、高速化は、スケーリング則に基づき、トランジスタの微細化によって実現してきている。ゲート絶縁膜の薄膜化が進められ、例えばゲート長が０．１μｍ以下のトランジスタでは、ゲート絶縁膜を２ｎｍ以下の厚さの薄膜にする必要がある。通常、ゲート電極材料には多結晶シリコン（以下Ｐｏｌｙ−Ｓｉという）が用いられてきている。この理由としては、ゲート電極直下のゲート絶縁膜との界面が安定している点や、イオンインプランテーション、拡散等の技術を用いてＰｏｌｙ−Ｓｉ内部へ不純物を導入することが容易なので、不純物の元素や濃度を選択して、ＮチャネルＭＯＳ型電界効果トランジスタ（以下ＮＭＯＳＦＥＴという）およびＰチャネルＭＯＳ型電界効果トランジスタ（以下ＰＭＯＳＦＥＴという）各々に、最適な仕事関数を持つゲート電極を形成し、最適なしきい値を得ることが可能である点が挙げられる。
【０００３】
しかしながら、トランジスタの微細化が進むにしたがって、ゲート電極の空乏化の問題が顕著になってきている。このゲート電極の空乏化はＰｏｌｙ−Ｓｉが半導体であるがゆえに抑制困難な現象である。そこで、Ｐｏｌｙ−Ｓｉに変わって金属膜を直接ゲート絶縁膜上に成膜することによって、ゲート電極の空乏化が抑制できることが報告され、金属ゲートの開発が注目されている。
【０００４】
しかし、金属ゲートを１種類の金属で形成した場合は、ゲート電極の仕事関数はＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴともに同じ値となるので、従来のＰｏｌｙ−Ｓｉゲートのように、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのゲート電極の仕事関数を調整することが困難になり、適正なしきい値を得ることができない。これを克服するためには、デュアル金属ゲート、すなわち、ＮＭＯＳＦＥＴの金属ゲート電極にはＮ型Ｐｏｌｙ−Ｓｉと同様の仕事関数を有し、ＰＭＯＳＦＥＴの金属ゲート電極にはＰ型Ｐｏｌｙ−Ｓｉと同様の仕事関数を得るように、各々の金属材料を選択することが提案されている（例えば、非特許文献１参照。）。
【０００５】
ＮＭＯＳＦＥＴに適するしきい値を得るためには、４．０ｅＶ近辺の仕事関数を有する金属材料が適している。ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）等はＮＭＯＳＦＥＴに適した仕事関数を有しているが、反応性が高く、下地のゲート絶縁膜を還元するという問題点がある（例えば、非特許文献２参照。）。またゲート絶縁膜とゲート電極との反応性が高いので、ゲート絶縁膜が薄くなり、リーク電流が増大する懸念がある。
【０００６】
そこで、本願発明者はゲート電極に窒化ハフニウム膜を用いたデバイスを作成し評価を実施した。上記した電流リークの問題は無いことが確認できた。しかし、新たに電子の移動度が劣化するという問題が判った。図１１に電子の移動度を評価した結果を示す。この図１１では、ゲート電極に、Ｐｏｌｙ−Ｓｉ膜、窒化ハフニウム膜中の窒素の組成比を変化させた膜、ハフニウムシリサイド膜を用いた場合を示した。なお、ゲート絶縁膜には酸化シリコン（ＳｉＯ2）膜を用いた。
【０００７】
図１１に示すように、窒化ハフニウム膜をゲート電極として用いた場合、移動度が大きく劣化し、しかも、窒化ハフニウム膜中の窒素量が増加すると、移動度の劣化が大きくなる傾向にあることが分かった。
【０００８】
【非特許文献１】Chang Seo Park、Byung Jin Cho、Dim-Lee Kwong著「Thermally Stable Fully Silicided Hf-Silicide Metal-Gate Electrode」IEEE ELECTRON DEVICE LETTERS VOL.25,NO.6, JUNE 2004年
【非特許文献２】Y.Akasaka et al.著「Material Selection for the Metal Gate/High-K Transistors」 Ext. Abst. SSDM 2004, p.196
【発明の開示】
【発明が解決しようとする課題】
【０００９】
解決しようとする問題点は、窒化ハフニウム膜をゲート電極に用いると、移動度が大きく劣化するという点である。その結果、ＭＯＳＦＥＴの動作速度が遅くなることが問題点である。
【００１０】
本発明は、Ｐｏｌｙ−Ｓｉゲート電極と比較して移動度の劣化が少ないＭＯＳＦＥＴを得ることが可能な、窒化ハフニウム膜中の窒素の組成比を規定することを課題とする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、半導体基板上にゲート絶縁膜を介してゲート電極を備えた電界効果トランジスタからなる半導体装置であって、前記ゲート電極は少なくとも前記ゲート絶縁膜側がハフニウムと窒素とを含む膜からなり、前記ハフニウムと窒素とを含む膜は少なくとも窒素を含みかつハフニウムと窒素とに対する窒素の組成比が５１％以下であることを特徴とする。
【００１２】
本発明の半導体装置では、ゲート電極の少なくともゲート絶縁膜側がハフニウムと窒素とを含む膜からなり、ハフニウムと窒素とを含む膜は少なくとも窒素を含みかつハフニウムと窒素とに対する窒素の組成比が５１％以下であることから、少なくともゲート絶縁膜との界面はハフニウムと窒素との化合物となっているので、ポリシリコンゲート電極と比較して移動度の劣化が少ないものとなっている。一方、窒素の組成比が５１％よりも多くなると移動度が急激に低下してくるようになる。他方、窒素の組成比が５１％以下であれば移動度はトランジスタとして要求される範囲内、例えばＰｏｌｙ−Ｓｉ電極を用いた場合の移動度と比較して８０％以上の値を有する範囲内にある。したがって、窒素の組成比は５１％以下としている。
【００１３】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程を備えた半導体装置の製造方法であって、前記ゲート電極を形成する工程は少なくとも前記ゲート絶縁膜側をハフニウムと窒素とを含む膜で形成する工程を含み、前記ハフニウムと窒素とを含む膜は少なくとも窒素を含みかつハフニウムと窒素とに対する窒素の組成比が５１％以下の膜で形成されることを特徴とする。
【００１４】
本発明の半導体装置の製造方法では、ゲート電極を形成する工程で、少なくともゲート絶縁膜側をハフニウムと窒素とを含む膜で形成することから、少なくともゲート絶縁膜との界面にはハフニウムと窒素との化合物層が形成される。このため、ポリシリコンゲート電極と比較して移動度の劣化が少ないものとなっている。一方、窒素の組成比が５１％よりも多くなると移動度が急激に低下してくるようになる。他方、窒素の組成比が５１％以下であれば移動度はトランジスタとして要求される範囲内、例えばＰｏｌｙ−Ｓｉ電極を用いた場合の移動度と比較して８０％以上の値を有する範囲内にある。したがって、窒素の組成比は５１％以下としている。
【発明の効果】
【００１５】
本発明の半導体装置は、従来から用いられているＰｏｌｙ−Ｓｉ電極とほぼ同レベルの良好な移動度を得ることが可能になる。
【００１６】
本発明の半導体装置の製造方法は、従来から用いられているＰｏｌｙ−Ｓｉ電極とほぼ同レベルの良好な移動度を得ることが可能な半導体装置を得ることが可能になる。
【発明を実施するための最良の形態】
【００１７】
本発明の半導体装置は、例えば、ゲート絶縁膜上にゲート電極を有するＮＭＯＳＦＥＴにおいて、ゲート電極の少なくともゲート絶縁膜側が、ハフニウム（Ｈｆ）と窒素（Ｎ）とを含む膜で形成されていて、ハフニウムと窒素とに占める窒素の組成比Ｎ／（Ｈｆ＋Ｎ）が５１％以下となっているものである。
【００１８】
以下、本発明の半導体装置の一実施形態に係る第１例を、図１の概略構成断面図によって説明する。図１では、一例として、ＮＭＯＳＦＥＴについて説明する。
【００１９】
図１に示すように、半導体基板１１に素子分離領域１２が形成され、素子形成領域１３が区画されている。上記半導体基板１１には、一例としてシリコン基板を用い、上記素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）構造とする。なお、素子分離領域１２の構造は、特に限定はされず、ＬＯＣＯＳ（Local Oxidation of Silicon）構造、改良ＬＯＣＯＳ構造等、種々の素子分離構造を採用することも可能である。上記半導体基板１１の素子形成領域１３上にはゲート絶縁膜１４を介してゲート電極１５が形成されている。上記ゲート絶縁膜１４は、例えば酸化シリコン膜もしくは高誘電率膜（例えばハフニウムオキサイド（ＨｆＯx）、ハフニウムシリケート（ＨｆＳｉＯx）、ハフニウムアルミネート（ＨｆＡｌＯx）等）で形成されている。上記ゲート電極１５は、ハフニウムと窒素とを含む膜で形成されている。したがって、ゲート電極１５のゲート絶縁膜１４側は少なくともハフニウムと窒素とを含む膜で形成されることになる。また、ゲート電極１５の両側における半導体基板１１にはソース・ドレイン領域１６、１７が形成されている。
【００２０】
次に、ハフニウムと窒素とを含む膜（ＨｆＮx膜）中の窒素の組成比と移動度の関係について、図２および図３により説明する。図２では、縦軸に電子の移動度を示し、横軸に窒化ハフニウム中の窒素の組成比を示し、図３では、縦軸に電子の移動度を示し、横軸にゲートにかかる電界を示す。
【００２１】
図２および図３に示すように、ハフニウム（Ｈｆ）のみでゲート電極を形成した場合には、ポリシリコンゲート電極に近い移動度を得ることができ、また、少なくとも窒素を含み、窒素の組成比が５１％以下であれば、ポリシリコンゲート電極やハフニウムゲート電極を用いた場合とほぼ同等の２８０ｃｍ2／Ｖｓ（電界Ｅeff＝０．８ＭＶ／ｃｍにおける値）程度以上の移動度を得ることができる。特にゲート長が４５ｎｍ以下の世代のトランジスタでは移動度がポリシリコンゲート電極を用いたトランジスタで得られる移動度の８５％程度以上の移動度を確保したいという要求がある。このような要求も窒素の組成比を５１％以下とすることで満たすことができる。
【００２２】
また、ゲート長が４５ｎｍ以下の世代のトランジスタでは、酸化シリコンのゲート絶縁膜の代わりに、酸化シリコンよりも誘電率の高い、いわゆる高誘電率膜（ｈｉｇｈ−ｋ膜）を用いるようになるといわれている。図４に示すように、ゲート電極にハフニウムと窒素とを含む膜（ＨｆＮx膜）を用いた場合、高誘電率膜を用いたトランジスタのほうがゲート絶縁膜に酸化シリコン膜を用いたトランジスタよりも移動度が高くなる。図示はしていないが、同様に、膜中の窒素の組成比が５１％以下とするハフニウムと窒素とを含む膜（ＨｆＮx膜）を用いたゲート電極のトランジスタでも、酸化シリコン膜をゲート絶縁膜に用いた場合よりも高い移動度を得ることが可能になる。
【００２３】
上記図２〜図４によって説明したように、ゲート電極１５に用いるハフニウムと窒素とを含む膜（ＨｆＮx膜）の窒素の組成比〔Ｎ／（Ｈｆ＋Ｎ）〕は、５１％以下とすることが好ましく、より好ましくはポリシリコン電極を用いた場合とほぼ同等の移動度が得られるように、窒素の組成比を５０％以下とする。
【００２４】
上記半導体装置１では、ゲート電極１５がハフニウムと窒素とを含む膜からなり、その窒素の組成比が少なくとも窒素を含み５１％以下であることから、本発明の半導体装置１は、従来から用いられているＰｏｌｙ−Ｓｉ電極とほぼ同レベルの良好な移動度を得ることが可能になる。また、ＭＯＳＦＥＴに適した仕事関数を有する材料に少量の窒素（Ｎ2）を添加することによって形成することもできるため、ＭＯＳＦＥＴに適した仕事関数が得られ、ＭＯＳＦＥＴに適したしきい値電圧（Ｖth）を得ることができるので、ＭＯＳＦＥＴの性能の向上が図れる。また、少なくともゲート絶縁膜との界面にはハフニウムと窒素との化合物が形成されるため、下地のゲート絶縁膜との反応性を低減することができるので、ゲートリークが抑制できて、ゲート絶縁膜の薄膜化を実現することが可能になるという利点がある。
【００２５】
次に、本発明の半導体装置の一実施形態に係る第２例を、図５の概略構成断面図によって説明する。
【００２６】
図５に示すように、半導体基板１１に素子分離領域１２が形成され、素子形成領域１３が区画されている。上記半導体基板１１には、一例としてシリコン基板を用い、上記素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）構造とする。なお、素子分離領域１２の構造は、特に限定はされず、ＬＯＣＯＳ（Local Oxidation of Silicon）構造、改良ＬＯＣＯＳ構造等、種々の素子分離構造を採用することも可能である。上記半導体基板１１の素子形成領域１３上にはゲート絶縁膜１４を介してゲート電極１５が形成されている。上記ゲート絶縁膜１４は、例えば酸化シリコン膜もしくは高誘電率膜（例えばハフニウムオキサイド（ＨｆＯx）、ハフニウムシリケート（ＨｆＳｉＯx）、ハフニウムアルミネート（ＨｆＡｌＯx）等）で形成されている。上記ゲート電極１５は、上記ゲート絶縁膜１４側のハフニウムと窒素とを含む膜１８とその上層の導電膜１９とで形成されている。したがって、ゲート電極１５のゲート絶縁膜１４側は少なくともハフニウムと窒素とを含む膜１８で形成されることになる。また、ゲート電極１５の両側における半導体基板１１にはソース・ドレイン領域１６、１７が形成されている。
【００２７】
上記導電膜１９は、例えば、多結晶シリコン膜、１層以上の金属膜もしくは金属化合物膜、多結晶シリコン膜と金属膜との積層膜、または多結晶シリコン膜と金属化合物膜との積層膜とからなる。上記金属膜には、例えば、タングステン膜、タンタル膜等を用いることができ、上記金属化合物膜には、例えば、窒化タンタル膜、窒化チタン膜、窒化タングステン等を用いることができる。
【００２８】
上記ハフニウムと窒素とを含む膜（ＨｆＮx膜）１８は、上記図２〜図４によって説明したように、ゲート電極１５に用いるハフニウムと窒素とを含む膜（ＨｆＮx膜）の窒素の組成比〔Ｎ／（Ｈｆ＋Ｎ）〕は、５１％以下とすることが好ましく、より好ましくは、ポリシリコン電極を用いた場合とほぼ同等の移動度が得られるように、窒素の組成比を５０％以下とする。
【００２９】
上記半導体装置２では、ゲート電極１５の少なくともゲート絶縁膜１４側がハフニウムと窒素とを含む膜からなり、その窒素の組成比が少なくとも窒素を含み５１％以下であることから、本発明の半導体装置２は、従来から用いられているＰｏｌｙ−Ｓｉ電極とほぼ同レベルの良好な移動度を得ることが可能になる。また、ＭＯＳＦＥＴに適した仕事関数を有する材料に少量の窒素（Ｎ2）を添加することによって形成することもできるため、ＭＯＳＦＥＴに適した仕事関数が得られ、ＭＯＳＦＥＴに適したしきい値電圧（Ｖth）を得ることができるので、ＭＯＳＦＥＴの性能の向上が図れる。また、少なくともゲート絶縁膜との界面にはハフニウムと窒素との化合物が形成されるため、下地のゲート絶縁膜との反応性を低減することができるので、ゲートリークが抑制できて、ゲート絶縁膜の薄膜化を実現することが可能になるという利点がある。
【００３０】
上記半導体装置１、２では、ゲート電極の構造としてプレーナ構造で説明したが、埋め込み型ゲート構造（例えばダマシンゲート構造）でも、上記ゲート電極を適用することができる。
【００３１】
次に、本発明の半導体装置の一実施形態に係る第３例として埋め込み型ゲート構造の半導体装置の一例を、図６の概略構成断面図によって説明する。
【００３２】
図６に示すように、半導体基板１１には、トランジスタの形成領域を分離する素子分離領域１２が、例えばＳＴＩ（Shallow Trench Isolation ）技術により形成されている。この素子分離領域１２はＬＯＣＯＳ(Local Oxidation of Silicon )技術により形成されたものであってもよい。上記半導体基板１１のトランジスタの形成領域にはウエル（図示せず）が形成されていてもよい。また、上記ウエルの上層にしきい値電圧を調整するための不純物が導入されていてもよい。
【００３３】
上記半導体基板１１上には、第１絶縁膜３１と第２絶縁膜３２とが積層して形成され、この第１絶縁膜３１と第２絶縁膜３２のトランジスタの形成領域には溝３３が形成されている。上記溝３３の内面には、ゲート絶縁膜３４が形成されている。さらに、上記溝３３の内部には上記ゲート絶縁膜３４を介してゲート電極３５が形成されている。このゲート電極３５は、例えば、ゲート絶縁膜３４側がハフニウムと窒素とを含む膜３８で形成され、その上層が導電膜３９で形成されている。このハフニウムと窒素とを含む膜３８は、窒素の組成比が少なくとも窒素を含み５１％以下となるように形成されている。また、上記ゲート絶縁膜３４は、例えば酸化シリコン膜もしくは高誘電率膜（例えばハフニウムオキサイド（ＨｆＯx）、ハフニウムシリケート（ＨｆＳｉＯx）、ハフニウムアルミネート（ＨｆＡｌＯx）等）で形成されている。
【００３４】
上記ゲート電極１５は、ハフニウムと窒素とを含む膜３８と導電膜３９との積層構造としたが、ハフニウムと窒素とを含む膜３８の単層構造として溝３３内をハフニウムと窒素とを含む膜３８で埋め込む構造とすることもできる。
【００３５】
また、トランジスタがＬＤＤ（Lightly Doped Drain）構造をなしている場合には、上記ゲート電極３５の両側における上記半導体基板１１上層には低濃度層４１、４２が形成されている。また上記ゲート電極３５の側壁にはサイドウォール４３が形成されている。さらに上記ゲート電極３５の両側における上記半導体基板１１（ウエル領域）上層には、上記低濃度層４１、４２を介してトランジスタのソース・ドレイン領域４５、４６が形成されている。
【００３６】
上記半導体装置３では、ゲート電極３５の少なくともゲート絶縁膜３４側がハフニウムと窒素とを含む膜３８からなり、その窒素の組成比が少なくとも窒素を含み５１％以下であることから、本発明の半導体装置３は、従来から用いられているＰｏｌｙ−Ｓｉ電極とほぼ同レベルの良好な移動度を得ることが可能になる。また、ＭＯＳＦＥＴに適した仕事関数を有する材料に少量の窒素（Ｎ2）を添加することによって形成することもできるため、ＭＯＳＦＥＴに適した仕事関数が得られるので、ＭＯＳＦＥＴに適したしきい値電圧（Ｖth）を得ることができ、ＭＯＳＦＥＴの性能の向上が図れる。少なくともゲート絶縁膜３４との界面にはハフニウムと窒素との化合物が形成されるため、下地のゲート絶縁膜３４との反応性を低減することができるので、ゲートリークが抑制できて、ゲート絶縁膜３４の薄膜化を実現することが可能になるという利点がある。
【００３７】
また、ゲート電極３５をハフニウムと窒素とを含む膜３８と導電膜３９との積層構造とすることによりハフニウムと窒素とを含む膜３８の膜厚を薄膜化することができる。これによって、下地のゲート絶縁膜３４と反応するハフニウムの量を低減することが可能になるので、ゲート電極３５にハフニウムと窒素とを含む膜３８を用いたことによるゲート絶縁膜１４の薄膜化をさらに抑制することができる。
【００３８】
次に、本発明の半導体装置の製造方法の一実施形態に係る第１例を、図７の製造工程断面図によって説明する。この製造方法は、前記図１によって説明した半導体装置１の製造方法である。
【００３９】
図７（１）に示すように、半導体基板１１に素子分離領域１２を形成し、素子形成領域１３を区画する。上記半導体基板１１には、一例としてシリコン基板を用い、上記素子分離領域１２を、例えばＳＴＩ（Shallow Trench Isolation）構造に形成する。なお、素子分離領域１２の構造は、特に限定はされず、ＬＯＣＯＳ（Local Oxidation of Silicon）構造、改良ＬＯＣＯＳ構造等を採用することも可能である。上記半導体基板１１上にゲート絶縁膜１４を形成する。このゲート絶縁膜１４は例えば酸化シリコン膜、もしくはハフニウムオキサイド（ＨｆＯx）、ハフニウムシリケート（ＨｆＳｉＯx）、ハフニウムアルミネート（ＨｆＡｌＯx）等の高誘電率膜で形成する。
【００４０】
次いで、図７（２）に示すように、ゲート絶縁膜１４上にゲート電極形成膜５１を形成する。上記ゲート電極形成膜５１は、例えばハフニウムと窒素とを含む膜（ＨｆＮx膜）で形成され、その成膜方法の一例としてはスパッタリング法を用いることができる。上記ＨｆＮx膜は、ハフニウムと窒素とに対する窒素の組成比〔Ｎ／（Ｈｆ＋Ｓｉ）〕が少なくとも窒素を含み５１％以下になる条件で成膜する。上記窒素の組成比を少なくとも窒素を含み５１％以下とするのは、前記図２〜図４によって説明した通りである。
【００４１】
上記ハフニウムと窒素とを含む膜（ＨｆＮx膜）の成膜条件の一例を以下に説明する。成膜条件としては、スパッタリングのターゲットにハフニウムを用いる。プロセス雰囲気の圧力を１３．３ｍＰａ以上１３．３Ｐａ以下の範囲で設定し、プロセスガスにＡｒと窒素との混合ガスを用いる。その際、アルゴン（Ａｒ）に対する窒素の流量比を０．２以下とすることが好ましい。また基板温度を室温以上１５０℃以下の範囲に設定する。なお、ＨｆＮx膜のスパッタ成膜条件は上記に限定する必要は無く、例えばターゲットとしてＮ組成比が５１％以下であるようなＨｆＮxを用いても良い。また成膜方法をスパッタリング法に限定する必要も無く、例えば化学的気相成長（ＣＶＤ）法によって成膜を行うこともできる。
【００４２】
その後、図７（３）に示すように、例えば通常のレジスタ塗布、フォトリソグラフィー技術およびエッチング技術によって、上記ゲート電極形成膜５１をエッチング加工して、ゲート絶縁膜１４上にゲート電極形成膜５１からなるゲート電極１５を形成する。さらに、通常のＭＯＳトランジスタのソース・ドレイン領域の形成技術によって、ゲート電極１５の両側における半導体基板１１にソース・ドレイン領域１６、１７を形成する。このソース・ドレイン領域１６、１７は、図示はしないが、例えばＬＤＤ（Lightly Doped Drain）構造としてもよい。このようにして、半導体装置１を得ることができる。
【００４３】
上記半導体装置１の製造方法では、ゲート電極１５がハフニウムと窒素とを含む膜で形成され、その窒素の組成比が少なくとも窒素を含み５１％以下となるように成膜されることから、本発明の半導体装置は、従来から用いられているＰｏｌｙ−Ｓｉ電極と同レベルの良好な移動度を得ることが可能になる。また、ＭＯＳＦＥＴに適した仕事関数を有する材料に少量の窒素（Ｎ2）を添加することによって形成できるため、ＭＯＳＦＥＴに適した仕事関数が得られるので、ＭＯＳＦＥＴに適したしきい値電圧（Ｖth）を得ることができる。よって、性能の高いＭＯＳＦＥＴを製造することができる。また、少なくともゲート絶縁膜との界面にはハフニウムと窒素との化合物が形成されるため、下地のゲート絶縁膜との反応性を低減することができるので、ゲートリークが抑制できて、ゲート絶縁膜の薄膜化を実現することが可能になるという利点がある。
【００４４】
次に、本発明の半導体装置の製造方法の一実施形態に係る第２例を、図８の製造工程断面図によって説明する。この製造方法は前記図５によって説明した半導体装置２の製造方法である。
【００４５】
図８（１）に示すように、半導体基板１１に素子分離領域１２を形成し、素子形成領域１３を区画する。上記半導体基板１１には、一例としてシリコン基板を用い、上記素子分離領域１２を、例えばＳＴＩ（Shallow Trench Isolation）構造に形成する。なお、素子分離領域１２の構造は、特に限定はされず、ＬＯＣＯＳ（Local Oxidation of Silicon）構造、改良ＬＯＣＯＳ構造等を採用することも可能である。上記半導体基板１１上にゲート絶縁膜１４を形成する。このゲート絶縁膜１４は例えば酸化シリコン膜、もしくはハフニウムオキサイド（ＨｆＯx）、ハフニウムシリケート（ＨｆＳｉＯx）、ハフニウムアルミネート（ＨｆＡｌＯx）等の高誘電率膜で形成する。
【００４６】
次に、図８（２）に示すように、ゲート絶縁膜１４上にゲート電極形成膜５１の下層部分を、例えばハフニウムと窒素とを含む膜（ＨｆＮx膜）１８で形成する。その成膜方法の一例としてはスパッタリング法を用いることができる。上記ＨｆＮx膜は、ハフニウムと窒素とに対する窒素の組成比〔Ｎ／（Ｈｆ＋Ｓｉ）〕が少なくとも窒素を含み５１％以下になる条件で成膜する。上記窒素の組成比を少なくとも窒素を含み５１％以下とするのは、前記図２〜図４によって説明したとおりである。
【００４７】
上記ハフニウムと窒素とを含む膜（ＨｆＮx膜）１８の成膜条件の一例を以下に説明する。成膜条件としては、スパッタリングのターゲットにハフニウムを用いる。プロセス雰囲気の圧力を１３．３ｍＰａ以上１３．３Ｐａ以下の範囲で設定し、プロセスガスにＡｒと窒素との混合ガスを用いる。その際、アルゴン（Ａｒ）に対する窒素の流量比を０．２以下とすることが好ましい。また基板温度を室温以上１５０℃以下の範囲に設定する。なお、ＨｆＮx膜のスパッタ成膜条件は上記に限定する必要は無く、例えばターゲットとしてＮ組成比が５１％以下であるようなＨｆＮxを用いても良い。また成膜方法をスパッタリング法に限定する必要も無く、例えば化学的気相成長（ＣＶＤ）法によって成膜を行うこともできる。
【００４８】
次に、図８（３）に示すように、上記ハフニウムと窒素とを含む膜（ＨｆＮx膜）１８上に上部電極膜１９を成膜して、ゲート電極形成膜５１を形成する。上記上部電極膜１９は、例えば、多結晶シリコン膜、１層以上の金属膜もしくは金属化合物膜、多結晶シリコン膜と金属膜との積層膜、または多結晶シリコン膜と金属化合物膜との積層膜で形成することができる。上記金属膜には、例えば、タングステン膜、タンタル等を用いることができ、上記金属化合物膜には、例えば、窒化タンタル膜、窒化チタン膜、窒化タングステン等を用いることができる。
【００４９】
上記上部電極膜１９の成膜条件の一例を以下に説明する。成膜方法として、例えばＣＶＤ法を用いる。成膜条件の一例として、プロセスガスに四塩化チタン（ＴｉＣｌ4）とアンモニア（ＮＨ3）とを用い、プロセス雰囲気の圧力を１３．３Ｐａ以上１．３３ｋＰａ以下の範囲で設定し、また基板温度を４００℃以上６００℃以下の範囲に設定する。なお、上部電極膜１９の成膜方法は上記に限定する必要は無く、スパッタリング法を用いて成膜することもできる。
【００５０】
その後、図８（４）に示すように、例えば通常のレジスタ塗布、フォトリソグラフィー技術およびエッチング技術によって、上記ゲート電極形成膜２１をエッチング加工して、ゲート絶縁膜１４上にゲート電極形成膜５１からなるゲート電極１５を形成する。さらに、通常のＭＯＳトランジスタのソース・ドレイン領域の形成技術によって、ゲート電極１５の両側における半導体基板１１にソース・ドレイン領域１６、１７を形成する。このソース・ドレイン領域１６、１７は、図示はしないが、例えばＬＤＤ（Lightly Doped Drain）構造としてもよい。このようにして、半導体装置２を得ることができる。
【００５１】
上記半導体装置２の製造方法では、ゲート電極１５の少なくともゲート絶縁膜１４側がハフニウムと窒素とを含む膜で形成され、その窒素の組成比が少なくとも窒素を含み５１％以下となるように成膜されることから、本発明の半導体装置は、従来から用いられているＰｏｌｙ−Ｓｉ電極と同レベルの良好な移動度を得ることが可能になる。また、ＭＯＳＦＥＴに適した仕事関数を有する材料に少量の窒素（Ｎ2）を添加することによって形成できるため、ＭＯＳＦＥＴに適した仕事関数が得られるので、ＭＯＳＦＥＴに適したしきい値電圧（Ｖth）を得ることができる。よって、性能の高いＭＯＳＦＥＴを製造することができる。また、少なくともゲート絶縁膜との界面にはハフニウムと窒素との化合物が形成されるため、下地のゲート絶縁膜との反応性を低減することができるので、ゲートリークが抑制できて、ゲート絶縁膜の薄膜化を実現することが可能になるという利点がある。
【００５２】
さらに、上記半導体装置２の製造方法では、ゲート電極１５をハフニウムと窒素とを含む膜１８と上部電極膜１９との積層構造で形成することから、ハフニウムと窒素とを含む膜（ＨｆＮx膜）１８を薄く形成することができる。このため、ハフニウムと窒素とを含む膜１８の膜厚を薄膜化することができる。これによって、下地のゲート絶縁膜１４と反応するハフニウムの量を低減することが可能になるので、ゲート電極１５にハフニウムと窒素とを含む膜１８を用いたことによるゲート絶縁膜１４の薄膜化をさらに抑制することができる。
【００５３】
次に、本発明の半導体装置の製造方法の一実施形態に係る第３例を、図９、１０の製造工程断面図によって説明する。この製造方法は前記図６によって説明した半導体装置３の製造方法である。
【００５４】
図９（１）に示すように、半導体基板１１としてシリコン基板を用意する。この半導体基板１１に例えば通常のトレンチ素子分離形成技術によって、トランジスタの形成領域１３を分離する素子分離領域１２を形成する。その後、トランジスタの形成領域にウエル（図示せず）を形成する。
【００５５】
次に、しきい値電圧調整用の不純物をウエルに導入した後、上記半導体基板１１のトランジスタの形成領域上に第１絶縁膜（ダミーゲート絶縁膜）７１を形成する。この第１絶縁膜３１は、例えばシリコン酸化膜を１０ｎｍの厚さに堆積して形成される。
【００５６】
次に、上記半導体基板１１上に第１絶縁膜３１を介してダミーゲート電極７１を形成する。このダミーゲート電極７１は、一例として、ＣＶＤによって多結晶シリコン膜を１００ｎｍの厚さに成膜する。次いで、通常のレジスト塗布、リソグラフィー技術によるレジストによるエッチングマスクを形成した後、そのエッチングマスクを用いて多結晶シリコン膜を異方性エッチングによりパターンニングすることで形成される。
【００５７】
次に、上記ダミーゲート電極７１の両側における上記半導体基板１１にソース・ドレインを形成する。具体的には、イオン注入法によって、ダミーゲート電極７１の両側における半導体基板１１にＬＤＤ（Lightly Doped Drain）領域４１、４２を形成する。次いで、上記ダミーゲート電極７１を被覆するサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックして、ダミーゲート電極７１の両側にサイドウォール絶縁膜４３を形成する。次いで、イオン注入法によって、ダミーゲート電極７１の一方側の半導体基板１１に上記ＬＤＤ領域４１を介してソース・ドレイン領域４５を形成するとともにダミーゲート電極７１の他方側の半導体基板１１に上記ＬＤＤ領域４２を介してソース・ドレイン領域４６を形成する。
【００５８】
次に、図９（２）に示すように、上記半導体基板１１に形成された第１絶縁膜３１上にダミーのゲート電極７１を被覆する第２絶縁膜３２を形成する。この第２絶縁膜３２は、配線との層間絶縁膜になるものであり、例えば化学的気相成長（以下ＣＶＤという、ＣＶＤはChemical Vapor Depositionの略）法によって、酸化シリコンを堆積して形成する。この厚さは、例えば、ダミーゲート電極７１よりも全面にわたって高くなるような厚さに形成することが好ましい。次に、化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishing）法によって、上記第２絶縁膜３２を研磨して上記各ダミーゲート電極７１上部を露出させるとともに平坦化する。
【００５９】
その後、エッチングによって、上記ダミーゲート電極７１を除去する。この結果、図９（３）に示すように、上記サイドウォール絶縁膜４３を側壁とする溝３３が形成される。
【００６０】
次に、図１０（４）に示すように、上記各溝３３の内面にゲート絶縁膜３４を形成する。このゲート絶縁膜３４は、例えば、ハフニウムオキサイド（ＨｆＯx）、ハフニウムシリケート（ＨｆＳｉＯx）、ハフニウムアルミネート（ＨｆＡｌＯx）等の高誘電率膜で形成する。もしくは酸化シリコン膜で形成する。
【００６１】
次に、例えばスパッタリング法によって、上記ゲート絶縁膜３４上の上記溝３３内部にハフニウムと窒素とを含む膜（ＨｆＮx膜）３８を形成する。
【００６２】
上記ハフニウムと窒素とを含む膜（ＨｆＮx膜）３８の成膜条件の一例を以下に説明する。成膜条件としては、スパッタリングのターゲットにハフニウムを用いる。プロセス雰囲気の圧力を１３．３ｍＰａ以上１３．３Ｐａ以下の範囲で設定し、プロセスガスにＡｒと窒素との混合ガスを用いる。その際、アルゴン（Ａｒ）に対する窒素の流量比を０．２以下とすることが好ましい。また基板温度を室温以上１５０℃以下の範囲に設定する。なお、ＨｆＮx膜のスパッタ成膜条件は上記に限定する必要は無く、例えばターゲットとしてＮ組成比が５１％以下であるようなＨｆＮxを用いても良い。また成膜方法をスパッタリング法に限定する必要も無く、例えば化学的気相成長（ＣＶＤ）法によって成膜を行うこともできる。
【００６３】
さらに、上記溝３３内部を完全に埋め込むように、上記ハフニウムと窒素とを含む膜（ＨｆＮx膜）３８上に導電膜３９を成膜して、ゲート電極形成膜５１を形成する。上記導電膜３９は、例えば、多結晶シリコン膜、１層以上の金属膜もしくは金属化合物膜、多結晶シリコン膜と金属膜との積層膜、または多結晶シリコン膜と金属化合物膜との積層膜で形成することができる。上記金属膜には、例えば、タングステン膜、タンタル等を用いることができ、上記金属化合物膜には、例えば、窒化タンタル膜、窒化チタン膜、窒化タングステン等を用いることができる。
【００６４】
上記導電膜３９の成膜条件の一例を以下に説明する。成膜方法として、例えばＣＶＤ法を用いる。成膜条件の一例として、プロセスガスに四塩化チタン（ＴｉＣｌ4）とアンモニア（ＮＨ3）とを用い、プロセス雰囲気の圧力を１３．３Ｐａ以上１．３３ｋＰａ以下の範囲で設定し、また基板温度を４００℃以上６００℃以下の範囲に設定する。なお、導電膜３９の成膜方法は上記に限定する必要は無く、スパッタリング法を用いて成膜することもできる。
【００６５】
次に、図１０（５）に示すように、ＣＭＰ法によって、溝３３以外の部分の上記ハフニウムと窒素とを含む膜（ＨｆＮx膜）３８と導電膜３９とを除去して平坦化して、溝３３の内部のみに残した上記ハフニウムと窒素とを含む膜（ＨｆＮx膜）３８と導電膜３９とからなるゲート電極３５を形成する。
【００６６】
このようにして、埋め込みゲート構造の半導体装置３が形成される。
【００６７】
上記半導体装置３の製造方法では、ゲート電極３５の少なくともゲート絶縁膜３４側がハフニウムと窒素とを含む膜３８で形成され、その窒素の組成比が少なくとも窒素を含み５１％以下となるように成膜されることから、本発明の半導体装置３は、従来から用いられているＰｏｌｙ−Ｓｉ電極と同レベルの良好な移動度を得ることが可能になる。また、ＭＯＳＦＥＴに適した仕事関数を有する材料に少量の窒素（Ｎ2）を添加することによって形成できるため、ＭＯＳＦＥＴに適した仕事関数が得られるので、ＭＯＳＦＥＴに適したしきい値電圧（Ｖth）を得ることができる。よって、性能の高いＭＯＳＦＥＴを製造することができる。また、少なくともゲート絶縁膜３４との界面にはハフニウムと窒素との化合物が形成されるため、下地のゲート絶縁膜３４との反応性を低減することができるので、ゲートリークが抑制できて、ゲート絶縁膜３４の薄膜化を実現することが可能になるという利点がある。
【００６８】
さらに、上記半導体装置３の製造方法では、ゲート電極３５をハフニウムと窒素とを含む膜３８と導電膜３９との積層構造で形成することから、ハフニウムと窒素とを含む膜（ＨｆＮx膜）３８を薄く形成することができる。このため、ハフニウムと窒素とを含む膜３８の膜厚を薄膜化することができる。これによって、下地のゲート絶縁膜３４と反応するハフニウムの量を低減することが可能になるので、ゲート電極３５にハフニウムと窒素とを含む膜３８を用いたことによるゲート絶縁膜３４の薄膜化をさらに抑制することができる。
【００６９】
上記半導体装置および半導体装置の製造方法において、上記ハフニウムと窒素とを含む膜は、窒素の組成比が５１％以下であれば、ハフニウムと窒素以外の元素も含ませることができる。そのような元素としては、例えば、炭素（Ｃ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）等が挙げられる。上記元素のうち、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）はハフニウムと同程度（４．０ｅＶ程度）の仕事関数値を有している。また、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）はハフニウムより大きな仕事関数値を有していて、その値はミッドギャップ付近（４．６ｅＶ程度）である。これらの金属をハフニウムと窒素とを含む膜に添加すると、添加した金属の仕事関数値の方向に仕事関数が移行するので、ゲート電極の仕事関数値の調整にこれらの金属を添加することもできる。
【００７０】
また、本発明の半導体装置および半導体装置の製造方法によれば、ＮＭＯＳＦＥＴに適したしきい値電圧（Ｖth）が得られる。そして、ハフニウムと窒素とを含む膜を用いたゲート電極と下地のゲート絶縁膜との反応性を低減することが可能になるので、ゲートリークを抑制することができ、ゲート絶縁膜の薄膜化を実現することが可能になる。また、ハフニウムと窒素とを含む膜の膜厚をより薄膜化することによって、ハフニウムと窒素とを含む膜のハフニウムと下地のゲート絶縁膜との反応量を低減することが可能になり、ゲート絶縁膜の薄膜化をさらに抑制することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の半導体装置の一実施形態に係る第１例を示した概略構成断面図である。
【図２】トランジスタの移動度とハフニウムと窒素とを含む膜中の窒素の組成比との関係図である。
【図３】トランジスタの移動度とゲートにかかる電界との関係図である。
【図４】トランジスタの移動度とゲートにかかる電界との関係図である。
【図５】本発明の半導体装置の一実施形態に係る第２例を示した概略構成断面図である。
【図６】本発明の半導体装置の一実施形態に係る第３例を示した概略構成断面図である。
【図７】本発明の半導体装置の製造方法の一実施形態に係る第１例を示した製造工程断面図である。
【図８】本発明の半導体装置の製造方法の一実施形態に係る第２例を示した製造工程断面図である。
【図９】本発明の半導体装置の製造方法の一実施形態に係る第３例を示した製造工程断面図である。
【図１０】本発明の半導体装置の製造方法の一実施形態に係る第３例を示した製造工程断面図である。
【図１１】問題点を説明するトランジスタの移動度と電界との関係図である。
【符号の説明】
【００７２】
１…半導体装置、１１…半導体基板、１４…ゲート絶縁膜、１５…ゲート電極
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介してゲート電極を備えた電界効果トランジスタからなる半導体装置であって、
前記ゲート電極は少なくとも前記ゲート絶縁膜側がハフニウムと窒素とを含む膜からなり、
前記ハフニウムと窒素とを含む膜は少なくとも窒素を含みかつハフニウムと窒素とに対する窒素の組成比が５１％以下である
ことを特徴とする半導体装置。
【請求項２】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程を備えた半導体装置の製造方法であって、
前記ゲート電極を形成する工程は少なくとも前記ゲート絶縁膜側をハフニウムと窒素とを含む膜で形成する工程を含み、
前記ハフニウムと窒素とを含む膜は少なくとも窒素を含みかつハフニウムと窒素とに対する窒素の組成比が５１％以下の膜で形成される
ことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板上にゲート絶縁膜を介してゲート電極を備えた電界効果トランジスタからなる半導体装置であって、
前記ゲート電極は少なくとも前記ゲート絶縁膜側がハフニウムと窒素とを含む膜からなり、
前記ハフニウムと窒素とを含む膜は少なくとも窒素を含みかつハフニウムと窒素とに対する窒素の組成比が５１％以下である
ことを特徴とする半導体装置。
【請求項２】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程を備えた半導体装置の製造方法であって、
前記ゲート電極を形成する工程は少なくとも前記ゲート絶縁膜側をハフニウムと窒素とを含む膜で形成する工程を含み、
前記ハフニウムと窒素とを含む膜は少なくとも窒素を含みかつハフニウムと窒素とに対する窒素の組成比が５１％以下の膜で形成される
ことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００６−２９４８９４（Ｐ２００６−２９４８９４Ａ）
【公開日】平成１８年１０月２６日（２００６．１０．２６）
【国際特許分類】
【出願番号】特願２００５−１１４２７０（Ｐ２００５−１１４２７０）
【出願日】平成１７年４月１２日（２００５．４．１２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１８年１０月２６日（２００６．１０．２６）
【国際特許分類】
【出願日】平成１７年４月１２日（２００５．４．１２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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