【課題】絶縁破壊電界が高く、熱伝導率が極めて良好で放熱性に優れ、化学的にも安定であり、またバンドギャップが大きいというダイヤモンド半導体の特性を最大限に活用するために、ダイヤモンドデバイスの電界集中による電極の破壊電圧を抑制するためのダイヤモンド電極構造を備えたデバイス及びその製造方法を提供する。
【解決手段】半導体ダイヤモンドの表面と電極の表面が同一面となるように、半導体ダイヤモンドに設けた溝に電極が埋め込まれた構造を有することを特徴とするダイヤモンドデバイスの電界集中による電極の破壊電圧を抑制するためのダイヤモンド電極構造を備えたデバイス。 （もっと読む）

【課題】寄生バイポーラトランジスタの動作の抑制と二重拡散型ＭＯＳトランジスタのオン抵抗の低減とを好適に両立することのできる半導体装置及びその製造方法を提供する。
【解決手段】シリコンに対する固溶限度のより高いボロンとより低いインジウムとの２つのＰ型不純物をボディ領域１０に拡散するとともに、そのボディ領域１０のソース拡散層１２ａ近傍の部位におけるインジウムの濃度比を該ボディ領域１０の他の部位に比して高くする。これにより、未固溶のインジウムをシリコン格子間に残留させてボディ領域１０内のキャリアのライフタイムを短縮して寄生バイポーラトランジスタの動作を抑制するとともに、ボディ領域１０とソース拡散層１２ａとのＰＮ接合における横方向急峻性を向上してＤＭＯＳトランジスタのオン抵抗を低減する。 （もっと読む）

【課題】ＤＲＡＭ用アクセストランジスタの表面領域を小さくするメモリデバイスの製造方法を提供する。
【解決手段】トランジスタの製造方法の一実施形態は、基板内のゲート用溝部を規定することによってゲート電極を形成することを含む。上記ゲート用溝部に隣り合う位置での素子分離用トレンチ毎にてプレート状部がそれぞれ規定される。上記ゲート用溝部を挟む上記２つの各プレート状部が互いに連結される。上記一実施形態では、上記２つの各プレート状部は、上記半導体基板の材料に対して、上記素子分離用トレンチの絶縁材料を選択的にエッチングするエッチングプロセスによって規定される。ゲート絶縁体は、能動領域と上記ゲート用溝部との間の界面部、および、上記能動領域と上記の各プレート状部との間の界面部において設けられる。ゲート電極の材料は、上記ゲート用溝部と上記各プレート状部とを充填するように堆積形成される。 （もっと読む）

【課題】短チャネル効果を抑制しつつ、一層の高速動作が可能な絶縁ゲート電界効果トランジスタ及びその製造方法の提供を目的とする。
【解決手段】チャネルが形成される半導体基板の領域と、当該領域にそれぞれ接し互いに離れて前記半導体基板上に形成されている一対のエクステンション部４と、前記一対のエクステンション部４の対向端から互いに離反する向きにさらに離れて前記エクステンション部４上に形成されている一対のソース・ドレイン領域５，６と、前記ソース・ドレイン領域５，６の間のチャネルが形成される半導体基板上において前記エクステンション部４の端部にかかる位置まで形成されているゲート絶縁膜５と前記ゲート絶縁膜５上に形成されたゲート電極Ｇと、少なくとも前記ゲート電極Ｇから前記一対のエクステンション部４にかかる領域までを被覆するように形成された応力調整層８と、を有する絶縁ゲート電解効果トランジスタ１。 （もっと読む）

【課題】オフセット領域の発生を防止する。
【解決手段】半導体基板１２上に、ゲート絶縁膜１４を成膜する。ゲート絶縁膜上に、ポリシリコン膜１６Ｘを成膜する。ポリシリコン膜上に、タングステンシリサイド膜１８Ｘを成膜する。レジストパターン２２を形成する。タングステンシリサイドパターン１８を形成する。傾斜側壁部１６ｂを有するポリシリコンパターン１６を形成する。熱酸化膜３２を形成する。不純物イオン４２を注入して、下端部３２ｂａ外である半導体基板に、不純物イオン注入領域５２を形成する。 （もっと読む）

【課題】 高耐圧で低オン抵抗の横型二重拡散型電界効果トランジスタを提供すること。
【解決手段】 ゲート絶縁膜は、ソース拡散層６からボディ拡散層３のパターンを越えた領域まで覆う第１ゲート絶縁膜４ｂと、この第１ゲート絶縁膜４ｂよりも膜厚が厚く、第１ゲート絶縁膜４ｂが覆う領域よりもドレイン拡散層７に近い領域を覆う第２ゲート絶縁膜４ａとを含む。第１ゲート絶縁膜４ｂと第２ゲート絶縁膜４ａとの間の境界線１３は、ボディ拡散層３のパターンの辺に平行なストレート部１３ｎと、ボディ拡散層３のパターンの頂点を離間して取り囲むコーナー部１３ｒとからなる。ボディ拡散層３のパターンの頂点と境界線１３のコーナー部１３ｒとの間の距離は、ボディ拡散層３のパターンの辺と境界線１３のストレート部１３ｎとの間の距離Ｘ以下である。 （もっと読む）

【課題】ＦｉｎＦＥＴに最適なＥＳＤ保護素子を提供する。
【解決手段】ＥＳＤ保護素子は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上の１領域に垂直に設けられた板状半導体層と、前記板状半導体層の中央部において、第１のゲート絶縁膜を介して前記板状半導体層を跨ぎかつこれを挟むように形成された第１のゲート電極と、前記第１のゲート電極上に、第２のゲート絶縁膜を介して形成された第２のゲート電極とを具備し、前記板状半導体層は、前記第１のゲート絶縁膜を介して前記第１のゲート電極と対向するチャネル領域と、このチャネル領域の両側に形成された一対のソース・ドレイン電極とを含む。 （もっと読む）

【課題】 所望の耐圧を有し、大きな駆動電流を流すことが可能な半導体装置を提供する。
【解決手段】 本発明に係る半導体装置は，
半導体層１０と、
半導体層１０の上に形成されたゲート絶縁層３０と、
ゲート絶縁層３０の上に形成されたゲート電極３２と、
半導体層１０に形成されたドレインである高濃度不純物層３６と、
高濃度不純物層３６とゲート絶縁層３０下のチャネル領域との間に形成されたオフセット不純物層４０と、
高濃度不純物層３６のうちの少なくとも一部と重なっており、高濃度不純物層３６よりも深く形成された低濃度不純物層４２と、を含み、
オフセット不純物層４０の不純物濃度は、低濃度不純物層４２の不純物濃度よりも濃く、
低濃度不純物層４２のチャネル長方向における端４３のうちの少なくとも一方は，オフセット不純物層形成領域４１の内側に位置している。 （もっと読む）

【課題】電界効果トランジスタにおけるパンチスルーとリーク電流の抑制をはかることができ、素子信頼性の向上をはかる。
【解決手段】表面部にチャネル領域が形成される第１導電型の第１の半導体領域１００と、チャネル領域上にゲート絶縁膜１０１を介して形成されたゲート電極１０２と、チャネル領域を挟んで形成されたソース・ドレイン電極１０８と、ソース・ドレイン電極１０８とチャネル領域との間に形成され、ソース・ドレインのエクステンション領域となる第２導電型の第２の半導体領域１０５と、ソース・ドレイン電極１０８と第１，第２の半導体領域１００，１０５との間に形成され、第２の半導体領域１０５よりも不純物濃度の高い第２導電型の第３の半導体領域１０９とを備えた電界効果トランジスタであり、第３の半導体領域１０９はソース・ドレイン電極１０８からの偏析によって形成されている。 （もっと読む）

【課題】トレンチ型ＤＲＡＭにおいてさらなる高集積化を実現する電界効果トランジスタとそれを用いた半導体記憶装置及びそれらの形成製造方法を提供する。
【解決手段】基板に、第１導電型の一方のソース・ドレイン領域１４と、チャネル形成領域となる第２導電型の半導体層１６と、ゲート絶縁膜１８と、ゲート電極１９とを含んで積層されてなる積層体が形成されており、さらに、基板に、一方のソース・ドレイン領域及１４及びゲート電極１９から絶縁され、半導体層１６の側面に接して第１導電型の他方のソース・ドレイン領域１０ｃが形成された電界効果トランジスタとする。また、上記の一方のソース・ドレイン領域１４に接続してメモリキャパシタの記憶ノード電極が接続された構成とする。 （もっと読む）

【課題】チャネル層に応力が付加され、かつ高信頼なＭＯＳＦＥＴを実現する。
【解決手段】半導体基板と、前記半導体基板の表面に対向して設けられ、単結晶または多結晶構造を有する一対のソース・ドレイン電極と、前記ソース・ドレイン電極の間の前記半導体基板の表面に形成された単結晶チャネル領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ソース・ドレイン電極の上部に形成された金属化合物層と、前記ソース・ドレイン電極の下部に位置し、前記ソース・ドレイン電極を構成する物質の固有の格子間隔とは異なる格子間隔を保持した結晶構造を有する応力付与層と、前記応力付与層の下部に位置する第１の絶縁層とを具備する。 （もっと読む）

【課題】限られた寸法内で実質的にチャネル幅を広くし、電流密度を上げ、Ｓファクタの改善、バックゲート効果低減の効果が得られるＦＥＴを提供する。
【解決手段】半導体基板１１上に形成されたソース、ドレイン領域間に形成されたチャネル部の幅方向に複数の突起状のシリコン領域１４ａ〜１４ｄを形成し、このシリコン領域の突起上に前記チャネル部に対向させてゲート絶縁膜１６およびゲート電極１７を配置した半導体装置。 （もっと読む）

【課題】 パッドの下方に半導体素子を設けることができ、信頼性の高い半導体装置を提供する。
【解決手段】 本発明の半導体装置は、
半導体層１０と、
前記半導体層１０に設けられた、ゲート絶縁層１０４、１２４及びゲート電極１０６、１２６を有するトランジスタ１００、１２０と、
前記トランジスタ１００、１２０の上方に設けられた層間絶縁層４０と、
前記層間絶縁層４０の上方に設けられ、前記ゲート電極１０６、１２６の少なくとも一部と上方から見て重なる電極パッド４２と、を含み、
前記トランジスタ１００、１２０は、前記ゲート電極１０６、１２６端の下方に、前記ゲート絶縁層１０４、１２４の膜厚と比して厚い絶縁層１０２、１２２が設けられている高耐圧トランジスタである。 （もっと読む）

蓄積モードのマルチゲート・トランジスタ素子(1100)の構成が開示される。本素子は、短チャンネル効果、特にhiが軽減され、チャンネル領域、拡張領域、及び／又は、ソース(1104)／ドレイン(1106)領域に更に１つのタイプのドーパント材料が埋め込まれて、不所望の漏れ電流をもたらすチャンネル領域内の、導電パスの設定、及び、電子の蓄積を緩和するように構成される。 （もっと読む）

【課題】 不純物濃度の製造上のバラツキを保証して所望の耐圧を確保すること。
【解決手段】 半導体装置１０は、ｐ⁻型の半導体基板２２と、半導体基板２２上に形成されているｎ⁻型のドリフト層を備えている。さらに、ボディ領域３２側のドリフト層２４に接してｐ型の埋込み半導体領域７２が設けられている。これにより、半導体装置１０がオフのときにボディ領域３２とドレイン領域５２を隔てているドリフト層２４が実質的に空乏化する条件がボディ領域３２側とドレイン領域５２側で異なっており、ボディ領域３２側ではドリフト層２４の不純物濃度が所定濃度よりも濃い場合に実質的に空乏化し、ドレイン領域５２側ではドリフト層２４の不純物濃度が所定濃度よりも薄い場合に実質的に空乏化することができる。 （もっと読む）

【課題】高耐圧を維持でき、しかも簡単な手順で作成が可能なトレンチ横型パワー半導体装置を提供する。
【解決手段】少なくとも２本以上のトレンチ２を有するｐ型半導体基板に、トレンチ２に隣接して複数のｐウェル領域４、ｎウェル領域６が形成され、それぞれにｎ⁺ソース領域あるいはｎ⁺ドレイン領域が配置された半導体装置であって、トレンチ２の側壁部および底面部に沿って形成されたｎ^-オフセットドレイン領域３、ｎ⁺ソース領域を互いに接続する接続部を有するソース電極、このソース電極と対向して配置され、ｎ⁺ドレイン領域を互いに接続する接続部を有するドレイン電極を備え、さらにｐウェル領域４、およびｎウェル領域６の終端部分には、隣接するトレンチ２を互いに接続する第２トレンチ領域２ａが形成されている。 （もっと読む）

【課題】 サリサイドプロセスにおいて、低消費電力性能に寄与すると共に抵抗変動や高抵抗化を抑制するソース／ドレインのエクステンション領域を有する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 第１のドーズ量で低濃度のエクステンション領域１５１を形成後、第１のドーズ量より大きい第２のドーズ量でもってソース／ドレインの主拡散領域１５２を形成する。さらに、第１不純物領域内に、第１不純物と同じ導電型を有する別の第２不純物を、第１不純物のドーズ量と第２のドーズ量の間で選択されたドーズ量でイオン注入する。これにより、エクステンション領域１５１よりも高く、かつソース／ドレインの主拡散領域１５２よりも低い濃度の第２不純物による補助拡散領域１５３が形成される。この補助拡散領域１５３は、後に形成されるシリサイド層（破線）が納まるような形態とする。 （もっと読む）

【課題】シリサイド層と半導体基板との間での接合リークを防止することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、ゲート電極３の両側における半導体基板１上に形成され、エクステンション領域となる第１エピタキシャル成長層５と、ゲート電極３の側面および第１エピタキシャル成長層５の一部を被覆するサイドウォール絶縁膜ＳＷと、サイドウォール絶縁膜ＳＷから露出した第１エピタキシャル成長層５上に形成され、ソースあるいはドレインとなる第２エピタキシャル成長層６と、サイドウォール絶縁膜ＳＷから突き出た第２エピタキシャル成長層６の側面に形成され、当該側面におけるシリサイド層７の形成を防止する側壁保護膜１３と、第２エピタキシャル成長層６の表面に形成されたシリサイド層７とを有する （もっと読む）

【課題】トランジスタが形成される半導体層の任意の位置にパンチスルーを抑制するための高濃度層を形成する。
【解決手段】半導体装置の製造方法は、第１導電型の半導体基板１１上にマスク層１３を形成する工程と、半導体基板１１をマスク層１３をマスクとしてエッチングし、半導体基板１１に凸状半導体層１４を形成する工程と、半導体基板１１上で凸状半導体層１４の下部を覆うように第１絶縁層１５を形成する工程と、第１絶縁層１５に第１導電型の不純物を導入し、凸状半導体層１４の下部に高濃度層１６を形成する工程と、第１絶縁層１５の表面上で凸状半導体層１４の側面上にゲート絶縁膜１７を形成する工程と、ゲート絶縁膜１７上にゲート電極１８を形成する工程とを含む。 （もっと読む）

【課題】 トレンチ内へ埋め込んだ絶縁膜を所望のテーパー角度でエッチバックして平坦化できる半導体装置の製造方法を提供する。
【解決手段】 ＨＴＯ膜１０９をｐ型半導体基板１の主面までエッチングするエッチング工程では、第１のエッチング工程として、熱酸化膜上のＨＴＯ膜１０９を、テーパー角度が７８°となるように、ＣＨＦ₃：ＣＦ₄を２：１としたエッチング条件で、その膜厚の半分までドライエッチングする。その後、残り半分のＨＴＯ膜１０９を、テーパー角度が２６°となる２３℃のＢＨＦ６３Ｕで７分４０秒ウエットエッチングする第２のエッチング工程を実施する。これにより、所望のテーパー角度が実現できる。 （もっと読む）