半導体装置
【課題】 パッドの下方に半導体素子を設けることができ、信頼性の高い半導体装置を提供する。
【解決手段】 本発明の半導体装置は、
半導体層１０と、
前記半導体層１０に設けられた、ゲート絶縁層１０４、１２４及びゲート電極１０６、１２６を有するトランジスタ１００、１２０と、
前記トランジスタ１００、１２０の上方に設けられた層間絶縁層４０と、
前記層間絶縁層４０の上方に設けられ、前記ゲート電極１０６、１２６の少なくとも一部と上方から見て重なる電極パッド４２と、を含み、
前記トランジスタ１００、１２０は、前記ゲート電極１０６、１２６端の下方に、前記ゲート絶縁層１０４、１２４の膜厚と比して厚い絶縁層１０２、１２２が設けられている高耐圧トランジスタである。
【解決手段】 本発明の半導体装置は、
半導体層１０と、
前記半導体層１０に設けられた、ゲート絶縁層１０４、１２４及びゲート電極１０６、１２６を有するトランジスタ１００、１２０と、
前記トランジスタ１００、１２０の上方に設けられた層間絶縁層４０と、
前記層間絶縁層４０の上方に設けられ、前記ゲート電極１０６、１２６の少なくとも一部と上方から見て重なる電極パッド４２と、を含み、
前記トランジスタ１００、１２０は、前記ゲート電極１０６、１２６端の下方に、前記ゲート絶縁層１０４、１２４の膜厚と比して厚い絶縁層１０２、１２２が設けられている高耐圧トランジスタである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、パッドの下方にＭＯＳトランジスタなどの半導体素子を配置すると、ボンディング時のストレスなどにより、ＭＯＳトランジスタなどの半導体素子の特性が損なわれることがあり、半導体チップにおいて、パッド形成部と、半導体素子が形成される領域とは、平面的にみて分離して設けられていた。しかし、近年の半導体チップの微細化および高集積化に伴い、パッドの下方にも半導体素子を配置することについての要望が生じるようになった。このような技術の一例が、特開２００２−３１９５８７号公報に開示されている。
【特許文献１】特開２００２−３１９５８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、パッドの下方に半導体素子を設けることができ、信頼性の高い半導体装置を提供することにある。
【課題を解決するための手段】
【０００４】
（１）本発明にかかる半導体装置は、
半導体層と、
前記半導体層に設けられた、ゲート絶縁層及びゲート電極を有するトランジスタと、
前記トランジスタの上方に設けられた層間絶縁層と、
前記層間絶縁層の上方に設けられ、前記ゲート電極の少なくとも一部と上方から見て重なる電極パッドと、を含み、
前記トランジスタは、前記ゲート電極端の下方に、前記ゲート絶縁層の膜厚と比して厚い絶縁層が設けられている高耐圧トランジスタである。
【０００５】
本発明にかかる半導体装置によれば、電極パッドの下方に、トランジスタが設けられ、このトランジスタのゲート電極は、平面視したときに、電極パッドと少なくとも一部が重なっている。さらに、本発明にかかる半導体装置に含まれるトランジスタは、ゲート電極の端の下方にゲート絶縁層と比して膜厚が大きい絶縁層を有する。たとえば、ゲート電極の端部が、膜厚の小さい絶縁層を介して半導体層の上に形成されている場合、ゲート電極の端部が位置している半導体層に応力の不整合が生じることがある。このような応力の不整合は、電極パッドやバンプ形成時のストレスやバンプの内部応力による継続的なストレスをうけることで、ゲート絶縁層などを劣化させる一因となることがある。そのため、リーク電流の発生などの問題を生じさせ、特性の低下を招くことがあるが、本発明にかかる半導体装置によれば、ゲート電極の端部は、ゲート絶縁層と比して膜厚の大きい絶縁層の上に設けられているため、上記問題を抑制することができる。その結果、電極パッドの下方に半導体素子を配置したとしても、特性の変動を招来させない半導体装置を提供することができる。
【０００６】
さらに、電極パッド（バンプ）の下に半導体素子を配置できることで、半導体チップの微細化も図ることができる。そのため、半導体ウエハから作成できる半導体チップの個数を増加させることができ、製造コストを低下させることもできる。
【０００７】
なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。
【０００８】
本発明にかかる半導体装置は、さらに、下記の態様をとることができる。
【０００９】
（２）本発明にかかる半導体装置において、
さらに、前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシべーション層と、
少なくとも前記開口に設けられたバンプと、を含むことができる。
【００１０】
（３）本発明にかかる半導体装置において、
上方からみて、前記ゲート電極の全てと前記電極パッドの一部とが重なっていることができる。
【００１１】
（４）本発明にかかる半導体装置において、
前記絶縁層は、ＬＯＣＯＳ絶縁層又はトレンチ絶縁層であることができる。なお、本発明にかかる半導体装置において、ＬＯＣＯＳ絶縁層というとき、ＬＯＣＯＳ法により形成された絶縁層の他、セミリセスＬＯＣＯＳ法により形成された絶縁層をも含む。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図面を参照しつつ説明する。
【００１３】
図１（Ａ）は、本実施の形態にかかる半導体装置を模式的に示す平面図であり、半導体層中に埋め込まれた絶縁層（灰色領域）、不純物領域およびゲート電極（ゲート絶縁層）と、電極パッドとの位置関係を模式的に示す平面図である。図１（Ｂ）は、図１（Ａ）のＡ−Ａ線に沿った断面図である。本実施の形態にかかる半導体装置は、まず、半導体層１０中に設けられた素子分離絶縁層２０により、画定された、第１領域１０Ｎと、第２領域１０Ｐとを有する。第１領域１０Ｎには、Ｎチャネル型ＭＩＳトランジスタ１００が設けられ、第２領域１０Ｐには、Ｐチャネル型ＭＩＳトランジスタ１２０が設けられている。
【００１４】
Ｎチャネル型ＭＩＳトランジスタ１００は、ゲート電極１０６端の下方に、ゲート絶縁層１０４の膜厚と比して厚い絶縁層１０２（以下、「オフセット絶縁層」ともいう。）が設けられている高耐圧トランジスタである。Ｐチャネル型ＭＩＳトランジスタ１２０は、ゲート電極１２６端の下方に、ゲート絶縁層１２４の膜厚と比して厚い絶縁層１２２（以下、「オフセット絶縁層」ともいう。）が設けられている高耐圧トランジスタである。なお、以下の説明では、半導体層１０として、Ｐ型の単結晶シリコン基板を用いた場合を例として説明する。また、本実施の形態にかかる半導体装置では、素子分離絶縁層２０および後述するオフセット絶縁層１０２、１２２は、セミリセスＬＯＣＯＳ法で形成されたＬＯＣＯＳ絶縁層を採用しているが、これに限定されることはない。たとえば、ＬＯＣＯＳ法で形成されたＬＯＣＯＳ絶縁層またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成されたトレンチ絶縁層を用いてもよい。
【００１５】
半導体層１０中には、第１領域１０Ｎおよび第２領域１０Ｐに連続した深いＮ型のウェル１２が設けられている。Ｎ型ウェル１２内では、第１領域１０ＰにＮ型ウェル１２と比して浅いＰ型ウェル１４が設けられている。なお、図１（ｂ）には、図示していないが、必要に応じて、第２領域１０Ｐにおいて、Ｎ型ウェル１２内に、浅いＮ型ウェルが設けられていてもよい。
【００１６】
次に、Ｎチャネル型ＭＩＳトランジスタ１００およびＰチャネル型ＭＩＳトランジスタ１２０について説明する。
【００１７】
Ｎチャネル型ＭＩＳトランジスタ１００は、第１領域１０Ｎの半導体層１０中に設けられたオフセット絶縁層１０２と、Ｎ型ウェル１４の上に設けられたゲート絶縁層１０４と、ゲート電極１０６と、ゲート電極１０６の側面に設けられたサイドウォール絶縁層１０８と、ゲート電極１０６の外側のＮ型ウェル１４内に設けられた不純物領域１１０と、を有する。不純物領域１１０は、ソース領域またはドレイン領域となる。オフセット絶縁層１０２の下には、不純物領域１１０と比して不純物濃度の低い低濃度不純物領域１１２が設けられている。また、図１（ａ）で図示されているとおり、上方から見て、ゲート電極１２６の一部と電極パッド４２の一部とは重なっている構成となっている。
【００１８】
Ｐチャネル型ＭＩＳトランジスタ１２０は、第１領域１０Ｐの半導体層１０中に設けられたオフセット絶縁層１２２と、Ｐ型ウェル１２の上に設けられたゲート絶縁層１２４と、ゲート絶縁層１２４の上に設けられたゲート電極１２６と、ゲート電極１２６の側面に設けられたサイドウォール絶縁層１２８と、ゲート電極１２６の外側であって、Ｐ型ウェル１２内に設けられた不純物領域１３０と、を有する。不純物領域１３０は、ソース領域またはドレイン領域となる。オフセット絶縁層１２２の下には、不純物領域１３０と比して、不純物濃度の低い低濃度不純物領域１３２が設けられている。また、図１（ａ）で図示されているとおり、上方から見て、ゲート電極１０６の全てと電極パッド４２の一部とは重なっている構成となっている。
【００１９】
Ｎチャネル型ＭＩＳトランジスタ１００およびＰチャネル型トランジスタ１２０を覆うように、層間絶縁層３０、４０およびパッシべーション層５０が順次設けられている。層間絶縁層３０の上には、配線層３２が設けられている。配線層３２は、層間絶縁層３０に設けられたコンタクト層３４によりＮチャネル型ＭＩＳトランジスタ１００、Ｐチャネル型ＭＩＳトランジスタ１２０の不純物領域と電気的に接続されていることができる。
【００２０】
また、層間絶縁層４０の上には、電極パッド４２が設けられている。電極パッド４２は、内部の各種配線層（図示せず）と接続されている。
【００２１】
層間絶縁層３０、４０としては、公知の一般的な材料を用いることができる。パッシべーション層５０には、電極パッド４２の少なくとも一部を露出させる開口５２が形成されてなる。開口５２は、電極パッド４２の中央領域のみを露出させるように形成されていてもよい。すなわち、パッシべーション層５０は、電極パッド４２の周縁部を覆うように形成されていることができる。パッシべーション層５０は、例えば、ＳｉＯ２、ＳｉＮ、ポリイミド樹脂等で形成されていることができる。なお、本実施の形態にかかる半導体装置では、電極パッドというとき、開口５２による露出面が設けられた領域を含み、配線部と比して幅が広い領域のことをいう。
【００２２】
本実施の形態にかかる半導体装置では、少なくとも開口５２には、バンプ６０が設けられている。すなわち、電極パッド４２の露出面の上に、バンプ６０が設けられている。本実施の形態にかかる半導体装置では、バンプ６０は、パッシべーション層５０上に至るように形成されている場合を図示する。バンプ６０は、１層または複数層で形成され、金、ニッケルまたは銅などの金属から形成されていることができる。なお、バンプ６０の外形は特に限定されるものではないが、矩形（正方形及び長方形を含む）、あるいは円形をなしていてもよい。また、バンプ６０の外形は、電極パッド４２よりも小さくてもよい。このとき、バンプ６０は、電極パッド４２とオーバーラップする領域内のみに形成されていてもよい。
【００２３】
また、図示していないが、バンプ６０の下には、バリア層が設けられていてもよい。バリア層は、電極パッド４２とバンプ６０の両者の拡散防止を図るためのものである。バリア層は、１層又は複数層で形成することができる。バリア層をスパッタリングによって形成してもよい。さらに、バリア層は、電極パッド４２及びバンプ６０の密着性を高める機能をさらに有していてもよい。バリア層は、チタンタングステン（ＴｉＷ）層を有していてもよい。複数層で構成される場合、バリア層の最表面は、バンプ６０を析出させる電気めっき給電用の金属層（例えばＡｕ層）を用いることができる。
【００２４】
本実施の形態にかかる半導体装置によれば、バンプ６０の下方に、ＬＯＣＯＳオフセット構造を有するＭＩＳトランジスタ１００、１２０が設けられている。ＬＯＣＯＳオフセット構造を有するＭＩＳトランジスタ１００、１２０は、ゲート電極１０６、１２６の端部が半導体層１０中に設けられたオフセット絶縁層１０２、１２２の上に設けられている。つまり、ゲート電極の端部が膜厚の小さい絶縁層を介して、半導体層１０の上に設けられるという構成を有していない。そのため、ゲート電極１０６、１２６の端部が位置している半導体層１０の応力の不整合が緩和されることとなる。応力の不整合は、電極パッド４２やバンプ６０形成時のストレスやバンプ６０の内部応力による継続的なストレスをうけることで、ゲート絶縁層などを劣化させる一因となることがある。しかし、本実施の形態にかかる半導体装置によれば、ゲート電極１０６、１２６の端部がオフセット絶縁層の上に配置され、上記問題を抑制することができるのである。その結果、本実施の形態にかかる半導体装置によれば、電極パッド４２（バンプ６０）の下に、半導体素子を配置した場合であっても、特性の劣化を抑制でき、信頼性および微細化の図られた半導体装置を提供することができる。また、微細化を図ることにより、一枚のウエハから作成できる半導体チップの個数を増やすことができる。これにより、１つの半導体チップの製造コストの削減を図ることができる。
【００２５】
なお、本実施の形態にかかる半導体装置では、２層の層間絶縁層３０、４０が設けられている場合を例として説明したが、これに限定されない。たとえば、３層以上の層間絶縁層が積層されていてもよい。また、図１（ｂ）には、２つのＭＩＳトランジスタ１００、１２０の上方に電極パッド４２（バンプ６０）が設けられている場合を図示したが、これに限定されることなく、３つ以上の複数のＭＩＳトランジスタが形成されていてもよい。
【００２６】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００２７】
【図１】（ａ）は、本実施の形態にかかる半導体装置を模式的に示す平面図であり、（ｂ）は、（ａ）のＡ−Ａ線に沿った断面図。
【符号の説明】
【００２８】
１０…半導体層、 １０Ｎ…第１領域、 １０Ｐ…第２領域、 １２、１４…Ｎ型ウェル、 ２０…素子分離絶縁層、 ３２…配線層、 ３４…コンタクト層、 ４０…層間絶縁層、 ４２…電極パッド ５０…パッシベーション層、 ５２…開口、 ６０…バンプ、 １００…Ｎチャネル型ＭＩＳトランジスタ、 １２０…Ｐチャネル型ＭＩＳトランジスタ、 １０２、１２２…オフセット絶縁層、 １０４、１２４…ゲート絶縁層、 １０６、１２６…ゲート電極、 １０８、１２８…サイドウォール絶縁層、 １１０、１３０…不純物領域、 １１２、１３２…低濃度不純物領域
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、パッドの下方にＭＯＳトランジスタなどの半導体素子を配置すると、ボンディング時のストレスなどにより、ＭＯＳトランジスタなどの半導体素子の特性が損なわれることがあり、半導体チップにおいて、パッド形成部と、半導体素子が形成される領域とは、平面的にみて分離して設けられていた。しかし、近年の半導体チップの微細化および高集積化に伴い、パッドの下方にも半導体素子を配置することについての要望が生じるようになった。このような技術の一例が、特開２００２−３１９５８７号公報に開示されている。
【特許文献１】特開２００２−３１９５８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、パッドの下方に半導体素子を設けることができ、信頼性の高い半導体装置を提供することにある。
【課題を解決するための手段】
【０００４】
（１）本発明にかかる半導体装置は、
半導体層と、
前記半導体層に設けられた、ゲート絶縁層及びゲート電極を有するトランジスタと、
前記トランジスタの上方に設けられた層間絶縁層と、
前記層間絶縁層の上方に設けられ、前記ゲート電極の少なくとも一部と上方から見て重なる電極パッドと、を含み、
前記トランジスタは、前記ゲート電極端の下方に、前記ゲート絶縁層の膜厚と比して厚い絶縁層が設けられている高耐圧トランジスタである。
【０００５】
本発明にかかる半導体装置によれば、電極パッドの下方に、トランジスタが設けられ、このトランジスタのゲート電極は、平面視したときに、電極パッドと少なくとも一部が重なっている。さらに、本発明にかかる半導体装置に含まれるトランジスタは、ゲート電極の端の下方にゲート絶縁層と比して膜厚が大きい絶縁層を有する。たとえば、ゲート電極の端部が、膜厚の小さい絶縁層を介して半導体層の上に形成されている場合、ゲート電極の端部が位置している半導体層に応力の不整合が生じることがある。このような応力の不整合は、電極パッドやバンプ形成時のストレスやバンプの内部応力による継続的なストレスをうけることで、ゲート絶縁層などを劣化させる一因となることがある。そのため、リーク電流の発生などの問題を生じさせ、特性の低下を招くことがあるが、本発明にかかる半導体装置によれば、ゲート電極の端部は、ゲート絶縁層と比して膜厚の大きい絶縁層の上に設けられているため、上記問題を抑制することができる。その結果、電極パッドの下方に半導体素子を配置したとしても、特性の変動を招来させない半導体装置を提供することができる。
【０００６】
さらに、電極パッド（バンプ）の下に半導体素子を配置できることで、半導体チップの微細化も図ることができる。そのため、半導体ウエハから作成できる半導体チップの個数を増加させることができ、製造コストを低下させることもできる。
【０００７】
なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。
【０００８】
本発明にかかる半導体装置は、さらに、下記の態様をとることができる。
【０００９】
（２）本発明にかかる半導体装置において、
さらに、前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシべーション層と、
少なくとも前記開口に設けられたバンプと、を含むことができる。
【００１０】
（３）本発明にかかる半導体装置において、
上方からみて、前記ゲート電極の全てと前記電極パッドの一部とが重なっていることができる。
【００１１】
（４）本発明にかかる半導体装置において、
前記絶縁層は、ＬＯＣＯＳ絶縁層又はトレンチ絶縁層であることができる。なお、本発明にかかる半導体装置において、ＬＯＣＯＳ絶縁層というとき、ＬＯＣＯＳ法により形成された絶縁層の他、セミリセスＬＯＣＯＳ法により形成された絶縁層をも含む。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図面を参照しつつ説明する。
【００１３】
図１（Ａ）は、本実施の形態にかかる半導体装置を模式的に示す平面図であり、半導体層中に埋め込まれた絶縁層（灰色領域）、不純物領域およびゲート電極（ゲート絶縁層）と、電極パッドとの位置関係を模式的に示す平面図である。図１（Ｂ）は、図１（Ａ）のＡ−Ａ線に沿った断面図である。本実施の形態にかかる半導体装置は、まず、半導体層１０中に設けられた素子分離絶縁層２０により、画定された、第１領域１０Ｎと、第２領域１０Ｐとを有する。第１領域１０Ｎには、Ｎチャネル型ＭＩＳトランジスタ１００が設けられ、第２領域１０Ｐには、Ｐチャネル型ＭＩＳトランジスタ１２０が設けられている。
【００１４】
Ｎチャネル型ＭＩＳトランジスタ１００は、ゲート電極１０６端の下方に、ゲート絶縁層１０４の膜厚と比して厚い絶縁層１０２（以下、「オフセット絶縁層」ともいう。）が設けられている高耐圧トランジスタである。Ｐチャネル型ＭＩＳトランジスタ１２０は、ゲート電極１２６端の下方に、ゲート絶縁層１２４の膜厚と比して厚い絶縁層１２２（以下、「オフセット絶縁層」ともいう。）が設けられている高耐圧トランジスタである。なお、以下の説明では、半導体層１０として、Ｐ型の単結晶シリコン基板を用いた場合を例として説明する。また、本実施の形態にかかる半導体装置では、素子分離絶縁層２０および後述するオフセット絶縁層１０２、１２２は、セミリセスＬＯＣＯＳ法で形成されたＬＯＣＯＳ絶縁層を採用しているが、これに限定されることはない。たとえば、ＬＯＣＯＳ法で形成されたＬＯＣＯＳ絶縁層またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成されたトレンチ絶縁層を用いてもよい。
【００１５】
半導体層１０中には、第１領域１０Ｎおよび第２領域１０Ｐに連続した深いＮ型のウェル１２が設けられている。Ｎ型ウェル１２内では、第１領域１０ＰにＮ型ウェル１２と比して浅いＰ型ウェル１４が設けられている。なお、図１（ｂ）には、図示していないが、必要に応じて、第２領域１０Ｐにおいて、Ｎ型ウェル１２内に、浅いＮ型ウェルが設けられていてもよい。
【００１６】
次に、Ｎチャネル型ＭＩＳトランジスタ１００およびＰチャネル型ＭＩＳトランジスタ１２０について説明する。
【００１７】
Ｎチャネル型ＭＩＳトランジスタ１００は、第１領域１０Ｎの半導体層１０中に設けられたオフセット絶縁層１０２と、Ｎ型ウェル１４の上に設けられたゲート絶縁層１０４と、ゲート電極１０６と、ゲート電極１０６の側面に設けられたサイドウォール絶縁層１０８と、ゲート電極１０６の外側のＮ型ウェル１４内に設けられた不純物領域１１０と、を有する。不純物領域１１０は、ソース領域またはドレイン領域となる。オフセット絶縁層１０２の下には、不純物領域１１０と比して不純物濃度の低い低濃度不純物領域１１２が設けられている。また、図１（ａ）で図示されているとおり、上方から見て、ゲート電極１２６の一部と電極パッド４２の一部とは重なっている構成となっている。
【００１８】
Ｐチャネル型ＭＩＳトランジスタ１２０は、第１領域１０Ｐの半導体層１０中に設けられたオフセット絶縁層１２２と、Ｐ型ウェル１２の上に設けられたゲート絶縁層１２４と、ゲート絶縁層１２４の上に設けられたゲート電極１２６と、ゲート電極１２６の側面に設けられたサイドウォール絶縁層１２８と、ゲート電極１２６の外側であって、Ｐ型ウェル１２内に設けられた不純物領域１３０と、を有する。不純物領域１３０は、ソース領域またはドレイン領域となる。オフセット絶縁層１２２の下には、不純物領域１３０と比して、不純物濃度の低い低濃度不純物領域１３２が設けられている。また、図１（ａ）で図示されているとおり、上方から見て、ゲート電極１０６の全てと電極パッド４２の一部とは重なっている構成となっている。
【００１９】
Ｎチャネル型ＭＩＳトランジスタ１００およびＰチャネル型トランジスタ１２０を覆うように、層間絶縁層３０、４０およびパッシべーション層５０が順次設けられている。層間絶縁層３０の上には、配線層３２が設けられている。配線層３２は、層間絶縁層３０に設けられたコンタクト層３４によりＮチャネル型ＭＩＳトランジスタ１００、Ｐチャネル型ＭＩＳトランジスタ１２０の不純物領域と電気的に接続されていることができる。
【００２０】
また、層間絶縁層４０の上には、電極パッド４２が設けられている。電極パッド４２は、内部の各種配線層（図示せず）と接続されている。
【００２１】
層間絶縁層３０、４０としては、公知の一般的な材料を用いることができる。パッシべーション層５０には、電極パッド４２の少なくとも一部を露出させる開口５２が形成されてなる。開口５２は、電極パッド４２の中央領域のみを露出させるように形成されていてもよい。すなわち、パッシべーション層５０は、電極パッド４２の周縁部を覆うように形成されていることができる。パッシべーション層５０は、例えば、ＳｉＯ２、ＳｉＮ、ポリイミド樹脂等で形成されていることができる。なお、本実施の形態にかかる半導体装置では、電極パッドというとき、開口５２による露出面が設けられた領域を含み、配線部と比して幅が広い領域のことをいう。
【００２２】
本実施の形態にかかる半導体装置では、少なくとも開口５２には、バンプ６０が設けられている。すなわち、電極パッド４２の露出面の上に、バンプ６０が設けられている。本実施の形態にかかる半導体装置では、バンプ６０は、パッシべーション層５０上に至るように形成されている場合を図示する。バンプ６０は、１層または複数層で形成され、金、ニッケルまたは銅などの金属から形成されていることができる。なお、バンプ６０の外形は特に限定されるものではないが、矩形（正方形及び長方形を含む）、あるいは円形をなしていてもよい。また、バンプ６０の外形は、電極パッド４２よりも小さくてもよい。このとき、バンプ６０は、電極パッド４２とオーバーラップする領域内のみに形成されていてもよい。
【００２３】
また、図示していないが、バンプ６０の下には、バリア層が設けられていてもよい。バリア層は、電極パッド４２とバンプ６０の両者の拡散防止を図るためのものである。バリア層は、１層又は複数層で形成することができる。バリア層をスパッタリングによって形成してもよい。さらに、バリア層は、電極パッド４２及びバンプ６０の密着性を高める機能をさらに有していてもよい。バリア層は、チタンタングステン（ＴｉＷ）層を有していてもよい。複数層で構成される場合、バリア層の最表面は、バンプ６０を析出させる電気めっき給電用の金属層（例えばＡｕ層）を用いることができる。
【００２４】
本実施の形態にかかる半導体装置によれば、バンプ６０の下方に、ＬＯＣＯＳオフセット構造を有するＭＩＳトランジスタ１００、１２０が設けられている。ＬＯＣＯＳオフセット構造を有するＭＩＳトランジスタ１００、１２０は、ゲート電極１０６、１２６の端部が半導体層１０中に設けられたオフセット絶縁層１０２、１２２の上に設けられている。つまり、ゲート電極の端部が膜厚の小さい絶縁層を介して、半導体層１０の上に設けられるという構成を有していない。そのため、ゲート電極１０６、１２６の端部が位置している半導体層１０の応力の不整合が緩和されることとなる。応力の不整合は、電極パッド４２やバンプ６０形成時のストレスやバンプ６０の内部応力による継続的なストレスをうけることで、ゲート絶縁層などを劣化させる一因となることがある。しかし、本実施の形態にかかる半導体装置によれば、ゲート電極１０６、１２６の端部がオフセット絶縁層の上に配置され、上記問題を抑制することができるのである。その結果、本実施の形態にかかる半導体装置によれば、電極パッド４２（バンプ６０）の下に、半導体素子を配置した場合であっても、特性の劣化を抑制でき、信頼性および微細化の図られた半導体装置を提供することができる。また、微細化を図ることにより、一枚のウエハから作成できる半導体チップの個数を増やすことができる。これにより、１つの半導体チップの製造コストの削減を図ることができる。
【００２５】
なお、本実施の形態にかかる半導体装置では、２層の層間絶縁層３０、４０が設けられている場合を例として説明したが、これに限定されない。たとえば、３層以上の層間絶縁層が積層されていてもよい。また、図１（ｂ）には、２つのＭＩＳトランジスタ１００、１２０の上方に電極パッド４２（バンプ６０）が設けられている場合を図示したが、これに限定されることなく、３つ以上の複数のＭＩＳトランジスタが形成されていてもよい。
【００２６】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００２７】
【図１】（ａ）は、本実施の形態にかかる半導体装置を模式的に示す平面図であり、（ｂ）は、（ａ）のＡ−Ａ線に沿った断面図。
【符号の説明】
【００２８】
１０…半導体層、 １０Ｎ…第１領域、 １０Ｐ…第２領域、 １２、１４…Ｎ型ウェル、 ２０…素子分離絶縁層、 ３２…配線層、 ３４…コンタクト層、 ４０…層間絶縁層、 ４２…電極パッド ５０…パッシベーション層、 ５２…開口、 ６０…バンプ、 １００…Ｎチャネル型ＭＩＳトランジスタ、 １２０…Ｐチャネル型ＭＩＳトランジスタ、 １０２、１２２…オフセット絶縁層、 １０４、１２４…ゲート絶縁層、 １０６、１２６…ゲート電極、 １０８、１２８…サイドウォール絶縁層、 １１０、１３０…不純物領域、 １１２、１３２…低濃度不純物領域
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に設けられた、ゲート絶縁層及びゲート電極を有するトランジスタと、
前記トランジスタの上方に設けられた層間絶縁層と、
前記層間絶縁層の上方に設けられ、前記ゲート電極の少なくとも一部と上方から見て重なる電極パッドと、を含み、
前記トランジスタは、前記ゲート電極端の下方に、前記ゲート絶縁層の膜厚と比して厚い絶縁層が設けられている高耐圧トランジスタである、半導体装置。
【請求項２】
請求項１において、
さらに、前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシべーション層と、
少なくとも前記開口に設けられたバンプと、を含む、半導体装置。
【請求項３】
請求項１または２において、
上方からみて、前記ゲート電極の全てと前記電極パッドの一部とが重なっている、半導体装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記絶縁層は、ＬＯＣＯＳ絶縁層又はトレンチ絶縁層である、半導体装置。
【請求項１】
半導体層と、
前記半導体層に設けられた、ゲート絶縁層及びゲート電極を有するトランジスタと、
前記トランジスタの上方に設けられた層間絶縁層と、
前記層間絶縁層の上方に設けられ、前記ゲート電極の少なくとも一部と上方から見て重なる電極パッドと、を含み、
前記トランジスタは、前記ゲート電極端の下方に、前記ゲート絶縁層の膜厚と比して厚い絶縁層が設けられている高耐圧トランジスタである、半導体装置。
【請求項２】
請求項１において、
さらに、前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシべーション層と、
少なくとも前記開口に設けられたバンプと、を含む、半導体装置。
【請求項３】
請求項１または２において、
上方からみて、前記ゲート電極の全てと前記電極パッドの一部とが重なっている、半導体装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記絶縁層は、ＬＯＣＯＳ絶縁層又はトレンチ絶縁層である、半導体装置。
【図１】
【公開番号】特開２００７−５５３９（Ｐ２００７−５５３９Ａ）
【公開日】平成１９年１月１１日（２００７．１．１１）
【国際特許分類】
【出願番号】特願２００５−１８３３６５（Ｐ２００５−１８３３６５）
【出願日】平成１７年６月２３日（２００５．６．２３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１９年１月１１日（２００７．１．１１）
【国際特許分類】
【出願日】平成１７年６月２３日（２００５．６．２３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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