【課題】低抵抗極薄先端領域を有する新規のトランジスタおよびＶＬＳＩ生産可能製造方法を提供する。
【解決手段】第１のドープ半導体材料を前記半導体基板上に前記第１の側壁スペーサの外縁に整合して形成し、ドーパントを前記半導体材料から前記基板中に前記側壁スペーサの第１の対の下に拡散させて、一対の先端領域を形成し、側壁スペーサの第２の対を前記第１の半導体基板上に前記側壁スペーサの第１の対の外縁に整合して形成し、ソース／ドレイン・コンタクト領域を形成するために、イオンを前記半導体材料中および前記基板中に前記側壁スペーサの第２の対の外縁に整合させて注入する。 （もっと読む）

【課題】マルチゲートデバイスのドーピング方法を提供する。
【解決手段】ドーピング方法は、フィンを基板にパターニングする工程と、ゲートスタックを堆積する工程と、フィンをドーピングする工程を含む。フィンのドーピング工程は、ゲートスタックのパターニング工程後に、少なくともフィンの上面にブロッキングマスク材料を堆積する工程により行われる。ブロッキングマスク材料の堆積工程後に、ドーパントイオンが注入され、ブロッキングマスク材料が、部分的または完全に、フィンの上面をドーパントイオンからブロックする。 （もっと読む）

【課題】 ソース・ドレインとして金属電極が形成された電界効果トランジスタにおいて、短チャネル効果の発生及びリーク電流を抑制する。
【解決手段】 半導体基板１１上にゲート絶縁膜１４を介して形成されたゲート電極１５と、金属電極からなり半導体基板１１との界面にショットキー・バリアを形成するソース・ドレイン１２，１３とを具備してなる電界効果トランジスタを含む半導体装置であって、ソース側及びドレイン側の少なくとも一方の金属電極と半導体基板１１との界面に、正孔又は電子に対して、前導体基板１１と金属電極とのショットキー・バリアより低いバリアを形成する変調領域１０１，１０２が設けられている。 （もっと読む）

【課題】ポリメタル構造のゲート電極を有するＤＲＡＭ装置について、リフレッシュ特性を改善すると共に、配線抵抗の低減を実現する。
【解決手段】ポリメタルゲート電極の製造に際して、まず、ポリシリコンのゲート下部電極６を、その上に形成したマスク窒化膜でパターニングする。次いで、ゲート下部電極６についてリフレッシュ特性改善のための側壁酸化を行う。ゲート下部電極６及びマスク窒化膜の側壁に側壁酸化膜７を形成した後に、マスク窒化膜を除去してゲート下部電極６の表面を露出させ、その露出した表面上にタングステン層を含むゲート上部電極１３を形成する。 （もっと読む）

本発明は、少なくとも１つの半導体素子を備える半導体本体（１）を備える半導体デバイス（１０）を製造する方法に関し、半導体本体（１）の上には、メサ形状半導体領域（２）が形成され、マスキング層（３）が、メサ形状半導体領域（２）の上に蒸着され、その頂部でメサ形状半導体領域（２）の側面と境界を接するマスキング層（３）の一部（３Ａ）が取り除かれ、導電性接続領域（４）が、結果として得られる構造の上に形成され、メサ形状半導体領域（２）のための接点を形成する。本発明によれば、マスキング層（３）の部分（３Ａ）の除去後、導電性接続領域（４）の形成前に、メサ形状半導体領域（２）が、マスキング層（３）の部分（３Ａ）の除去によって自由にされるメサ形状半導体領域（２）の側面で追加的半導体領域（５）によって広げられる。このようにして、極めて低い接触抵抗を有するデバイス（１０）が簡単な方法で得られる。好ましくは、メサ形状半導体領域（２）は、ＶＬＳのようなさらなるエピタキシアル成長プロセスによってナノワイヤによって形成される。追加的領域（５）は、例えば、ＭＯＶＰＥによって得られ得る。

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【課題】ソース・ドレイン領域の構造を最適化することにより、高いＩｏｎ／Ｉｏｆｆ比を達成する電界効果トランジスタを含む半導体装置を提供する。
【解決手段】第１のゲート電極１０７と第２のゲート電極１０８は、チャネル領域１０１の両側に対向するように、第１のゲート絶縁膜１０３と第２のゲート絶縁膜１０４を介して、それぞれ形成され、ソース領域１１１および前記ドレイン領域１２１は、第１のゲート電極１０７と第２のゲート電極１０８の両側に、チャネル領域１０１を挟んで形成され、第１のゲート絶縁膜１０３とチャネル領域１０４との界面に垂直な方向のソース領域１１１の厚さ（ＴＳｉｓ）が、同じ方向のチャネル領域１０１の厚さ（ＴＳｉｃ）よりも厚く、かつ、ソース領域１１１と、第１、第２のゲート電極１０７、１０８が、ゲート長方向に離間している電界効果トランジスタを含む半導体装置。 （もっと読む）

【課題】 同じ応力誘起材料を用いて、ｎ−ＦＥＴ及びｐ−ＦＥＴ内に異なる応力（すなわち、圧縮及び引張）を生成し、それぞれ内部の電子移動度及び正孔移動度を増大させること。
【解決手段】 本発明は、応力がかけられたチャネル領域を有する改善された相補型金属酸化膜半導体（ＣＭＯＳ）デバイスに関する。具体的には、各々の改善されたＣＭＯＳデバイスが、半導体デバイス構造体内に配置されたチャネル領域を有する電界効果トランジスタ（ＦＥＴ）を含み、半導体デバイス構造体は、第１の組の等価な結晶面の１つに沿って配向された上面と、第２の異なる組の等価な結晶面に沿って配向された１つ又は複数の付加的な表面とを有する。こうした付加的な表面は、結晶学的エッチングによって容易に形成することができる。さらに、内因性圧縮応力又は引張応力を有する１つ又は複数のストレッサ層が、半導体デバイス構造体の付加的な表面の上に配置され、かつ、ＦＥＴのチャネル領域に引張応力又は圧縮応力をかけるように配置され、構成される。こうしたストレッサ層は、半導体デバイス構造体とは異なる格子定数を有する半導体材料の擬似格子整合成長によって形成することができる。 （もっと読む）

【課題】短チャネル効果を抑制できる構造であり、しきい値電圧を制御でき、電流駆動力に優れ、高速動作が可能なマルチフィンＦＥＴを有する半導体装置を提供することである。
【解決手段】上記の課題を解決した半導体装置の１態様は、半導体基板上に設けられたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域を接続する複数のフィンと、前記半導体基板の上方に設けられ、前記各フィンを覆って設けられたゲート電極と、前記ソース領域若しくはドレイン領域から前記ゲート電極に向けて張り出し、隣接するフィンに接続して形成された張出し領域と、前記ゲート電極に接続する複数のパッド電極と、前記複数のパッド電極を接続する配線とを具備する。 （もっと読む）

【課題】選択的無電解蒸着法を利用した埋め込みビットラインの形成方法を提供する。
【解決手段】埋め込みビットラインの形成方法は、基板をエッチングして形成されたビットライン用溝に無電解金属層を選択的に形成し、シリサイド工程を行ってビットライン用溝の内部にシリサイド膜を形成する。 （もっと読む）

エピタキシャル層を含まない基板においてさまざまな半導体装置を製造するために全低温プロセスが用いられる。装置は分離されていないラテラルＤＭＯＳ、分離されていない拡張されたドレインまたはドリフトされたＭＯＳ装置、ラテラルトレンチＤＭＯＳ、分離されたラテラルＤＭＯＳ、ＪＦＥＴおよび空乏モード装置、ならびにＰ−Ｎダイオードクランプおよびレクチファイヤおよび接合端子を含む。プロセスが高温処理の必要をなくし、「注入されたままの」ドーパントプロファイルを使用するので、残りの装置を生成するのに使用されるプロセスを変更する必要なしに、装置がＩＣに加えられたり省略されたりすることを可能にするモジュール式アーキテクチャを構成する。
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【課題】ＴＬＰＭと保護素子を集積すること。ＴＬＰＭとともに保護素子を作製すること。
【解決手段】複数のトレンチ５により、ｐ型半導体基板１上のｎ型ウェル領域２ａの表面層を、第１メサ領域３３、第２メサ領域３４および第３メサ領域３５に分割する。第１メサ領域３３、第２メサ領域３４および第３メサ領域３５に、それぞれｎ型ソース領域７、ｎ型ドレイン領域６およびｐ型コレクタ領域４ｂを設ける。ｎ型ウェル領域２ａ内で、トレンチ５の底面にｎ型拡張ドレイン領域３ａ，３ｂを設ける。ｎ型ソース領域７とｎ型拡張ドレイン領域３ｂの間にｐ型チャネル領域４ａを設ける。このような構造により、コレクタ電極９ｂとソース電極１０の間に、ｐ型コレクタ領域４ｂと、ｎ型ウェル領域２ａおよびｎ型拡張ドレイン領域３ｂと、ｐ型チャネル領域４ａと、ｎ型ソース領域７からなるＰＮＰＮサイリスタ構造の保護素子を設ける。 （もっと読む）

【課題】不純物濃度を抑えることなくエピタキシャル成長層の端面での垂直成長面の発生を防止でき、これにより特性の優れた半導体装置を得ることが可能な製造方法を提供する。
【解決手段】ゲート電極脇の半導体基板上にエピタキシャル成長層からなるソース・ドレインを備えた半導体装置の製造方法であって、シリコンからなる半導体基板１上にゲート絶縁膜２ａを介してゲート電極３ａを形成し、ゲート絶縁膜２ａおよびゲート電極３ａの側壁にＴＥＯＳサイドウォール５を形成する。ゲート電極３ａおよびＴＥＯＳサイドウォール５から露出された半導体基板１の表面層に対して、フッ酸ガスとアンモニアガスとを供給する処理とその後の熱処理とを行う表面ガスエッチング反応による前処理を行い、自然酸化膜６を除去する。その後、前処理された半導体基板１の露出表面上に、ソース・ドレインのエクステンション領域７をエピタキシャル成長させる。 （もっと読む）

本発明は、電子ビームに露出された後に少なくとも１つの金属材料に分解されることが可能な前駆体材料（１５０、２５０、３５０、４５０）からトランジスタゲート（１６０、２６０、３６０、４６０）を製造するマイクロエレクトロニクス法に関する。本発明は、特に、マルチチャネル、ＦｉｎＦＥＴ、懸架型チャネルトランジスタ、またはＳＯＮもしくはＧＡＡタイプのトランジスタに適合する。
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【課題】 十分なキャリア移動度を有するチャネル部を備えた半導体装置およびその製造方法を提供する。
【解決手段】 基板１４の絶縁層１２上に形成された突起状の第１導電型の第１半導体層１３と、第１半導体層１３の第１側面および第１側面と対向する第２側面上にゲート絶縁膜１６ａ、１６ｂを介して形成されたゲート電極１７と、第１半導体層１３の第３側面に、基板１４の絶縁層１２上から形成された第１半導体層１３と異なる第２導電型の第２半導体層１８ａ、１８ｂを有するソース領域１９と、第１半導体層１３の第３側面と対向する第４側面に、基板１４の絶縁層１２上から形成された第１半導体層１３と異なる第２導電型の第２半導体層１８ｃ、１８ｄを有するドレイン領域２０とを具備する。 （もっと読む）

【目的】直線状のセルを有する半導体装置において、端部の曲率部分でのオン耐圧を向上させることができる高耐圧横型ＭＯＳＦＥＴを提供すること。
【解決手段】ｎ型半導体基板１の表面層に離してｎウェル領域４とｐ型オフセット領域２を形成し、ｎ型ウェル領域４の表面層にｐ型ソース領域５とｎ型コンタクト領域６を形成し、ｐ型オフセット領域２の表面層にｐ型ドレイン領域３を形成し、ｎ型ウェル領域４上とｎ型半導体基板１上に第１ゲート酸化膜７を形成し、この第１ゲート酸化膜７と接してｐ型オフセット領域２上にＬＯＣＯＳ８を形成し、第１ゲート酸化膜７上にゲート電極１０を形成する。曲率部分のｎ型ウェル領域４上までを第１ゲート酸化膜7より厚い第２ゲート酸化膜（ＬＯＣＯＳ８）で被覆することでｎ型ウェル領域５の表面の電界集中を緩和することができてオン耐圧の向上を図ることができる。 （もっと読む）

【課題】ＳｉＧｅ層をＦｉｎＦＥＴのチャネル領域とし、ＦｉｎＦＥＴのチャネル幅（フィン高さ）の設計に自由度を有するフィン構造のＦＥＴを有する半導体装置、及び、その製造方法を提供する。
【解決手段】Ｓｉ半導体層上にＧｅ濃度が段階的に変化して形成されたバッファ層と、バッファ層との界面のＧｅ濃度に応じたＧｅ濃度でバッファ層上に形成されたＳｉＧｅ層とにより所定の高さで形成されたフィンと、フィンの側面にゲート絶縁膜を介して形成されたゲート電極と、フィンのゲート電極の両側に形成されたソース領域及びドレイン領域とを有し、フィンにおけるゲート絶縁膜を介してゲート電極と対向したチャネル領域は、ＳｉＧｅ層の領域内に形成されていることを特徴とするフィン構造のＦＥＴを有する半導体装置とする。 （もっと読む）

【課題】トランジスタの微細化に伴うショートチャネル効果やリーク電流の低減を可能とする。
【解決手段】ｐ型シリコン基板１０１の主平面上に形成されたエピタキシャルＳｉ層と、少なくともエピタキシャル層に形成されたチャネル領域と、該チャネル領域上にゲート絶縁膜１０６を介して形成されたゲート電極１０７とを含むトランジスタ構造を有し、このトランジスタ構造同士は互いに素子分離絶縁膜１０５を挟んで形成される半導体であって、チャネル領域の下部のパンチスルー・ストッパ層１０２にはチャネル領域よりも高濃度の不純物が含まれ、かつソース・ドレイン拡散層１０８は素子分離絶縁膜１０５上には延在しない。 （もっと読む）

【課題】島状半導体層の側壁に形成される三次元構造のトランジスタの優れた特性を生かしつつ、インバータ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ、あるいはそれらの組み合わせを含む論理回路が構成された半導体装置を提供する。
【解決手段】表面に１以上の島状半導体層を有する半導体基板と、各島状半導体層の側壁部に形成されトランジスタもしくは抵抗体として動作する１以上の素子と、１以上の島状半導体層に形成された複数の前記素子が組み合わされて論理回路を構成するように前記素子を互いに接続する導電部とを備えることを特徴とする半導体装置。 （もっと読む）

【課題】 本発明は、ｎチャンネルＭＯＳ電界効果トランジスタを有する集積回路において保護のためにトランジスタがバイポーラ状態に迅速に変化し、そのバイポーラ状態が安定している保護構造を提供することを目的とする。
【解決手段】 ２個のｎチャンネルＭＯＳ電界効果トランジスタが対称軸Ａに対称に配置され、それらのトランジスタのドレイン領域2 とドレイン接触領域4 の下方にドレイン領域2 とドレイン接触領域4 より軽くドープされたｎ型抵抗領域10が形成されてドレイン領域2 とドレイン接触領域4 の間の導電接続を構成し、その深さはドレイン領域2 の下のｎ型抵抗領域よりも深く形成されている。このような構造により破壊電圧に達したときドレイン領域2 とチャンネル11との間がコレクタ接合となるバイポーラトランジスタでｎ型抵抗領域10がコレクタ接合の一部を形成して大きい電力を吸収できる。 （もっと読む）

【課題】 従来の半導体製造工程を大きく変更することなく、電界効果型トランジスタの実効的なチャネル面積の増大が可能な半導体装置及び半導体装置の製造方法を提供することを課題とする。
【解決手段】 電界効果型トランジスタの素子分離領域、ソース及びドレイン領域、チャネル領域が、半導体基板表面上に設けた複数の溝に沿って構成されていることを特徴とする半導体装置及び平坦な半導体基板の表面に一定間隔一定幅の線状パターン形成する工程、線状パターンをマスクとして半導体基板をエッチングし複数の溝を形成する工程、及び複数の溝に沿ってチャネル領域が構成された電界効果型トランジスタを形成する工程を含む半導体装置の製造方法によって解決される。 （もっと読む）