低コンタクト抵抗を示すＭＯＳ構造（１００，２００）と、このようなＭＯＳ構造の形成方法が提供される。一方法では、半導体基板（１０６）が提供され、前記半導体基板上にゲートスタック（１４６）が形成される。前記半導体基板内に、前記ゲートスタックと整合された不純物ドープ領域（１１６）が形成される。前記不純物ドープ領域から延びる隣接するコンタクトフィン（１８６）が形成され、前記コンタクトフィン上に金属シリサイド層（１２６）が形成される。前記コンタクトフィンの少なくとも１つに存在する前記金属シリサイド層の少なくとも一部に対するコンタクト（１２２）が形成される。
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【課題】HEMTの漏れ電流を低減すること及び集積度を高めることが困難であった。
【解決手段】HEMT又はこれに類似の電界効果半導体装置は、第１の半導体層（３）と、第１の半導体層（３）に２次元電子ガス層を生じさせるために第１の半導体層（３）の一部上に配置された第２の半導体層（４）と、第１の半導体層（３）の主面（１４）上に配置された第３の半導体層（５）と、第３の半導体層（５）の上に配置され且つ第３の半導体層（５）よりも低い抵抗率を有している第４の半導体層（６）と、第２の半導体層（４）の上に配置された第１の主電極（７）と、第４の半導体層（６）の上に配置された第２の主電極（８）と、第３の半導体層（５）の側面を被覆している絶縁膜（９）と、絶縁膜（９）を介して第３の半導体層（５）に対向配置されたゲート電極（１０）とを備えている。 （もっと読む）

【課題】
ＣＭＯＳ装置の製造工程におけるコンタクト不良発生を抑制する。
【解決手段】
半導体装置の製造方法は、（ａ）Ｓｉ基板に、ｎ型の第１の活性領域、ｐ型の第２の活性領域を形成する工程と、（ｂ）活性領域に、第１、第２のゲート電極構造、第１、第２のソース・ドレイン領域をそれぞれ形成する工程と、（ｃ）第１のソース／ドレイン領域に、凹部を形成する工程と、（ｄ）凹部にＳｉ−Ｇｅを含むｐ型の圧縮応力を有する半導体エピタキシャル層を形成する工程と、（ｅ）半導体基板上に引張応力を有する窒化シリコンのエッチストッパ膜、層間絶縁膜を形成する工程と、（ｆ）層間絶縁膜、エッチストッパ膜を貫通して、コンタクト孔をエッチングする工程と、（ｇ）半導体基板上方に酸素を含むプラズマを発生する工程と、（ｈ）コンタクト孔に導電性プラグを埋め込む工程と、を有する。 （もっと読む）

【課題】表面にエクステンション層を形成したフィンを有し、十分に寄生抵抗を低減することのできる半導体装置、およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたフィンと、ゲート絶縁膜を介して前記フィンの両側面を挟むように形成されたゲート電極と、前記ゲート電極の両側の前記フィンの側面に形成され、前記半導体基板の表面と鋭角に対向する面を有するエクステンション層と、前記半導体基板の表面と鋭角に対向する前記面の表面に形成されたシリサイド層と、を有する。 （もっと読む）

【課題】比較的高耐圧のトランジスタ等が搭載された半導体集積回路と同一の半導体基板上に、当該静電保護素子を形成しても、局所的にサージ電流のパスが形成されることがなく、その結果、サージ電流に起因したジュール熱により破壊されることがない静電保護素子、及び、同静電保護素子の製造方法を提供する。
【解決手段】第一導電型の半導体基板と、この半導体基板に所定間隔を空けて設けた一対の第二導電型の半導体領域と、これら一対の半導体領域間における前記半導体基板上に絶縁膜を介して設けられ、一方の前記半導体領域と接続された導電体とを備え、サージ電流による電流を、他方の前記半導体領域から前記半導体基板を介して前記一方の半導体領域へ放電させることにより、前記サージ電流から電子回路を保護する静電保護素子を製造する際に、前記他方の半導体領域を、前記導電体の直下方領域から離隔させて形成することとした。 （もっと読む）

【課題】 ゲートバーズビークの影響を受けない安定したソース層を形成することにより特性向上を図る。
【解決手段】 イオン注入開口部１１からボディ層２と反対の導電型となる不純物元素のイオン注入を行ってボディ層２内にゲートバーズビーク６の発生領域よりも横拡がりのソース形成規制層５を形成し、イオン注入開口部１１からソース形成規制層５と同一の導電型となる不純物元素のイオン注入を行ってソース形成規制層５内にソース層４を拡散形成する。 （もっと読む）

【課題】 ｐ型チャネルを有する半導体装置において、前記ｐ型チャネル領域に一軸性圧縮応力をＳｉＧｅ混晶層より印加して、前記チャネル領域におけるホール移動度を向上させる。
【解決手段】 シリコン基板中、ソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層によりエピタキシャルに充填する際に、前記トレンチの側壁面を複数のファセットにより画成し、さらにＳｉＧｅ混晶層中のＧｅ原子濃度を２０％を超えて増大させる。 （もっと読む）

【課題】従来の同一サイズのＭＯＳ型半導体装置と比較してゲート耐圧およびソース−ドレイン間耐圧を向上させることができるＭＯＳ型半導体装置およびその製造方法を提供する
【解決手段】半導体基板と、半導体基板上にゲート酸化膜を介して形成されたゲート電極と、半導体基板の内部においてゲート酸化膜下方のチャンネル領域を挟む位置に設けられ半導体基板の導電型とは異なる導電型の不純物を含む１対の低濃度不純物拡散領域と、低濃度不純物拡散領域の各々の内部にあって且つゲート電極のゲート長方向においてチャンネル領域から離間しており低濃度不純物拡散領域と同一の導電型であり且つ低濃度不純物拡散領域よりも高濃度の不純物を含む１対の高濃度不純物拡散領域と、を有するＭＯＳ型半導体装置であって、ゲート酸化膜は、ゲート電極のゲート長方向両端部に他の部分よりも膜厚の厚い高膜厚部を有し、高濃度不純物拡散領域のチャンネル領域を挟んで向かい合う端部の各々が高膜厚部の直下に位置している。 （もっと読む）

【課題】オン抵抗が低く、耐圧性が高い電界効果トランジスタ及び電界効果トランジスタの製造方法を提供すること。
【解決手段】ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタであって、表面にバッファ層が形成された基板と、エピタキシャル成長によってバッファ層上に形成された、所定の導電型を有する電界緩和層と、電界緩和層上の一部領域に形成された、所定の導電型とは反対の導電型を有する半導体層と、半導体層の中または表面に形成された、所定の導電型と同一の導電型を有するコンタクト層と、コンタクト層上に形成されたソース電極と、電界緩和層上に形成されたドレイン電極と、半導体層上に該半導体層の端面と重畳するように形成されたゲート絶縁膜と、ゲート絶縁膜上に半導体層の端面と重畳するように形成されたゲート電極と、を備え、半導体層の端面近傍に形成されるチャネルと電界緩和層とが電気的に接続する。 （もっと読む）

【課題】３端子構造の双方向ＬＩＧＢＴを提供する。
【解決手段】ｎ形半導体層１の表面層に２つのｎ形バッファ層２、１０を形成し、各バッファ層２、１０の表面層にｐ形ベース層３、１１を形成し、その表面層にｐ形コンタクト層５、１３とｎ形ソース層４、１２を形成し、ｐ形ベース層３、１１の表面上にゲート酸化膜６、１４を介してゲート電極８、１５を形成し、ｐ形コンタクト層５とｎ形ソース層４に接触する電極９およびｐ形コンタクト層１３とｎ形ソース層１２に接触する電極１６を形成し、二つのゲート電極８、１５を共通のゲート端子Ｇに接続する。ゲート酸化膜６、１４を端子Ｔ１または端子Ｔ２から印加される電圧に耐えるようにする。 （もっと読む）

【課題】オフ動作時における耐圧を低下させることなくオン動作時における素子抵抗を低減する。
【解決手段】ｐ型半導体基板１の主表面上にはｎ^-層２が形成される。このｎ^-層２の表面にはｐ^-拡散領域５が形成される。このｐ^-拡散領域５の一方の端部に連なるようにｐ拡散領域６が形成される。ｐ^-拡散領域５内には、このｐ^-拡散領域５よりも高濃度のｐ型の不純物を含むｐ拡散領域２０が複数個形成される。ｐ^-拡散領域５と間隔をあけてｐ拡散領域３が形成される。このｐ拡散領域３とｐ^-拡散領域５の間に位置するｎ^-層２の表面上に酸化膜１０を介在してゲート電極９が形成される。ｐ拡散領域６の表面と接触してドレイン電極１２が形成される。また、ｐ拡散領域３と隣接してｎ拡散領域４が形成され、このｎ拡散領域４とｐ拡散領域３との双方の表面に接触してソース電極１１が形成される。 （もっと読む）

【課題】本発明はフィントランジスタを含む半導体素子及びその製造方法に関する。
【解決手段】半導体素子は、ソース／ドレインとゲートを含む活性領域と、活性領域を画成する素子分離領域とを含むものの、ゲートはフィンゲートの一部で形成され、ソース／ドレインはシード層に隣接したゲートの間に形成されたエピタキシャル層であり、ゲートの長手方向でソース／ドレイン線幅はゲート線幅より大きい。 （もっと読む）

【課題】表面ドレイン電極型の縦型ＭＯＳＦＥＴを有する半導体装置のオン抵抗を小さくすることは容易でなかった。
【解決手段】Ｎ^＋型のシリコン基板１およびＮ型のせり上がり層２９にてドレイン領域が形成され、その上にＮ⁻型のドリフト領域２１が形成されている。ドリフト領域２１の一部にドレインコンタクトトレンチ３０を形成し、その中にドレイン電極１５を埋め込み、ドレインコンタクトトレンチ３０とドレイン領域との間にドリフト領域２１よりも高い不純物濃度を有するドレインコンタクト領域２５、２６を形成することで、オン抵抗を小さくできる。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】実施の形態の半導体素子は、半導体基板１０上に形成された第１導電型ウェル１５と、前記第１導電型ウェル１５上に形成された第２導電型ウェル１７と、前記第２導電型ウェル１７及び第１導電型ウェル１５の一部が除去されて形成されたトレンチと、前記トレンチにゲート絶縁膜を介在して形成されたゲートと、前記第２導電型ウェル１７上に形成され、前記ゲートの側面を取り囲むように形成された第１導電型ソース領域及び第２導電型ボディー領域７０と、前記ゲートの間に位置し、前記第１導電型ウェル１５に接触される共通ドレイン３５と、を備える。 （もっと読む）

【課題】ハロー領域により短チャネル効果を抑制し、且つ接合リーク電流の発生や接合容量の増加を抑制することのできる半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、Ｓｉ基板と、前記Ｓｉ基板上にゲート絶縁膜を介して形成されたゲート電極と、前記Ｓｉ基板の前記ゲート電極の下方に形成されたチャネル領域と、前記チャネル領域を挟んで形成されたソース・ドレイン領域と、前記チャネル領域を挟んで形成され、導電型不純物を含まない第１のエピタキシャル成長結晶からなるエピタキシャル層と、前記チャネル領域と前記エピタキシャル層の間に形成され、導電型不純物を含む第２のエピタキシャル成長結晶からなる、前記ソース・ドレイン領域と異なる導電型のハロー領域と、を有する。 （もっと読む）

【課題】パワーデバイスなどへの適用に適したIII族窒化物半導体を用いた窒化物半導体積層構造およびその形成方法、ならびにこの形成方法により形成される窒化物半導体積層構造部を有する窒化物半導体素子およびその製造方法を提供すること。
【解決手段】III族窒化物半導体からなる窒化物半導体積層構造の形成工程において、ｎ型ＧａＮ層７の上には、開口部９を有する絶縁膜マスク８が形成される。そして、この絶縁膜マスク８の開口部９から露出するｎ型ＧａＮ層７から、III族窒化物半導体からなるｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５が、この順に成長させられてｎｐｎ構造からなるメサ状積層部１５が形成される。 （もっと読む）

【課題】素子サイズが増加せず、かつ困難な位置合わせを必要とせずに製造することができる基板接続部を有するＭＯＳトランジスタを提供する。
【解決手段】例えばＮＭＯＳにおいて、ソース電極の一部に高濃度のｐ型不純物を注入した基板接続部１２ｃは、ソース領域とドレイン領域に低濃度のｎ型不純物を拡散させたｐ型のシリコン基板１上に絶縁膜とポリシリコン膜を形成し、これらの絶縁膜とポリシリコン膜及びｎ型不純物拡散層を貫通してｐ型のシリコン基板に達するコンタクトホールを設け、このコンタクトホールに高濃度のｐ型不純物を注入して形成する。なお、ソース電極のｎ＋拡散領域１２ｂとドレイン電極のｎ＋拡散領域１３ｂは、同時に設けたコンタクトホールに高濃度のｎ型不純物を注入して形成する。その後、これらのコンタクトホールに配線層と同じ金属を充填してコンタクトを形成する。 （もっと読む）

【課題】ゲート−ドレイン間のブレークダウン電圧を向上させることができ、パワーデバイスへの適用に適した窒化物半導体素子およびその製造方法を提供すること。
【解決手段】この電界効果トランジスタは、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４が、順に積層された窒化物半導体積層構造部１を備えている。窒化物半導体積層構造部１には、壁面７および引き出し部５が形成されている。壁面７および引き出し部５にはゲート絶縁膜８が形成され、このゲート絶縁膜８上にはゲート電極９が形成されている。また、引き出し部５にはドレイン電極６が形成され、ｎ型ＧａＮ層４にはソース電極１１が形成されている。そして、ゲート絶縁膜８は、ｎ型ＧａＮ層４の上面および引き出し部５の上面に形成された第２部分１４と、壁面７に形成された第１部分１５とに区別され、第２部分１４の厚みが第１部分１５の厚みより厚くなるように形成されている。 （もっと読む）

【課題】本発明の課題は、トレンチゲート構造を備えた横型ＭＯＳＦＥＴにおいて、トレンチに沿って深く形成するｎ型ソース層およびドレイン層の厚さを十分確保できると共に、より大きなチャネル幅が得られ、その結果、オン抵抗を低減できる横型ＭＯＳＦＥＴおよびその製造方法を提供することである。
【解決手段】本発明の横型ＭＯＳＦＥＴ１００は、開口部に向かって広がる断面形状がＴ字状のトレンチ１０６を備え、トレンチ１０６深さとほぼ同じ深さのｎ型ソース層１０４およびｎ型ドレイン層１０５が形成され、基板表面（水平面）および段差面１０６ｃ（水平面）に形成される高濃度層の厚さと、トレンチ１０６側面（垂直面）に形成される高濃度層の厚さとは、ほぼ同じ厚さ（ｔ）に形成されている。 （もっと読む）

【課題】特定の領域毎に同一材料を用いて異なる品質の半導体要素を作り分ける。
【解決手段】素子分離２及びウェル３，４が形成されたシリコン基板１表面にゲート酸化膜５を形成し、ゲート酸化膜５上にゲート電極７を形成する。ゲート電極７を挟むシリコン基板１上層に、エクステンション用の浅い拡散層８を形成する。ＮＭＯＳ領域を覆うように反射膜２８を形成した後、光源から可視光を照射することにより、ＰＭＯＳ領域にソース／ドレイン領域１０ａを形成する。反射膜２８を除去した後、光源から可視光を再度照射することにより、ソース／ドレイン領域１０ａとは異なる品質のソース／ドレイン領域がＮＭＯＳ領域に形成される。 （もっと読む）