【課題】 一群の高性能同極性絶縁ゲート電界効果トランジスタ（１００，１０８，１１２，１１６，１２０及び１２４又は１０２，１１０，１１４、１１８，１１２及び１２６）が、アナログ及び／又はデジタル適用例用の広く多様なトランジスタを提供する半導体製造プラットフォームに適した横方向ソース／ドレイン延長部、ハローポケット、及びゲート誘電体厚さの選択可能な異なる構成を有している。
【解決手段】 各トランジスタは、一対のソース／ドレインゾーン、ゲート誘電体層、及びゲート電極を有している。各ソース／ドレインゾーンは主要部分及び一層軽度にドープした横方向延長部を有している。該トランジスタの内の一つのソース／ドレインゾーンの内の一つの横方向延長部が該トランジスタの別のもののソース／ドレインゾーンの内の一つの横方向延長部よりも一層高度にドープされており又は／及びそれよりも上部半導体表面下側により少ない深さに延在している。 （もっと読む）

【課題】 拡張型ドレイン絶縁ゲート電界効果トランジスタ（１０４又は１０６）が、第１ウエル領域（１８４Ａ又は１８６Ａ）の一部によって構成されているチャンネル（３２２又は３６２）ゾーンによって横方向に分離されている第１及び第２ソース／ドレインゾーン（３２４及び１８４Ｂ又は３６４及び１８６Ｂ／１３６Ｂ）を包含している。
【解決手段】 ゲート誘電体層（３４４又は３８４）が該チャンネルゾーンの上側に存在している。該第１ソース／ドレインゾーンは、通常は、ソースである。通常はドレインである該第２Ｓ／Ｄゾーンは、少なくとも部分的には第２ウエル領域（１８４Ｂ又は１８６Ｂ）で構成されている。該半導体ボディのウエル分離部分（１３６Ａ又は２１２Ｕ／１３６Ｂ）が該ウエル領域の間を延在しており且つ各ウエル領域よりも一層軽度にドープされている。該ウエル領域の構成は、該半導体ボディのＩＧＦＥＴの部分における最大電界をして上部半導体表面の十分に下側、典型的には該ウエル領域同士が互いに最も近い箇所におけるか又はその近くで発生させる。該ＩＧＦＥＴの動作特性は動作時間と共に安定である。 （もっと読む）

【課題】横方向の寸法の増大を抑制しつつ、横型二重拡散電界効果トランジスタのソースとドレインとの間の電界を緩和する。
【解決手段】Ｎ型ドリフト層１７には、埋込絶縁層１４下に配置されたＰ⁻ダンパ層１９を形成するとともに、Ｐ⁻ダンパ層１９を取り囲むように配置されたＮ⁻ダンパ層１８を形成し、Ｎ⁻ダンパ層１８およびＰ⁻ダンパ層１９にて埋込絶縁層１４下が空乏化されるように不純物濃度を設定する。 （もっと読む）

【課題】フィン型電界効果トランジスタの寄生抵抗を低減し、駆動電流を増大させる。
【解決手段】半導体基板本体部１０１と、半導体基板本体部１０１の上に突成された、フィン１０８と、を有し、フィン１０８は、両端側の一対のソース／ドレイン領域１０６および一対のソース／ドレイン領域１０６に挟まれたチャネル領域１０７を有するものとして構成された、半導体基板と、
半導体基板本体部１０１の上に形成された、シリコン酸化物からなる、素子分離絶縁膜１０２と、
素子分離絶縁膜１０２の上に形成された、シリコン窒化物又はシリコン炭窒化物からなる、被膜１０９と、
チャネル領域１０７におけるフィン１０８の上に形成されたゲート絶縁膜と、
ゲート絶縁膜を介してフィン１０８におけるチャネル領域１０７を挟むように形成された、ゲート電極１０３と、
ソース／ドレイン領域１０６を覆うと共に被膜１０９と隙間なく当接する、応力印加層１０５と、を備える。 （もっと読む）

【課題】温度変化による動作特性の低下を抑制する電界効果トランジスタ回路を提案する。
【解決手段】本発明の例に係る絶縁ゲート型電界効果トランジスタ回路は、拡散層をそれぞれ備える第１のソース／ドレイン４Ｓ，４Ｄと、チャネル領域上に設けられる第１のゲート絶縁膜２と、前記第１のゲート絶縁膜２上に設けられる第１のゲート電極３とを有する第１の電界効果トランジスタＴｒと、半導体基板１とショットキー接合を形成する金属層をそれぞれ備える第２のソース／ドレイン１４Ｓ，１４Ｄと、チャネル領域上に設けられる第２のゲート絶縁膜１２と、第２のゲート絶縁膜１２上に設けられる第２のゲート電極１３と、を具備し、第１のドレイン４Ｄと第２のドレイン１４Ｄとが並列に接続される。 （もっと読む）

【課題】オン抵抗の増加を抑制する半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１導電型の半導体基板１と、第２導電型の延長ドレイン層２と、第１導電型のコレクタ層４と、コレクタ電極５と、第１導電型ベース層８と、複数の第２導電型エミッタ層９と、第１導電型コンタクト層１０と、エミッタ電極１１と、ゲート酸化膜１２と、ゲート電極１３とを備え、ベース層８はエミッタ電極１１からコレクタ電極５に向かう方向に対して垂直方向に離散的に形成されており、コンタクト層１０のコレクタ電極５側界面は、複数のエミッタ層９に隣接する領域ではゲート電極１３のエミッタ層９側界面の直下まで形成されており、コンタクト層１０のコレクタ電極５側界面は、エミッタ層９の直下においてはゲート電極１３のエミッタ層９側界面よりもエミッタ電極１１側に形成されている。 （もっと読む）

【課題】静電気放電保護装置及び方法を提供する。
【解決手段】本発明の実施例は、静電気放電（ESD）保護装置、及び、ESD保護装置を形成する方法に関する。一実施例は、ESD保護装置で、基板に配置されたｐウェルと、基板に配置されたｎウェルと、基板中のｐウェルとｎウェルの間に配置された高電圧ｎウェル（HVNW）と、ｐウェルに配置されたソースｎ＋領域と、ｎウェルに配置された複数のドレインｎ＋領域と、からなる。 （もっと読む）

【課題】高耐圧と速い動作とを共に実現することが可能な半導体装置を提供する。
【解決手段】Ｎ型基板１上のＮ型の半導体層２、半導体層２の表面の、Ｐ型の第１拡散層４及び、この第１拡散層４と互いに離間し、かつ、第１拡散層４を囲む、Ｐ型の第２拡散層４から成る第１ソース領域及び第１ドレイン領域、第１拡散層４の表面のＰ型の第３拡散層５、第２拡散層４の表面のＰ型の第４拡散層７、第２拡散層４の表面と半導体層２の表面とをまたぎ、第４拡散層７と電気的に接続された、Ｎ型の第５拡散層８、第１ソース領域及び第１ドレイン領域及び半導体層２上の第１ゲート電極１０、第１ゲート電極１０と容量接続されているドレイン電極１３、ドレイン電極１３と第３拡散層５とを電気的に接続する配線１２，１５を含む、半導体装置を構成する。 （もっと読む）

【課題】インパクトイオン化領域にてキャリアがゲート絶縁膜に入り込むことがない半導体装置とその製造方法を提供する。
【解決手段】トランジスタ部分２２と、ダイオード部分２３を具備し、トランジスタ部分２２は、第１導電型又は真性の半導体領域であるチャネル形成領域６と、チャネル形成領域６に接するゲート絶縁膜７と、チャネルを形成させるゲート電極８と、第２導電型あり、チャネル形成領域６に接し、ドレイン電圧が供給されるドレイン領域４と、第２導電型であり、チャネル形成領域６を介してドレイン領域４に対向し、チャネル形成領域６にチャネルが形成されたときにチャネル形成領域６を介してドレイン電圧が供給されるソース領域５とを含み、ダイオード部分２３は、ソース領域５に電気的に接続されており、ソース領域５にドレイン電圧が供給されたときに、ダイオード部分２３はインパクトイオン化現象が発生する領域を含む。 （もっと読む）

【課題】バルク基板を用いてもショートチャネル効果の抑制を効果的に発揮することができるＦｉｎＦＥＴ構造を有する半導体装置及びその製造方法を得る。
【解決手段】Ｓｉ基板１上にＳｉＣエピタキシャル層２が形成され、ＳｉＣエピタキシャル層２の突出部２ｔ上にＳｉエピタキシャル層３が形成される。突出部２ｔ及びＳｉエピタキシャル層３は共に第１の方向に延びて、一方向延在形状を呈している。Ｓｉエピタキシャル層３の上面上及び両側面上には酸化膜８，窒化膜９及びゲート酸化膜２０が形成される。酸化膜８，窒化膜９及びゲート酸化膜２０を介して、Ｓｉエピタキシャル層３の上面上及び側面上にゲート電極Ｇ２が形成される。 （もっと読む）

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、ゲート電極４、ソース領域５、ドレイン領域６および抵抗性降伏領域８を有する。抵抗性降伏領域８はドレイン領域６に接し、ゲート電極４直下のウェル部分と所定の距離だけ離れたＮ型半導体領域からなる。ドレイン領域６または抵抗性降伏領域８に接合降伏が発生するドレインバイアスの印加時に抵抗性降伏領域８に電気的中性領域(８ｉ)が残るように、抵抗性降伏領域８の冶金学的接合形状と濃度プロファイルが決められている。 （もっと読む）

【課題】洗浄工程で活性領域が倒れたり、変形したりするのを防いだ電界効果トランジスタを提供する。
【解決手段】半導体基板の表面に、ＦＥＴの動作時にチャネルが発生する部位を含む４つの柱状活性領域を有し、各々の柱状活性領域は梁フィールド酸化膜８により分離され、各々の柱状活性領域の側面に接するようにゲート絶縁膜１０を介してゲート電極１１ａおよび１１ｂが設けられ、柱状活性領域の上面にはドレイン電極に相当する上部拡散層１４ｄと、シリコン基板１の表面にソース電極に相当する下部拡散層９ａ、９ｂ、９ｃおよび９ｄとが設けられた構成である。 （もっと読む）

【課題】オン抵抗が低く、耐圧性及びチャネル移動度が高い電界効果トランジスタ及び電界効果トランジスタの製造方法を提供すること。
【解決手段】ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタであって、基板上に形成されたｉ型または所定の導電型を有する半導体層と、エピタキシャル成長によって半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、所定の導電型とは反対の導電型を有するコンタクト層と、エピタキシャル成長によってドレイン電極側のコンタクト層と半導体層との間にゲート電極と重畳するように形成された、所定の導電型とは反対の導電型を有するとともに該コンタクト層よりもキャリア濃度が低い電界緩和層と、エピタキシャル成長によって半導体層上の電界緩和層に隣接する領域に形成された、ｉ型または所定の導電型を有する媒介層と、媒介層上に形成したゲート絶縁膜と、を備える。 （もっと読む）

【課題】簡単な構成で、耐圧を保持しつつ小型化を図ることができる半導体装置を提供する。
【解決手段】ドレイン側拡散層１１２”Ａにおけるチャネル領域１１６側の側面の少なくとも一部を除いた全面が、酸化膜１０７により、覆われている。酸化膜１０７は、拡散層１１２”Ａとシリコン基板１０１との間の短絡を防止する。このため、酸化膜１０７の厚みを薄くしても、耐圧を確保できるので、装置の小型化を図ることができる。 （もっと読む）

【課題】半導体装置の電流駆動能力の向上および電流駆動能力の変動の抑制が図られた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板２００と、半導体基板２００の主表面に形成された溝部内に埋め込まれた素子分離絶縁膜１０４と、半導体基板２００の主表面上に形成されたゲート電極１２０と、ゲート電極１２０と隣り合う部分に形成されたソース領域１１１と、ゲート電極１２０と隔てて設けられたゲート電極１５０と、ゲート電極１５０と隣り合う部分に形成されたソース領域１４１と、ソース領域１１１，１４１を覆うように形成され、素子分離絶縁膜１０４が半導体基板２００に加える応力と反対方向の応力を半導体基板に加えるストレス絶縁膜１３０を備え、ゲート電極１２０の隣りに位置する部分は、ゲート電極１２０下に位置する部分よりも下方に位置し、ゲート電極１５０の隣りに位置する部分からゲート電極１５０下に達する部分は、実質的に面一とされる。 （もっと読む）

【課題】高耐圧を要求されるＭＯＳトランジスタおよびその製造方法を提供する。
【解決手段】ＬＯＣＯＳ酸化膜を用いたオフセットＭＯＳトランジスタにおいて、高耐圧が要求されるドレイン拡散層周辺のＬＯＣＯＳ酸化膜をエッチングし、ＬＯＣＯＳ酸化膜が薄くなった領域の下方の半導体基板表面領域にまでドレイン拡散層を形成することによって、ドレイン拡散層端部がオフセット拡散層によってカバーされるため、ドレイン拡散層下部の領域で発生する電界集中を緩和することができ、５０Ｖ以上の電圧下においても安全に動作しうるＭＯＳトランジスタとなる。 （もっと読む）

【課題】ソース／ドレイン領域における接合部の耐圧を向上でき、寄生バイポーラトランジスタ特性の影響を低減できる半導体装置を提供する。
【解決手段】（ａ）に示す低耐圧トランジスタは、ソース／ドレイン領域１３，１４間の基板１１の第１領域上に形成されたゲート絶縁膜１５及び第１ゲート電極１６と、ソース／ドレイン領域１３，１４上のシリサイド層１３Ａ，１４Ａとを備える。（ｂ）に示す高耐圧トランジスタは、ソース／ドレイン領域２３，２４間の基板１１の表面が所定の深さ除去された第２領域上に形成された、ゲート絶縁膜１５より膜厚が厚いゲート絶縁膜２５、及び第２ゲート電極１６と、ソース／ドレイン領域２３，２４上のシリサイド層２３Ａ，２４Ａとを備える。所定の深さはゲート絶縁膜２５とゲート絶縁膜１５との厚さの差に相当し、シリサイド層２３Ａ，２４Ａの上面は基板１１の第２領域とゲート絶縁膜２５との界面より高い構造を有する。 （もっと読む）

【課題】 一対の主電極の間に設けられたゲート電極を有する半導体装置において、高い耐圧を確保しながらオン抵抗を低くする技術を提供する。
【解決手段】 半導体装置１００は、一対の主電極２，２２間に設けられたゲート電極１０を備えている。ゲート部１０は絶縁ゲート電極部１０ａとショットキー電極部１０ｂを有している。半導体装置１００は、主電極２に接続するコンタクト領域１８と、コンタクト領域１８に隣接するチャネル半導体領域８と、チャネル半導体領域８の裏面に接しているｐ型半導体領域２０と、チャネル半導体領域８とｐ型半導体領域２０の両者に隣接するドリフト半導体領域１２を備えている。絶縁ゲート電極部１０ａは、ゲート絶縁膜４を介してコンタクト領域１８の表面に対向している。ショットキー電極部１０ｂは、ドリフト半導体領域１２の表面に直接的に接触している。 （もっと読む）

【課題】電力損失が小さい半導体装置を提供する。
【解決手段】半導体装置１に形成された１対のｎチャネル横型ＭＯＳＦＥＴ１０において、ドレイン電極２６をドレイン領域１７に接続するドレインコンタクト３２を２列に配列する。そして、ドレイン領域１６におけるドレインコンタクト３２が接続された領域間にトレンチ３６を形成し、このトレンチ３６内に絶縁体３７を埋設する。 （もっと読む）

【課題】半導体製造工程におけるストレス印加およびアニールによる転位、結晶欠陥を抑え、チャネル領域において良好なストレスを印加するとともに、低抵抗化と浅接合化の両立を図ることが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法において、半導体基板表面に前記半導体基板表面の面積に対する開口率が５〜３０％の開口部を形成する工程と、前記開口部内に１５〜２５％の範囲の濃度で前記半導体基板を構成する原子と異なる格子定数を有する第２の原子を含む混晶からなるエピタキシャル層を形成する工程と、前記エピタキシャル層にイオン注入する工程と、所定の温度Ｔで活性化アニールを行う工程とを備え、前記所定の温度Ｔは、１１５０℃以上かつＴ≦１Ｅ−５ｅｘｐ（２１５４１／Ｔ）からなる関係を満たす。 （もっと読む）