【課題】オン抵抗を低減することのできる安定したスレッショールド電圧の双方向スイッチ、及び半導体装置を提供すること
【解決手段】本発明にかかる双方向スイッチは、Ｐ半導体基板１上に形成され、第１及び第２ＭＯＳスイッチＭ１、Ｍ２のドレインとなるＮウェル領域２と、Ｎウェル領域２に設けられた第１トレンチ３内にゲート絶縁膜６を介して形成された第１ゲート電極７１ａと、Ｎウェル領域２に第１トレンチ３と離間して設けられた第２トレンチ３内にゲート絶縁膜６を介して形成された第２ゲート電極７２ａと、第１トレンチ３の側壁においてＮウェル領域２の表面にＰオフセット領域５を介して形成された第１Ｎ＋ソース領域９と、第２トレンチ３の側壁においてＮウェル領域２の表面にＰオフセット領域５を介して形成された第２Ｎ＋ソース領域１０と、を備え、第１トレンチ３と第２トレンチ３との間の領域には、Ｎウェル領域２が形成されているものである。 （もっと読む）

【課題】急峻な不純物分布のｈａｌｏ層を備える半導体素子及び半導体素子の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体素子１は、半導体基板１０と、半導体基板１０に設けられる凸領域１２と、凸領域１２上に設けられるゲート絶縁膜１００と、ゲート絶縁膜１００の下の凸領域１２内に位置するチャネル領域１０１と、凸領域１２の両側に設けられ、チャネル領域１０１の両側にエクステンション１１５ａを有するソースドレイン領域１１５と、凸領域１２とソースドレイン領域１１５との間に設けられ、凸領域１２と接触する部分に境界を有して設けられるｈａｌｏ層１１０とを備える。 （もっと読む）

【課題】可及的に少ない工程で高精度且つ容易に２種の半導体層を選択形成し、工程の簡素化を図り工程数及び製造コストの大幅な削減をするも、各導電型のトランジスタに適合して素子性能の高い半導体装置を実現する。
【解決手段】Ｐ型ＭＯＳトランジスタの素子領域及びＮ型ＭＯＳトランジスタの素子領域の双方に、例えばエピタキシャル成長法によりＳｉＣ層を選択的に同時形成し、Ｎ型ＭＯＳトランジスタの素子領域にマスク層を形成し、マスク層を用いて、Ｐ型ＭＯＳトランジスタの素子領域に形成されたＳｉＣ層を除去し、例えばエピタキシャル成長法によりＳｉＧｅ層を選択的に形成した後、マスク層を除去する。 （もっと読む）

【解決手段】
凹状のドレイン及びソース構造のトランジスタ（１５０）における非共形的金属シリサイド層（１５６）は、歪誘起メカニズム、ドレイン／ソース抵抗等に関して高い性能を提供することができる。このために場合によっては、シリサイド化プロセスに先立ちアモルファス化注入プロセスが実行されてよい一方で、他の場合には高融点金属（１５６）の異方的な堆積が用いられてよい。 （もっと読む）

【課題】電子移動度が高く、リーク電流が小さく、オン抵抗が低い電界効果トランジスタおよび電界効果トランジスタの製造方法を提供すること。
【解決手段】ＭＯＳ構造を有する電界効果トランジスタであって、基板上に形成したｐ型窒化化合物半導体層と、ソース電極およびドレイン電極下部に位置し、イオン注入により形成されたｎ型コンタクト領域と、前記ｐ型窒化化合物半導体層上にエピタキシャル成長によって積層されるとともに、一端部がドレイン電極側のｎ型コンタクト領域に隣接し、他の一端部がゲート電極の前記ドレイン電極側にオーバーラップするように形成され、前記ｎ型コンタクト領域よりもキャリア濃度が低いｎ型窒化化合物半導体からなる電界緩和層と、を備える。 （もっと読む）

【課題】高誘電率絶縁膜を含むゲート絶縁膜を備えた電界効果型トランジスタにおいてゲート絶縁膜におけるゲート電極の端部下に位置する部分の厚膜化を試みると、高誘電率絶縁膜が結晶化し、ゲートトンネルリーク電流の発生を抑制出来ない場合があった。
【解決手段】半導体装置では、半導体基板１上にはゲート絶縁膜２が形成され、ゲート絶縁膜２上にはゲート電極３が形成されている。ゲート絶縁膜２では、ゲート絶縁膜２におけるゲート電極３の両端部下に位置する厚膜部分２ａの膜厚は、ゲート絶縁膜２におけるゲート電極３の中央部下に位置する中央部分２ｂの膜厚よりも厚い。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタにおいて低電圧下で急峻なスイッチング特性を有する半導体素子を提供する。
【解決手段】大規模集積回路に用いられているプレーナ型のロジック回路用ＭＯＳＦＥＴにおいて、ドレイン拡散層電極のなかに、ダイオード素子と抵抗素子が並列配置されるように形成することで、低電圧であってもゲート電圧変化に対してドレイン電流が急峻な変化を示す高性能トランジスタが実現できる。 （もっと読む）

【課題】「ひずみシリコン」技術を用いて形成された半導体装置において、ＮＭＯＳトランジスタの電流駆動能力の向上を達成できるとともに、ＰＭＯＳトランジスタの電流駆動能力の低下を抑制した半導体装置およびその製造方法を提供する。
【解決手段】シリコン基板１の全面に、例えばＰＥＣＶＤ法（プラズマ化学気相成長法）を用いて、厚さ２０〜８０ｎｍのシリコン窒化膜を形成してライナー膜１８とする。なお、ライナー膜１８の成膜条件としては、成膜温度４００℃以下で、Tensileストレスが０〜８００ＭＰａとなるように条件を設定する。そして、紫外線照射およびまたは３００〜５００℃の熱処理を行うことにより膜収縮させ、ＰＭＯＳ領域におけるライナー膜１８では、ゲート電極４のサイドウォール窒化膜１４の側面外方において、サイドウォール窒化膜１４に沿って連続的、あるいは断続的にクラックＣＲを発生させる。 （もっと読む）

【課題】所定の設計目標に対して最適化することができるＭｕＧＦＥＴのＥＳＤ保護デバイスの製造方法を提供すること。
【解決手段】複数の相互に依存したレイアウトとプロセスパラメータを選択する工程を含み、ＭｕＧＦＥＴのＥＳＤ保護デバイスのフィン幅、ゲート長、フィン数を含み、更に、フィン幅、ゲート長、フィン数に依存する少なくとも１つの他のパラメータのサブセットを含む。この方法は、（ａ）予め決められたＥＳＤの制限に合致するように、採りうる値の複数の組み合わせを選択する工程と、（ｂ）予め決められた関係に基づいて、サブセットのために複数の値を決定する工程と、（ｃ）予め決められた設計ターゲットの観点からサブセットの最適値を決定する工程と、（ｄ）最適値に基づいて、フィン幅、ゲート長、およびフィン数の値を決定する工程と、（ｅ）所定の製造プロセスと、工程（ｄ）で決められた値を用いて、製造する工程と、を含む。 （もっと読む）

【課題】同一基板上に複数のトランジスタを備え、各トランジスタの動作特性を劣化させることなく、各々に適切な閾値電圧を設定することのできる半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、素子分離領域２により分離された第１および第２のトランジスタ領域１０、２０を有する半導体基板１と、第１および第２のトランジスタ領域１０、２０において、半導体基板上１に形成された不純物拡散抑制層１２、２２と、不純物拡散抑制層１２、２２上に形成されたエピタキシャル結晶層１３、２３と、を有し、不純物拡散抑制層２２の厚さは、不純物拡散抑制層１２の厚さよりも厚く、チャネル領域１１に含まれる導電型不純物は、エピタキシャル結晶層１３中の領域における濃度が、半導体基板１中の領域における濃度よりも低く、チャネル領域２１に含まれる導電型不純物は、エピタキシャル結晶層２３中の領域における濃度が、半導体基板１中の領域における濃度よりも低い。 （もっと読む）

【課題】ＳＴＩ法により素子分離層を形成する場合に、チャネルストッパ層を自己整合的に形成する手段を提供する。
【解決手段】半導体素子が、素子形成領域と、素子形成領域を囲む素子分離領域とを設定したシリコン基板と、シリコン基板の素子分離領域に形成された分離溝と、分離溝の溝底の中央部にシリコン基板により形成された、分離溝の溝深さより低い高さの突起部と、分離溝に埋込まれた絶縁材料により埋設された突起部を有する素子分離層と、突起部の直下のシリコン基板に、第１導電型不純物を拡散させて形成されたチャネルストッパ層と、を備える。 （もっと読む）

【課題】ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】ソース／ドレイン領域の一方になる第１の導電層６の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜２１が設けられる。キャパシタ絶縁膜２１を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）

【課題】 引張り歪み及び／又は圧縮歪みを有する半導体デバイス、並びにその製造方法及び設計構造体を提供する。
【解決手段】 引張り歪み及び／又は圧縮歪みが加えられた半導体デバイス、及びその半導体デバイスを製造する方法、及びチャネルの歪みを増大させるための設計構造体を提供する。本方法は、ＮＦＥＴ及びＰＦＥＴのゲート構造体を形成するステップと、ＮＦＥＴ及びＰＦＥＴのゲート構造体上の側壁を、同じ堆積及びエッチング・プロセスを用いて形成するステップとを含む。本方法はまた、ＮＦＥＴ及びＰＦＥＴのソース及びドレイン領域内に応力材料を供給するステップを含む。 （もっと読む）

【課題】 絶縁ゲート型半導体素子が形成されるウェル領域は拡散領域であり、その底部ほど不純物濃度が薄くなり、抵抗が増加する問題がある。このため特に、アップドレイン構造の絶縁ゲート型半導体素子ではオン抵抗が増加する問題があった。
【解決手段】 ｐ型ウェル領域を、２つのｐ型不純物領域を積層することにより構成する。それぞれのｐ型不純物領域は、表面にｐ型不純物を注入したｎ型半導体層を順次積層し、熱処理により同時に拡散してｐ型ウェル領域とする。これにより、所望の耐圧を確保するのに十分な不純物濃度が所望の深さまで略均一なｐ型ウェル領域を得ることができる。 （もっと読む）

【目的】耐圧とオン抵抗のトレードオフを改善し、高耐圧で低オン抵抗のトレンチ横型パワーＭＯＳＦＥＴなどの半導体装置およびその製造方法を提供する。
【解決手段】ピラー部３０の側壁に局所的に厚い酸化膜１０を形成し、さらにｐリサーフ領域４と第２ｎドレイン領域８を形成することで、第２ｎドレイン領域８の不純物濃度を上げても高耐圧が得られると同時に低オン抵抗化を図ることができる。 （もっと読む）

【課題】電流利得遮断周波数ｆ_Ｔの改良された値を示すことのできる、別の形のＦＥＴを提供する。
【解決手段】電界効果トランジスタ（ＦＥＴ）は、ベースバイアスを使用して伝導への真性の寄与を低減させ漏れ電流を減少させる種類のものであり、連続した４層１０２から１０８を含む。すなわち、ｐ^＋ＩｎＳｂベース層１０２、ｐ^＋ＩｎＡｌＳｂ障壁層１０４、π真性層１０６および絶縁ＳｉＯ_２層１０８である。ｐ^＋のソースおよびドレイン層１１０、１１２が、真性層１０６にイオン注入される。ＦＥＴは、エンハンスメントモードＭＩＳＦＥＴ１００であり、バイアスによって真性層１０６にＦＥＴチャネルが形成される。絶縁層１０８の表面はほぼ平坦であり、ゲートコンタクト１１６を支持する。これによって、ゲート溝の侵入によって引き起こされるチャネルの直線性からのずれをなくし、または減少させ、高い値の電流利得遮断周波数を得ることができるようにする。 （もっと読む）

【課題】改良された縦型のＭＯＳトランジスタを備える半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０の主面に対してほぼ垂直に延在するチャネル領域２２と、チャネル領域２２の下部に設けられた第１の拡散層領域２２ａと、チャネル領域の上部に設けられた第２の拡散層領域２２ｂと、半導体基板１０の主面に対してほぼ垂直に延在し、ゲート絶縁膜３０を介してチャネル領域２２の側面に設けられた第１のゲート電極３４と、半導体基板１０の主面とほぼ平行に延在し、第１のゲート電極３４の上部に接続された第２のゲート電極３５ａと、第１の拡散層領域２２ａに接続され、第２のゲート電極と交差する埋め込み配線２１を備えている。第２のゲート電極３５ａの平面的な位置は、第１のゲート電極３４の平面的な位置に対してオフセットされている。 （もっと読む）

【課題】小型で配線抵抗が小さい半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２９の領域ＨＲの上層部分に横型のＭＯＳＦＥＴからなるハイサイド・トランジスタＨＱを形成すると共に、領域ＬＲに縦型のＭＯＳＦＥＴからなるローサイド・トランジスタＬＱを形成する。次に、ハイサイド・トランジスタＨＱのソース領域（ｎ^＋型領域２６）を貫通し、ローサイド・トランジスタＬＱのドレイン領域（ｎ^＋型基板２１）に相当する深さまで到達する接続部材４２を形成し、半導体基板２９の下面を研削して接続部材４２を露出させ、半導体基板２９の下面上に、接続部材４２及びローサイド・トランジスタＬＱのドレイン領域（ｎ^＋型基板２１）の双方に接続された裏面電極４０を形成する。これにより、半導体チップ２０が作製される。この半導体チップ２０は、ＤＣ−ＤＣコンバータの出力回路を構成する。 （もっと読む）

【課題】チャネル領域に応力を印加して、チャネル領域に歪みを与えるための新たな手法を提供する。
【解決手段】基板と、前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に設けられた側壁絶縁膜と、前記基板のソースドレイン領域に埋め込まれており、前記基板のチャネル領域に応力を印加する応力印加層であって、前記基板と前記応力印加層との界面の上端の高さが、前記基板と前記ゲート絶縁膜との界面の下端の高さよりも高いような応力印加層と、を備えることを特徴とする半導体装置。 （もっと読む）

【課題】ソース・ドレイン領域の占有面積が小さい半導体装置およびそれを製造する方法を提供する。
【解決手段】本発明の半導体装置は、素子分離領域と活性領域を有する半導体装置であって、活性領域とゲート酸化膜が接する第１の面より上に、ソース領域およびドレイン領域の一部が存在し、該ソース領域および／または該ドレイン領域と、該ソース領域および／または該ドレイン領域に電気的に接続される電極とが接する第２の面が、該第１の面に対して傾いている。 （もっと読む）