半導体装置および半導体装置を製造する方法
【課題】ソース・ドレイン領域の占有面積が小さい半導体装置およびそれを製造する方法を提供する。
【解決手段】本発明の半導体装置は、素子分離領域と活性領域を有する半導体装置であって、活性領域とゲート酸化膜が接する第1の面より上に、ソース領域およびドレイン領域の一部が存在し、該ソース領域および/または該ドレイン領域と、該ソース領域および/または該ドレイン領域に電気的に接続される電極とが接する第2の面が、該第1の面に対して傾いている。
【解決手段】本発明の半導体装置は、素子分離領域と活性領域を有する半導体装置であって、活性領域とゲート酸化膜が接する第1の面より上に、ソース領域およびドレイン領域の一部が存在し、該ソース領域および/または該ドレイン領域と、該ソース領域および/または該ドレイン領域に電気的に接続される電極とが接する第2の面が、該第1の面に対して傾いている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に関し、特に、ソース・ドレイン領域の占有面積を縮小し、ソース・ドレイン領域の寄生容量および寄生抵抗を減少させる効果のある半導体装置および半導体装置を製造する方法に関する。
【背景技術】
【0002】
一般に、絶縁ゲート型電界効果トランジスタでは、微細化するにしたがって、加工ばらつき等によるゲート長の変動に起因したしきい値電圧のばらつき、サブスレッショルド特性の劣化によるオフリーク電流の増加、パンチスルー等の短チャネル効果によるトランジスタ特性の劣化が問題となってきている。このような問題を解決する方法の一つとして、トランジスタのチャネル領域に隣接するソース・ドレイン領域の接合深さを浅くする方法がある。上記浅接合化を実現するため、ゲート電極の両側に、ゲート電極側壁絶縁膜を介して、チャネル領域よりも上方に積み上げられたソース・ドレイン領域(積み上げ拡散層)を形成する構造がある(特許文献1)。
【0003】
図22A、図22B、および図22Cは、従来の積み上げ拡散層を形成する工程を示す図である。
【0004】
図22Aに示すように、シリコン酸化膜で形成された素子分離領域1002とシリコン基板からなる活性領域1003に大別された半導体ウェハ1001上に、ゲート絶縁膜1004を介して、上部および、側壁部が絶縁膜1006で覆われたゲート電極1005が形成される。
【0005】
次に、図22Bに示すように、ソース・ドレイン領域に半導体よりなる積み上がった拡散層領域を設けるために、Selective epitaxial grouth方法により、シリコン表面が露出している領域(ソース・ドレイン領域)にのみシリコン膜1007を成長させる。Selective epitaxial grouth方法は、特許文献1に開示されている。
【0006】
図22Cに示すように、層間絶縁膜1008が生成され、上部配線1010が、コンタクト配線1009を介してソース・ドレイン領域1007に接続される。
【0007】
チャネル領域近傍のソース・ドレイン領域を、チャネル領域よりも上方にシリコン膜(エピタキシャルシリコン、多結晶シリコン等)が形成された後、ソース・ドレイン領域となる不純物イオンが注入される。チャネル領域よりも積み上がったシリコン膜中に不純物を注入することにより、トランジスタのチャネル領域に対して、ソース・ドレインの不純物拡散層領域の接合深さを浅く形成することが可能となる。これにより、効果的に短チャネル効果を防止することが可能となる。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開昭61−196577号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
ゲート電極長手方向に対して垂直方向(ゲート長方向)におけるゲート電極1005から素子分離領域1002までのソース・ドレイン領域1007にコンタクト孔が形成されるが、ソース・ドレイン領域1007の長さは、以下のように決定される。
【0010】
図15は、ゲート電極と活性領域とコンタクト孔の関係を示す図である。pは、ゲート電極とコンタクトとの間の位置合わせマージンを表し、oはコンタクト孔の幅を表し、qはコンタクトとソース・ドレイン領域との間の位置合わせマージンを表している。図22Cの半導体装置では、ソース・ドレイン領域1007の長さを、p+o+qより小さくすることができない。
【0011】
このため、特許文献1に示される半導体装置では、ソース・ドレイン領域の占有面積を縮小することが容易ではない。
【0012】
本発明は、上記問題を鑑み、ソース・ドレイン領域の占有面積が小さい半導体装置およびそれを製造する方法を提供することを目的とする。
【課題を解決するための手段】
【0013】
本発明の半導体装置は、素子分離領域と活性領域を有し、該活性領域上にゲート酸化膜を介してゲート電極が形成され、該ゲート電極の両側にソース領域およびドレイン領域が形成されている半導体装置であって、該活性領域と該ゲート酸化膜が接する第1の面より上に、該ソース領域およびドレイン領域の一部が、該ゲート電極の側部に形成されたゲート電極側壁絶縁膜を介して存在し、該ソース領域および/または該ドレイン領域と、該ソース領域および/または該ドレイン領域に電気的に接続される配線とが接する第2の面が、該第1の面に対して傾いており、該ゲート電極から該素子分離領域までの距離aは、該ゲート電極側壁絶縁膜の厚みbと、該素子分離領域に対して該ゲート電極を位置合わせするときの位置合わせマージンcとに対して、関係式a>b+cを満たすよう設定され、かつ、該ゲート電極側壁絶縁膜と、該ソース領域およびドレイン領域の、該第1の面より上に位置する部分とを合わせたゲート側壁部のゲート長方向の幅dは、該ゲート電極から該素子分離領域までの距離aと、該位置合わせマージンcとに対して、関係式d>a+cを満たすよう設定されており、そのことにより上記目的が達成される。
【0014】
本発明の半導体装置は、前記第2の面が凹凸を有していてもよい。
【0015】
本発明の半導体装置は、前記ソース領域および/または前記ドレイン領域のある部分が、前記素子分離領域の一部を覆っていてもよい。
【0016】
本発明の半導体装置は、前記第1の面に対する垂直方向における、前記ソース領域および/または前記ドレイン領域の前記第1の面からの高さが、前記ゲート電極に近いほど高くてもよい。
【0017】
本発明の半導体装置は、前記第2の面が曲線形状であってもよい。
【0018】
本発明の半導体装置は、前記ソース領域および/または前記ドレイン領域の表面と、配線を接続するコンタクト孔の一部が、前記ソース領域および/または前記ドレイン領域の表面に位置してもよい。
【0019】
本発明の半導体装置は、前記ゲート電極長手方向に対する垂直方向であって、前記コンタクト孔の中心を通る垂直断面に関し、前記垂直断面における前記ゲート電極から離れた方に位置する前記コンタクト孔の端から前記ゲート電極までの距離が、前記ゲート電極の端から、活性領域と素子分離領域の境界までの距離よりも長くてもよい。
【0020】
本発明の半導体装置は、前記ゲート電極長手方向に対する垂直方向であって、前記コンタクト孔の中心を通る垂直断面に関し、前記垂直断面における前記コンタクト孔の開口部の幅は、前記ゲート電極の端から、前記活性領域と前記素子分離領域の境界までの距離よりも長くてもよい。
【0021】
本発明の半導体装置は、前記ゲート電極長手方向に対する垂直方向に関して、前記ゲート電極の端から、前記活性領域と前記素子分離領域の境界までの距離は前記ゲート電極の幅(前記半導体装置のゲート長)よりも短くてもよい。
【0022】
本発明の半導体装置は、前記ソース領域および/または前記ドレイン領域を構成する積み上げ層中の不純物の拡散係数が、前記半導体基板中の不純物の拡散係数よりも大きくてもよい。
【0023】
本発明の半導体装置は、前記積み上げ層中の不純物の拡散係数が、前記半導体基板中の不純物の拡散係数の2倍から100倍であってもよい。
【0024】
本発明の半導体装置は、前記積み上げ層が多結晶シリコンであってもよい。
【0025】
本発明の半導体装置は、前記多結晶シリコンが、柱状結晶であってもよい。
【0026】
本発明の半導体装置は、前記多結晶シリコンのグレインサイズは、50nm以下であってもよい。
【0027】
本発明の半導体装置は、前記ゲート電極、前記ソース領域、および前記ドレイン領域の表面が、該ゲート電極、該ソース領域、および該ドレイン領域を構成する多結晶シリコン膜の上に形成された高融点金属シリサイド膜により覆われていてもよい。
【0028】
本発明の半導体装置は、前記第1の面から、前記ソース領域および/または前記ドレイン領域と前記活性化領域の接合面までの距離が、ゲート電極側壁絶縁膜の幅に対して0.8倍〜2倍であってもよい。
【0029】
本発明の半導体装置の製造方法は、上述した本発明の半導体装置を製造する方法において、素子分離領域と活性領域を備えた半導体装置を製造する方法であって、シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領域を形成する工程と、ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜を順次形成する工程と、活性領域に対して1つのゲート電極が存在する場合、ゲート電極長手方向に対する垂直方向であるゲート長方向における前記ゲート電極から前記素子分離領域までの幅の値よりも厚い膜厚の多結晶シリコン膜を被着する工程と、前記ゲート電極上部の前記多結晶シリコン膜がなくなるまで異方性エッチングを行う工程とを包含し、そのことにより上記目的が達成される。
【0030】
本発明の半導体装置の製造方法は、ドナーまたはアクセプタとなる不純物を導入することにより、ソース領域およびドレイン領域を形成するイオン注入工程をさらに有し、前記ゲート電極がドナーまたはアクセプタとなる不純物が導入されることにより形成され、前記ソース領域、前記ドレイン領域および前記ゲート電極に、前記ドナーまたは前記アクセプタとなる不純物の導入は、イオン注入により同時に行われてもよい。
【0031】
本発明の半導体装置の製造方法は、上述した本発明の半導体装置を製造する方法において、シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領域を形成する工程と、ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜を順次形成する工程と、多結晶シリコン膜を被着する工程と、ゲート電極上部の前記多結晶シリコン膜がなくなるまで異方性エッチングを行う工程と、前記ゲート電極側壁に、ゲート側壁絶縁膜を介して形成された多結晶シリコン膜の一部を除去する工程とを包含し、そのことにより上記目的が達成される。
【0032】
(1) 本構造により、ソース・ドレイン領域の寄生抵抗が減少する作用がある。また、本構造においては、ゲート電極に近いソース・ドレイン領域程、半導体基板表面の活性領域よりも上方にソース・ドレイン領域の表面が存在し、この結果、イオン注入法により、ソース・ドレイン領域への不純物ドーピングを行った際、ゲート電極近傍程トランジスタのチャネル領域に対する接合深さが浅くなり、微細化する際の短チャネル効果を効果的に抑制できる作用がある。
【0033】
また、ソース・ドレイン領域の占有面積に対し、表面積を大きくすることが可能となるため、ソース・ドレイン領域上に上部配線とのコンタクトを形成する際接触面積を大きくし、占有面積に対して、コンタクト抵抗を下げる作用がある。
【0034】
また、サリサイド化(Self aligned Silicide)を考慮した場合、占有面積に対してシリサイド化される表面積が増えるため、低抵抗化が可能となり、また、シリサイド化反応時の問題点である細線効果(微細配線のシリサイド化において、反応が阻害され、シリサイド化出来なくなる。)を緩和する効果がある。
【0035】
また、本構造により、ゲートによって生ずる垂直な段差がなくなる。そのため、半導体装置の製造時のゲート電極の垂直段差によって生じる様々な問題が解決する。たとえば、自己整合コンタクト(SelfAlain Contact)等のエッチングの際に生じる垂直段差部その下地ストッパ層との選択比の低下の問題がなくなり、容易になる。また、ゲートの上の層間絶縁膜の平坦化が容易になる。また、ソース・ドレイン領域を形成後には、活性領域が露出しないため、エッチングや、イオン注入時にダメージが入らないというメリットがある。
【0036】
(2) また、上記ソース・ドレイン領域表面は、上記ゲート電極長手方向に対して、垂直に切断したときの垂直断面において、曲線形状であることを特徴とする。このため、ソース・ドレイン領域の占有面積に対し、直線的である場合より効果的に表面積を大きくすることが可能となる。
【0037】
(3) また、上記ソース・ドレイン領域表面と、上部配線を接続するためのコンタクト孔において、前記ソース・ドレイン領域表面に、少なくとも前記コンタクト孔の一部が存在することを特徴とする。つまり、コンタクト孔の開口径が、ゲート電極長手方向に対して、垂直に切断したときの断面におけるゲートの端から、素子分離領域までの活性領域の幅よりも大きくてもよいため、コンタクト開口径を大きくすることが可能となり、コンタクト孔の形成が容易となる。
【0038】
従来のコンタクト孔は、ソース・ドレイン領域表面上にコンタクト孔を設ける必要があった。このため、前記ソース・ドレイン領域の幅よりも開口径の小さいコンタクトを設ける必要があり、コンタクト孔を開口するための、加工が困難であった。さらに、このデバイス構造ではゲート電極長手方向の寸法が垂直方向の寸法に対して長いコンタクトをもうけることで、十分なコンタクト面積を確保できる。
【0039】
(4) また、本発明の一実施形態は、上記ソース・ドレイン領域表面と、上部配線を接続するためのコンタクト孔において、ゲート電極長手方向に対する垂直方向であって、前記コンタクト孔の中心を通る垂直断面に関し、前記垂直断面における前記ゲート電極から離れた方に位置する前記コンタクト孔の端から前記ゲート電極までの間隔は、前記ゲート電極の端から、活性領域と素子分離領域の境界までの間隔よりも、大きいことを特徴とする。
【0040】
このため、ソース、ドレイン面積を大きくすることなく、コンタクト孔を大きく設けることが可能となり、コンタクト孔形成の容易性と、ソース、ドレイン接合面積に依存する接合容量の低減を両立させることが可能となる。
【0041】
(5) また、本発明の一実施形態は、上記ソース・ドレイン領域表面と、上部配線を接続するためのコンタクト孔において、ゲート電極長手方向に対する垂直方向であって、前記コンタクト孔の中心を通る垂直断面に関し、前記垂直断面におけるコンタクト孔の開口部の幅は、前記ゲート電極の端から、活性領域と素子分離領域の境界までの間隔よりも、大きいことを特徴とする。
【0042】
このため、ソース、ドレイン面積を小さくしながらも、コンタクト孔と、ソース、ドレインとの接触面積を、できるだけ大きくすることが可能となり、コンタクト抵抗を低減できる。
【0043】
(6) また、本発明の一実施形態は、上記ゲート電極長手方向に対する垂直方向に関して、上記ゲート電極の端から、活性領域と素子分離領域の境界までの間隔が、上記ゲート電極の幅(MIS型半導体装置のゲート長)よりも、小さいことを特徴とする。
【0044】
このため、素子の占有面積が非常に小さくなるとともに、ソース、ドレイン部の寄生接合容量も非常に小さくなる。
【0045】
(7) また、本発明は、上記半導体基板上に積み上げられたソース・ドレイン領域を構成する積み上げ層中の不純物の拡散係数が、上記半導体基板中の不純物の拡散係数よりも大きい材料によって、半導体基板上に積み上げられていることを特徴とする。
【0046】
このため、上記不純物を拡散させ、活性化させる熱処理を行ったさいに、上記積み上げ層と、半導体基板との界面までは、拡散が非常に早く、半導体基板中の拡散が遅いので、チャネル領域より下の領域に位置するソース・ドレイン領域の深さが、積み上げ領域の高さのばらつきに作用されにくくなり、浅い接合を制御よく形成できる。
【0047】
(8) また、本発明の一実施形態は、上記積み上げ層を形成する材料において、前記材料中の不純物の拡散係数は、上記半導体基板中の不純物の拡散係数に対して、2倍から100倍であることを特徴とする。
【0048】
このため、上記チャネル領域より下の領域に位置するソース・ドレイン領域の深さが、積み上げ領域の高さのばらつきに作用されにくくなり、浅い接合を制御よく形成できる。
【0049】
(9) また、本発明の具体的な一実施形態は、多結晶シリコンが、上記半導体基板上に積み上げられたソース・ドレイン領域を構成する積み上げ層の材料であることを特徴とする。
【0050】
このため、多結晶シリコン膜は、半導体装置の製造においてよく使用されている膜であるため新たな装置の導入や条件だしを行う必要が少ない。また、選択エピタキシャル成長装置のような莫大な水素を用いる必要もなく、製造するための装置の占有面積も、非常に大きな占有面積を占める選択エピタキシャル成長装置(水素除外設備の占有面積が非常に大きい)と比較し、非常に小さな占有面積ですむ。
【0051】
(10) また、本発明の具体的な一実施形態は、上記多結晶シリコンは、柱状結晶であることを特徴とする。
【0052】
このため、上記多結晶シリコン膜中の不純物の拡散が非常に早く、多結晶シリコン膜中にドーピングされた不純物をシリコン基板中に拡散させる上で、制御性がよく、ソース・ドレイン領域の深さが、上記多結晶シリコンの高さのばらつきに作用されにくくなり、浅い接合を制御よく形成できる。
【0053】
(11) また、本発明の具体的な一実施形態は、上記多結晶シリコンのグレインサイズは、50nm以下であることを特徴とする。
【0054】
このようなグレインサイズの小さな多結晶シリコンを用いることで、半導体基板中の拡散係数に対して、大きな拡散係数を得ることができる。また、エッチバックの際の多結晶シリコンのサイドウォールの幅の多結晶シリコンのグレインに起因するばらつきを抑制することができる。
【0055】
(12) また、本発明の一実施形態は、上記ゲート電極、ソース・ドレイン領域は、表面に高融点金属シリサイド膜が存在する多結晶シリコン膜との2層膜によって構成されていることを特徴とする。
【0056】
このため、上述したように、たとえソース・ドレイン領域と上部配線とのコンタクト接触面積が小さくても、非常に低抵抗な、コンタクトが実現できる。さらに、チャネル領域近傍までシリサイド膜が接近している構造となるため、上述したようにソース、ドレイン接合面積が小さくても、寄生抵抗を、小さく抑えることが可能となり、素子の電流駆動能力を大きくすることができる。また、コンタクト孔のエッチングの際に、シリサイド層をエッチングストップ層とすることも可能となる。
【0057】
(13) また、本発明の半導体装置を製造する方法が、素子分離領域と活性領域に大別された半導体基板上に形成されたMIS型半導体素子において、一つの活性領域に対して1本のゲート電極が存在する場合、ゲート電極長手方向に対して、垂直方向(ゲート長方向)におけるゲート電極から素子分離領域までの幅をAと規定された素子であって、シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領域を形成する工程と、ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜を順次形成する工程と、前記幅Aの値よりも厚い膜厚の多結晶シリコン膜を被着する工程と、ゲート電極上部の前記多結晶シリコン膜が無くなるまで異方性エッチングを行う工程により、形成される形状を有することを特徴とする。
【0058】
具体的には、本発明の半導体装置を製造する方法では、ゲート電極から素子分離領域までの距離(ソース・ドレイン領域の幅)よりも、膜厚の厚い多結晶シリコン膜を堆積し、異方性エッチングバックを行う。異方性エッチングバックを行う際に、ゲート電極上の多結晶シリコン膜が無くなる様なエッチング量を設定することにより、本発明のような積み上げソース・ドレイン領域を簡単に形成することができる。このとき、ゲート電極から素子分離領域までの距離(ソース・ドレイン領域の幅)よりも、膜厚の厚い多結晶シリコン膜を堆積しているため、シリコン基板が露出することはなく、シリコン基板は、異方性エッチングバックによって、ダメージを受ける事は無い。異方性エッチングによって形成されるゲート電極側壁の積み上げ層の端は、必ずシリコンエッチングに対して耐性のある材料で形成された素子分離領域上に延在する構造が形成される。ただし、上記エッチバックしただけでは、ソース領域と、ドレイン領域が短絡したままなので、エッチバック後に、上記ゲート電極側壁に形成された多結晶シリコン膜よりなる積み上げ層をソース領域と、ドレイン領域に分離する工程を行う必要がある。
【0059】
(14) また、上記本発明の半導体装置を製造する方法は、シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領域を形成する工程と、ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜を順次形成する工程と、多結晶シリコン膜を被着する工程と、ゲート電極上部の前記多結晶シリコン膜が無くなるまで異方性エッチングを行う工程と、前記ゲート電極側壁に、ゲート側壁絶縁膜を介して形成された多結晶シリコン膜の一部を除去する工程を備えることを特徴とする。このため、ゲート電極に対して自己整合的に側壁に積み上げられたソース・ドレイン領域を形成することが可能となる。
【0060】
(15) また、本発明の他の半導体装置を製造する方法は、ソース領域、ドレイン領域、ゲート電極へのドナー、もしくはアクセプタとなる不純物の導入を、イオン注入工程により同時に行うことを特徴とする。このため、イオン注入工程を少なくした表面チャネル型素子を形成することが可能となる。上述した様に、上記半導体基板上に積み上げられたソース・ドレイン領域を構成する積み上げ層中の不純物の拡散係数が、上記半導体基板中の不純物の拡散係数よりも大きい材料によって、半導体基板上に積み上げられていることを特徴としているため、ゲート電極への不純物ドーピングと、ソース・ドレイン領域への不純物ドーピングを同時に行っても、ゲート空乏化や、不純物の突き抜け、また、チャネル領域に対してソース・ドレイン領域が届かない(不純物の拡散が進行しない)オフセット構造とならない素子を制御よく形成することが可能となっている。
【0061】
(16) また、素子分離領域と活性領域に大別された半導体基板上に形成されたMIS型半導体素子において、ゲート電極両側のゲート電極側壁絶縁膜に隣接し、かつ、活性領域表面よりも上方までソース、および、ドレイン領域が存在し、活性領域表面からソース・ドレイン領域と半導体基板との接合までの距離はゲート電極側壁絶縁膜の幅に対して0.8倍〜2倍であることを特徴とする。
【発明の効果】
【0062】
本発明の半導体装置および本発明の半導体装置を製造する方法によって製造された半導体装置は、活性領域とゲート酸化膜が接する第1の面より上に、ソース領域およびドレイン領域の一部が存在し、前記ソース領域および/または前記ドレイン領域と、前記ソース領域および/または前記ドレイン領域に電気的に接続される電極とが接する第2の面が、前記第1の面に対して傾いている。このため、ソース・ドレイン領域の占有面積を縮小し、ソース・ドレイン領域部の寄生容量、寄生低抗を減少させることができる。
【0063】
本発明では、活性領域上のソース・ドレイン領域の占有面積に対し、表面積を大きくすることが可能である。このため、ソース・ドレイン領域と上部配線とのコンタクトにおける接触面積が大きくなり、接触抵抗がさがる。
【0064】
また、チャネル領域からコンタクト孔までの距離が、著しく近く、電流が流れる高抵抗の不純物拡散層領域の距離が非常に短く、寄生抵抗が非常に小さくなる。
【0065】
例えば、コンタクトの大きさを変化させることなく、素子の占有面積、特にソース・ドレイン領域の占有面積を縮小できるため、ソース・ドレイン領域と半導体基板(一般的なCMOSの場合、ソース・ドレイン領域と逆導電型のウェル領域)との接合面積を、コンタクト抵抗を犠牲にすることなく小さくすることが可能となり、接合容量を効果的に低減する効果がある。このため、コンタクト抵抗を犠牲にすることなく、占有面積の縮小化、寄生容量(接合容量)の低減、および寄生抵抗の低減が可能となり、非常に大きな相互コンダクタンスを得ることができるとともに、充電にようする容量が小さくなり、本発明を用いて設計した回路のスピードが向上する効果がある。
【0066】
本発明では、上述したように電流の流れ道に占める抵抗の高い領域の割合が非常に少なく、通常の半導体装置と比較し、ソース・ドレイン領域の寄生抵抗が減少する。さらに、チャネル領域近傍のソース・ドレイン領域から、コンタクトに近づく程電流の流れる経路が広がり、非常に寄生抵抗が小さくなる。これらの効果により、素子の電流駆動能力が増加し、相互コンダクタンスが向上する。
【図面の簡単な説明】
【0067】
【図1】本発明の基本原理を適用した半導体装置10を、ゲート電極104の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図2】上記半導体装置10を、ゲート電極104の長手方向に対して、垂直に切断した垂直断面における、電流の流れを示した図である。
【図3】半導体装置10の寄生抵抗を模式的に示す図である。
【図4】従来の半導体装置10の寄生抵抗を模式的に示す図である。
【図5】第1の実施形態における半導体装置20を、ゲート電極204の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図6】第1の実施形態における半導体装置30を、ゲート電極204の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図7】ある工程における、実施の形態2によって製造される半導体装置を示す図である。
【図8A】半導体装置20を製造する工程を示す図である。
【図8B】半導体装置20を製造する工程を示す図である。
【図8C】半導体装置20を製造する工程を示す図である。
【図8D】半導体装置20を製造する工程を示す図である。
【図8E】半導体装置20を製造する工程を示す図である。
【図8F】半導体装置20を製造する工程を示す図である。
【図8G】半導体装置20を製造する工程を示す図である。
【図9】ある半導体装置を、ゲート電極の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図10】ゲート電極304の周囲にゲート電極側壁絶縁膜305を介して、多結晶シリコン膜308が残っていることを示す図である。
【図11】分離されたソース・ドレイン領域を示す図である。
【図12】不純物が注入されたソース・ドレイン領域となる多結晶シリコン膜から、不純物が拡散する方向を示す図である。
【図13】好ましい熱拡散が行われた場合の不純物拡散層を示す図である。
【図14】オフセットが生じた場合の不純物拡散層を示す図である。
【図15】ゲート電極と活性領域とコンタクト孔の関係を示す図である。
【図16】ある実施形態により製造される半導体基板を上からみた図である。
【図17A】半導体装置を製造する工程を示す図である。
【図17B】半導体装置を製造する工程を示す図である。
【図17C】半導体装置を製造する工程を示す図である。
【図17D】半導体装置を製造する工程を示す図である。
【図17E】半導体装置を製造する工程を示す図である。
【図17F】半導体装置を製造する工程を示す図である。
【図17G】半導体装置を製造する工程を示す図である。
【図18】第4の実施形態における半導体装置を、ゲート電極507の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図19A】ゲート電極とそれに隣接するゲート電極の間隔が、サイドウォールdの2倍より短い場合における半導体装置を、ゲート電極の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図19B】第5の実施形態の等価回路を示す図である。
【図20】第5の実施形態における半導体装置を、ゲート電極507の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図21】ダミーのゲート電極が設けられていることを示す図である。
【図22A】半導体装置を製造する工程を示す図である。
【図22B】半導体装置を製造する工程を示す図である。
【図22C】半導体装置を製造する工程を示す図である。
【図23】Nチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、燐イオンを、50KeVの注入エネルギーで、5E15/cm2注入し、熱処理条件として、各々、800℃窒素雰囲気中120分、850℃窒素雰囲気中30分、900℃室素雰囲気中10分、850℃酸素雰囲気中30分を行った例を示す図である。
【図24】Nチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、燐イオンを、50KeVの注入エネルギーで、各々、5E15/cm2、及び、1E16/cm2注入した後、急速加熱処理、1050℃窒素雰囲気中10秒を行った例を示す図である。
【図25】Pチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、ボロンイオンを、15KeVの注入エネルギーで、5E15/cm2注入し、熱処理条件として、各々、800℃窒素雰囲気中120分、850℃窒素雰囲気中30分、900℃窒素雰囲気中10分、850℃酸素雰囲気中30分を行った例を示す図である。
【図26】Pチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、ボロンイオンを、15KeVの注入エネルギーで、各々、5E15/cm2、及び、1E16/cm2注入した後、急速加熱処理、1050℃窒素雰囲気中10秒を行った例を示す図である。
【発明を実施するための形態】
【0068】
以下に、本発明の基本原理について、図1〜図3を用いて説明する。
【0069】
図1は、本発明の基本原理を適用した半導体装置10を、ゲート電極104の長手方向に対して、垂直に切断した垂直断面を示す図である。
【0070】
半導体装置10は、素子分離領域101と活性領域102とに大別された半導体基板100において、活性領域102上に形成されたMIS型半導体素子である。半導体装置10は、素子分離領域101、活性領域102、ゲート酸化膜103、ゲート電極104、ゲート電極側壁絶縁膜105、およびソース・ドレイン領域106を備えている。
【0071】
ソース・ドレイン領域106はゲート電極側壁絶縁膜105に隣接し、そのほとんどがゲート絶縁膜103と活性領域102の界面である活性領域表面A−A’よりも上方にも位置する。
【0072】
具体的には、ソース・ドレイン領域106の形状は、ゲート電極106の長手方向に対して、垂直に切断したときの垂直断面における、半導体基板の活性領域表面A−A’からソース・ドレイン領域106の表面までの距離hが、素子分離領域101からゲート電極104に向かうにしたがって増加する形状である。また、ゲート電極104の長手方向に対する垂直方向に関して、ゲート電極104の側面とソース・ドレイン領域106の端(B−B’)の間に、活性領域102と素子分離領域101との境界(C−C’)が存在する。
【0073】
言い換えると、活性化領域102と電気的に絶縁された、ゲート電極104、およびソース・ドレイン領域106の3つの領域が、素子分離領域101と活性化領域102との間に段差が生じないように、素子分離領域101および活性化領域102を覆う。
【0074】
このため、半導体装置を製造する際に問題となる、ゲートの垂直段差による、歩留まりの低下が抑制される。たとえば、半導体装置10では、層間絶縁膜の平坦化が容易に行われる。また、素子分離領域101と活性領域102との段差がソース・ドレイン領域106によって覆われるため、段差部による光の反射がなくなり、リソグラフィーが容易となる。
【0075】
活性領域表面A−A’からソース・ドレイン領域106の表面(露出面)までの高さは、ゲート電極104に近いものほど高い。このため、イオン注入法により、ソース・ドレイン領域106に不純物ドーピングを行うと、活性領域表面A−A’からソース・ドレイン領域106の深さh’は、ゲート電極104に近いものほど浅い。その結果、微細化した際の短チャネル効果を効果的に抑制することができる。なお、正確には深さh’は、活性領域表面A−A’から、半導体基板100(一般的な通常CMOSの場合、ソース・ドレイン領域106と逆導電型のウェル領域)とソース・ドレイン領域106の接合までの深さを意味する。
【0076】
図2は、上記半導体装置10を、ゲート電極104の長手方向に対して、垂直に切断した垂直断面における、電流の流れを示した図である。
【0077】
図2に示すように、ソース・ドレイン領域106の表面と上部配線を接続するためのコンタクト孔107の一部は、ソース・ドレイン領域106の表面に位置する。なお、図2では、コンタクト孔107の外形しか示されていないが、コンタクト孔107は、上部配線の一部などで満たされているものとする。
【0078】
半導体装置10では、ソース・ドレイン領域106の表面積は、活性領域表面A−A’におけるソース・ドレイン領域106の占有面積よりも大きい。このため、半導体装置10は、従来の半導体装置に比べて、ソース・ドレイン領域106と上部配線とのコンタクト抵抗を下げることができる。言い換えると、コンタクト孔107の径が同じであったとしても、半導体装置10では、ソース・ドレイン領域106と上部配線とのコンタクト抵抗を下げることができる。
【0079】
なお、半導体装置10のコンタクト抵抗が、従来の半導体装置のものに比べて同じであるならば、半導体装置10の占有面積、特にソース・ドレイン領域106の占有面積を従来の半導体装置のものに比べて小さくすることが可能である。つまり、ソース・ドレイン領域106と半導体基板100との接合面積を、コンタクト抵抗を犠牲にすることなく小さくすることが可能となり、半導体装置10では、接合容量を効果的に低減することが可能となる。
【0080】
従って、半導体装置10では、コンタクト抵抗を犠牲にすることなく、占有面積の縮小化、寄生容量(接合容量)の低減、および寄生抵抗の低減が可能となり、非常に大きな相互コンダクタンスを得ることができる。
【0081】
以下に、半導体装置10の電流の流れを説明する。なお、コンタクト孔107には、上部配線と素子のソース・ドレイン領域106を接続するために、金属が埋め込まれているものとする。
【0082】
本発明の基本原理を適用した半導体装置では電流の流れ道に占める抵抗の高い領域Dの割合が非常に少なく、従来の半導体装置に比べて、ソース・ドレイン領域106の寄生抵抗が減少する。さらに、チャネル領域110近傍のソース・ドレイン領域106からコンタクトに近づく程、電流が流れる経路が広がり、このことからも、寄生抵抗が非常に小さくなる。これらのことから、半導体装置10の電流駆動能力が増加し、相互コンダクタンスが向上する。
【0083】
図3は、半導体装置10の寄生抵抗を模式的に示す図であり、図4は、従来の半導体装置10の寄生抵抗を模式的に示す図である。ここで、Rcontはコンタクト抵抗を示し、Rsdはソース・ドレイン抵抗を示し、Rejは張り出し接合の広がり抵抗を示している。
【0084】
半導体装置10は、従来の半導体装置と比べて、コンタクトがソース・ドレイン領域106と接触する面の位置からチャネルの位置までの距離が非常に近い。このため、半導体装置10のソース・ドレイン抵抗は、従来の半導体装置のソース・ドレイン抵抗に比べて低くなる。
【0085】
以下、本発明の実施形態について説明する。
(実施形態1)
まず、本発明の実施形態1における半導体装置を、図5を用いて説明する。
【0086】
図5は、第1の実施形態における半導体装置20をゲート電極204の長手方向に対して垂直に切断した垂直断面を示す図である。
【0087】
半導体装置20は、素子分離領域201、活性領域202、ゲート酸化膜203、ゲート電極204、ゲート電極側壁絶縁膜205、ソース・ドレイン領域206、およびコンタクト孔207を備えている。ゲート電極204の長手方向に対して、垂直に切断した垂直断面において、ソース・ドレイン領域206の表面は曲線形状である。このため、半導体装置10および20のソース・ドレイン領域の占有面が同じであったとしても、半導体装置20は、半導体装置10に比べて、表面積を大きくできる。このため、半導体装置20は、半導体装置10より、コンタクトが接触する面積を増大させることが可能となる。
【0088】
なお、半導体装置20の製造方法については、実施形態2および実施形態3にて後述する。
【0089】
また、実施形態2および実施形態3にて後述するように、多結晶シリコンがエッチングバックされ、チャネル領域よりも上方に積み上がったソース・ドレイン領域206が形成されると、多結晶シリコン膜のグレインにより、図6に示すように、凹凸を有するソース・ドレイン領域206’が形成される。このような、凹凸を有するソース・ドレイン領域206’では、さらに、ソース・ドレイン領域206’の表面積が大きくなる。
【0090】
(実施形態2)
以下に、実施形態2における半導体装置を製造する方法を、図7および図8A〜図8Gを用いて説明する。
【0091】
図7は、ある工程における、実施形態2によって製造される半導体装置を示す図である。図7の半導体装置は、半導体基板301、素子分離領域302、ゲート酸化膜303、ゲート電極304、ゲート電極側壁絶縁膜305、シリコン酸化膜306、およびソース・ドレイン領域となる多結晶シリコン膜308を備えている。なお、本実施形態では、自己整合的にシリサイド膜をゲート電極、ソース領域、およびドレイン領域に形成するサリサイド工程を採用したプロセスで、本発明を実施している。
【0092】
図7の半導体装置の最小加工寸法をFとする。ゲート電極長は最小加工寸法で加工される。ゲート電極304から素子分離領域302までの距離aは、a>b+cが成り立つように、デザインされる。本実施形態では、ゲート電極側壁絶縁膜305の厚みをbとし、素子分離領域302に対してゲート電極304をアライメントするときの位置合わせマージンをcとする。一般的には、マージンcは、c=F/3により求められる。
【0093】
a−(b+c)にトランジスタのゲート幅を掛けた値が半導体基板面におけるソース・ドレイン領域の占有面積に相当する。基本的に、a−(b+c)の幅は、積み上げ領域からドナーもしくはアクセプタとなる不純物が拡散できる程度あれば、接合容量を小さくする観点からは、寄生抵抗の著しい増大を招かない範囲で小さいほどよい。
【0094】
具体的に、図7の半導体装置は、F=0.24μmルールによって設計され、a、b、およびcの値は、a=0.16μm、b=0.05μm、c=±0.08μmとする。
【0095】
図8A〜図8Gは、半導体装置を製造する工程を示している。
【0096】
周知の方法によって、半導体基板301、もしくは、半導体基板301に設けられたウェル領域に素子分離領域302、ゲート酸化膜303、ゲート電極304、ゲート電極側壁絶縁膜305が形成される(図8A)。ここで、多結晶シリコン膜であるゲート電極304の上には、シリコン酸化膜306が形成されている。また、ゲート電極側壁絶縁膜305はシリコン酸化膜およびシリコン窒化膜で形成される。なお、ゲート電極側壁絶縁膜305は、1層であってもよい。
【0097】
図8Bに示すように、多結晶シリコン膜307が化学的気相成長法(CVD法)により堆積される。なお、多結晶シリコン膜307を堆積する場合、半導体基板301の活性領域表面と、堆積した多結晶シリコン膜307の界面に自然酸化膜を極力排除する方法で多結晶シリコン膜307を被着することが重要となる。なぜなら、多結晶シリコン膜にドナーまたはアクセプタとなる不純物が導入され、その後、多結晶シリコン膜の不純物が熱拡散により半導体基板にそれらの不純物が拡散するが、半導体基板301の活性領域表面と多結晶シリコン膜307との界面に酸化膜が形成されていると、酸化膜が拡散バリアとなり、均一な不純物拡散が阻害され(つまり、ソース、ドレイン接合深さが不均一になる)、トランジスタ特性がばらつく。
【0098】
活性領域表面と多結晶シリコン膜307との界面の自然酸化膜を極力排除するために、以下に示す方法により、図8Aの半導体装置に多結晶シリコン膜307が堆積させられてもよい。
【0099】
本実施形態では、予備排気室と露点が常に−100℃に保たれた窒素パージ室と、堆積炉を備えた低圧CVD(LPCVD)装置により、半導体基板の活性領域表面と、堆積すべき多結晶シリコン膜の界面に自然酸化膜を成長させることなく多結晶シリコン膜を堆積させることが可能である。
【0100】
具体的には、多結晶シリコン膜が堆積される直前に、図8Aの半導体基板がフッ酸系の溶液で洗浄され、自然酸化膜が一旦除去された後、その半導体基板が予備真空排気室に搬送される。ここでは、搬送時の大気雰囲気を一旦真空排気した後、その半導体基板が窒素雰囲気に置換し、露点が常に−100℃に保たれた窒素パージ室に搬送される。
【0101】
窒素パージ室の役割は、ウェハ表面に吸着された水分子を窒素パージにより、完全に除去することにある。真空中では、ウェハ表面に吸着された水分子は除去することが不可能であるが、窒素パージによって完全に除去できることが我々の実験から明らかになった。
【0102】
なお、通常のLPCVD装置では、このような除去できていない水分子をウェハ表面に吸着させたまま堆積炉へと搬送される。通常の多結晶シリコン膜の堆積は、550℃から700℃程度の温度で行うが、このため、高温堆積炉にウェハを搬送する際に吸着水分子の酸素成分がシリコンウェハと反応し、多結晶シリコン膜が堆積する前に、シリコンウェハ表面に自然酸化膜が形成される。これにより、半導体基板の活性領域表面と、堆積した多結晶シリコン膜の界面に自然酸化膜が形成される。しかし、本実施形態のLPCVD装置では、上述したように露点が常に−100℃に保たれた窒素パージ室にて完全に吸着水分子を除去した後、半導体基板が堆積炉へ搬送するため、自然酸化膜を形成することなく多結晶シリコン膜を堆積することが可能である。
【0103】
次に、多結晶シリコン膜307に対して、次の工程で異方性エッチングバックが行われる。図8Cに示すように、多結晶シリコン膜308がゲート電極側壁絶縁膜305のサイドにサイドウォール状に残る。
【0104】
異方性エッチングバックが行われる、サイドウォールの端が、素子分離領域302に重なるように加工する必要がある。
【0105】
図9に示すように、たとえば、距離aが、サイドウォールの幅dより長い場合、異方性エッチングバックによって、シリコン基板301が掘られる。このことにより、シリコン基板301がダメージを受け、接合リーク電流が増大し、かつ、接合が深くなるため、短チャネル効果が悪化する。
【0106】
サイドウォールの幅dは、ゲート電極の段差(ゲート多結晶シリコン膜304上のシリコン酸化膜306まで含んだ高さ)と、多結晶シリコン膜307の堆積膜厚で決まる。つまり、サイドウォールの幅dは、条件d>a+cを満たす必要がある。本実施形態では、aが0.16μmであり、ゲート電極304と素子分離領域302の位置合わせずれcが±0.08μmであるとし、サイドウォールの幅dが0.3μmであるとしている。さらに、ゲート電極304の段差を300nm〜400nmとし、多結晶シリコン膜307の堆積膜厚を400nm〜500nmとしている。
【0107】
上述した数値は、F=0.24μmルールにおける一例であり、他の数値であっても、本発明を実施することは可能である。ただし、条件a>b+c、および条件d>a+cを満たすように各値が決定されなければならない。
【0108】
さらに、ソース・ドレイン領域と、ゲートの側壁容量を小さくするためには、d>a+cが可能となる範囲でゲート電極の段差を小さくする必要がある。
【0109】
上述したように、多結晶シリコン膜307がエッチングバックされる。エッチングバックは、ヘリコン型RIE装置によって、塩素と酸素の混合ガスで0.3paの圧力のもとで行われる。その際、終点検出装置(EPD)を用い多結晶シリコン膜307が10%〜30%オーバーエッチされるようにする。
【0110】
エッチングバックを行っただけでは、図10に示すように、ゲート電極304の周囲にゲート電極側壁絶縁膜305を介して、多結晶シリコン膜308が残る。多結晶シリコン膜308を積み上がったソース・ドレイン領域として利用するためには、図11に示すように、ソース・ドレイン領域を分離する必要がある。
【0111】
本実施形態では、分離する領域以外をレジストマスクで覆い、ドライエッチングが行われ、ソース・ドレイン領域が分離される。
【0112】
なお、ゲート電極側壁が基板面に対して垂直でない際にも、ソース・ドレイン領域の分離を確実にするため、若干サイドエッチングが入るように、エッチングが行われる。ゲート部の上部がその下部より大きい場合、ゲート部がマスクとなり、ゲート電極の周りに位置し、本来除去されるはずの多結晶シリコン膜308が十分に除去されない場合があるからである。サイドエッチングが入るエッチングは、ヘリコン型RIE装置によって、臭化水素と酸素の混合ガスを0.4paの圧力のもとで行う。
【0113】
ゲート電極となる多結晶シリコン膜304上部のシリコン酸化膜306がエッチング除去された後、ソース・ドレイン領域形成のために不純物イオン注入が行われる。本実施形態では、図8Dに示すように、ゲート電極304’と、ソース・ドレイン領域308’のドーピングが同時に行われる。
【0114】
以下に、本実施形態におけるイオン注入の条件の一例を説明する。
【0115】
ゲート多結晶シリコン膜の膜厚fを200nmから250nmとし、積み上げ領域におけるゲート電極近傍の最大高さgを200nmから300nmとする。nチャネルトランジスタに関するイオン注入では、燐イオンが20keVから80kev程度のエネルギーで1×1015〜1×1016/cm2程度のドーズ量で注入される。Pチャネルトランジスタに関するイオン注入では、ボロンイオンが10keVから40kev程度のエネルギーで1×1015〜1×1016/cm2程度のドーズ量で注入される。
【0116】
イオンの注入に関しては、チャネリングによるゲート酸化膜突き抜け防止および多結晶シリコン膜中の拡散制御のために、シリコンイオンが、5×1014〜5×1015/cm2程度、前もって注入され、アモルファス化されてもよい。この場合、多結晶シリコンのグレインバウンダリがある程度破壊されるので、CMOSを形成する場合、それぞれの不純物イオン種にあったアモルファス条件を選ぶことが必要である。
【0117】
次に、イオン注入後、イオンが注入された半導体基板が、800℃から950℃程度の温度で、10分から120分程度の温度で熱処理される。あるいは、イオンが注入された半導体基板が、950℃から1100℃程度の温度で、10秒から60秒程度の急速加熱処理が行われ、注入された不純物が活性化されると共に、注入された不純物がシリコン基板まで拡散される。熱処理の目安は、ゲート電極に対して、ソース・ドレイン領域がオフセットしない程度まで、不純物を熱拡散させる必要がある。具体的には、ゲート電極側壁絶縁膜の膜厚分、不純物を横方向に拡散させる必要がある。トランジスタの性能(短チャネル効果が起こりにくく、かつ、駆動電流が大きくなる)を向上するためには、接合を極力浅くし、かつ、ゲート電極に対してオフセットしないようにソース・ドレイン領域を形成する必要がある。
【0118】
以下に、不純物の熱拡散について、図12〜14を用いて説明する。
【0119】
図12は、不純物が注入されたソース・ドレイン領域となる多結晶シリコン膜から、不純物が拡散する方向を示す図である。不純物は、下方向だけでなく、横方向にも拡散する。つまり、ポイントAの点から紙面の左方向にも、不純物が拡散する。
【0120】
不純物を熱拡散させる場合、図13に示すように、横方向にオフセットが生じない程度、不純物を拡散させることが好ましい。具体的には、ゲート電極側壁絶縁膜厚に対して、接合深さが0.8程度から、もっとも深い領域つまり、素子分離領域近辺でも2倍程度にすることが望ましい。図14は、オフセットが生じた場合の不純物拡散層を示す図である。オフセットが生じると、その素子の駆動電流が著しく低下する。
【0121】
以下に、オフセットを生じさせない、あるいはオフセットを小さくするための、条件の一例を説明する。
【0122】
横方向にオフセットが生じない程度、不純物を拡散させる場合、下方向の拡散深さが一義的に決まるため、トランジスタの性能を向上させるためには、ゲート電極側壁容量の増大が全体の負荷容量の著しい増大を招かない範囲で、極力ゲート電極側壁絶縁膜を薄く形成する必要がある。本実施形態では、上述したように0.05μmで形成している。
【0123】
本実施形態における、具体的な、短チャネル効果と熱処理の関係のデータを、図23から図26を用いて説明する。
【0124】
図23は、Nチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、燐イオンを、50KeVの注入エネルギーで、5E15/cm2注入し、熱処理条件として、各々、800℃窒素雰囲気中120分、850℃窒素雰囲気中30分、900℃室素雰囲気中10分、850℃酸素雰囲気中30分を行った例である。
【0125】
図24は、Nチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、燐イオンを、50KeVの注入エネルギーで、各々、5E15/cm2、及び、1E16/cm2注入した後、急速加熱処理、1050℃窒素雰囲気中10秒を行った例である。
【0126】
図25は、Pチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、ボロンイオンを、15KeVの注入エネルギーで、5E15/cm2注入し、熱処理条件として、各々、800℃窒素雰囲気中120分、850℃窒素雰囲気中30分、900℃窒素雰囲気中10分、850℃酸素雰囲気中30分を行った例である。
【0127】
図26は、Pチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、ボロンイオンを、15KeVの注入エネルギーで、各々、5E15/cm2、及び、1E16/cm2注入した後、急速加熱処理、1050℃窒素雰囲気中10秒を行った例である。
【0128】
本結果では、ゲート電極側壁絶縁膜が0.05μm、ゲート長0.24μm近辺のトランジスタに関して、nチャネル型トランジスタにおいて、燐イオンを、50KeVの注入エネルギーで、5E15/cm2注入した場合、熱処理条件として、850℃窒素雰囲気中もしくは、酸素雰囲気中30分から、900℃窒素雰囲気中10分で最適となった。図23において、800℃窒素雰囲気中120分の熱処理では、不十分であり、オフセットトランジスタとなってよくないことが、図23よりわかる。また、ドーズ量を、5E15/cm2から、1E16/cm2に増加させた場合、高濃度不純物による、増速拡散の影響により、図24に示すように、1050℃窒素雰囲気中10秒で良好な結果が得られた。1050℃窒素雰囲気中10秒の条件では、ドーズ量が5E15/cm2では、拡散が不十分であり、オフセットトランジスタとなっていることが判る。
【0129】
Pチャネル型トランジスタにおいて、ボロンイオンを、15KeVの注入エネルギーで、5E15/cm2注入した場合、熱処理条件として、850℃窒素雰囲気中30分から、900℃窒素雰囲気中10分で最適となった。図25において、800℃窒素雰囲気中120分の熱処理および、850℃酸素雰囲気中30分では、不十分であり、オフセットトランジスタとなっていることが、図25よりわかる。また、ドーズ量を、5E15/cm2から、1E16/cm2に増加させた場合でも、図26に示すように、ボロンイオンに関しては、まだ、拡散が不十分であり、オフセットトランジスタとなっていることが判る。
【0130】
上述した結果から、ゲート電極側壁絶縁膜が0.05μmにおいては、nチャネル型トランジスタおよび、Pチャネル型トランジスタの不純物拡散を一度の熱処理で行う場合、熱処理条件として、850℃窒素雰囲気中30分程度から、900℃窒素雰囲気中10分程度で最適となることを見いだした。
【0131】
本実施形態では、F=0.24μmルールにおいて、我々の実現できる範囲でa>b+c、d>a+cを満たすように各値を設計した結果、上記条件を定めたものであり、この条件に限るものではない。たとえば、より微細なF=0.1μmルール等では、当然a、b、c、dの値は、変わるものであり、また、同じF=0.24μmルールでも、a>b+c、d>a+cを満たせば、a、b、c、dの値を変えてもよい。この意味で、ゲート多結晶シリコン膜の膜厚f、ゲート電極近傍の最大高さgは、a、b、c、およびdの値に従って、変わるものであり、本実施形態の値にとらわれるものではない。a、b、c、d、f、およびgの値によって、イオン注入種、注入エネルギー、ドーズ量、熱処理条件は、それぞれのa、b、c、d、f、およびgの値に従った最適条件がある。イオン注入と熱処理条件で注意が必要なのは、本実施形態では、ゲート電極へのドーピングとソース・ドレイン領域の形成を同時注入にて行っているため、ゲート電極のゲート絶縁膜近傍での空乏化、および不純物のチャネル領域への突き抜けを防止するような条件(当然ゲート多結晶シリコン膜の膜厚fに左右される)を満たした上で、上述したトランジスタの性能(短チャネル効果が起こりにくく、かつ、駆動電流が大きくなる)を向上させる条件を設定することである。このようにそれぞれのパラメータが絡み合っているため、最適条件を求めることは非常に困難なように思えるが、積み上げ層の拡散係数をシリコン基板(単結晶シリコン)中の拡散係数に対して大きく設定することにより、プロセス条件のマージンを非常に大きくすることに本発明では成功している。つまり、駆動電流を増大し、短チャネル効果を抑制し、かつ素子の占有面積が加工可能な範囲で最小となるように、まず、a、b、c、およびdの値を設定すれば、fの値、gの値、イオン注入、および熱処理等のプロセス条件は、マージンを持って設定することが可能となる。
【0132】
以下に、本実施形態が、積み上げ拡散層がエピタキシャルシリコン膜によって形成される方法より優位であることを説明する。
【0133】
上述したように、本実施形態の構造、および従来構造の積み上げ拡散層をエピタキシャルシリコン膜で形成した構造のような、積み上げ層から不純物を固層拡散させ、浅いソース、ドレイン接合を形成するような構造では、ゲート電極の高さ、積み上げ領域の高さ、ゲート電極側壁絶縁膜の厚さ等によって、イオン注入、熱処理条件等が変わってくる。ここで、積み上げ層を多結晶シリコン膜で形成した本実施形態では、シリコン単結晶と比較し、不純物の拡散係数を10倍〜100倍程度に大きくすることが可能となる(拡散係数は、多結晶シリコン膜のグレインサイズにより、グレインサイズが小さいほど大きくなる)。つまり、イオン注入、熱処理条件に対するマージンが大きくとれる。しかし、積み上げ層をエピタキシャルシリコン膜で形成した従来例では、ゲート多結晶シリコン膜と、積み上げ層との拡散係数が大きく異なり、上記ゲート電極のゲート絶縁膜近傍での空乏化、および不純物のチャネル領域への突き抜けを防止するような条件を満たした上で、上記トランジスタの性能(短チャネル効果が起こりにくく、かつ、駆動電流が大きくなる)を向上させる条件を設定することは事実上不可能となる。つまり、ゲー卜多結晶シリコン膜中の不純物の拡散は、積み上げ層および半導体単結晶基板中の拡散と比較して非常に拡散しやすいため、トランジスタがオフセットしないような条件で拡散させれば、ゲート酸化膜に対してボロンが突き抜け、ボロンが突き抜けないような条件で拡散させれば、オフセットトランジスタとなるためである。
【0134】
また、ゲート電極への同時ドーピングを行わないような場合においても、多結晶シリコン膜から熱拡散により単結晶シリコン(半導体基板)中に不純物を拡散させ、ソース・ドレイン領域を形成する方法では、拡散係数の違いから半導体基板の活性領域表面と、堆積した多結晶シリコン膜の界面までは一瞬で不純物が拡散し、界面からシリコン基板中への拡散は、拡散係数が小さいため拡散が遅く、このため、積み上げ層の高さのばらつき、不純物イオン注入時の注入飛程(Rp)のばらつき等を緩和し、ソース、ドレイン接合深さを均一に形成できる効果がある。活性領域に単結晶エピタキシャルシリコン膜を成長させた場合、積み上げられた単結晶エピタキシャルシリコン中の不純物の拡散係数と、半導体基板中の拡散係数がほぼ同一であるため、積み上げ層の高さのばらつき、不純物イオン注入時のRpのばらつきがそのままソース・ドレインの接合深さのばらつきに反映され、トランジスタ特性がばらつく結果となる。
【0135】
なお、ゲート電極への同時ドーピングを行わないような場合には、たとえば、後述する実施形態3や、燐拡散により、すべてのゲートに同じ導電型の不純物をドーピングする等の方法がある。ただし、この場合、pチャネルトランジスタは、埋め込みチャネル型トランジスタとなる。
【0136】
また、本発明では活性領域に直接イオン注入しないので活性領域にダメージが入りにくいというメリットがある。
【0137】
図8Eに示すように、周知のサリサイド工程により、ソース、ドレイン、ゲート電極上部に高融点金属シリサイド膜309が選択的に形成される。本実施形態では、高融点金属膜として、チタンである金属が使用されるが、高融点金属膜はチタンである金属に限られない。たとえば、他の高融点金属として、コバルト、ニッケル、白金、等が用いられてもよい。本実施形態では、ソース電極、ドレイン電極、およびゲート電極の上部すべてがサリサイド化される。
【0138】
図8Fに示すように、周知の方法で層間絶縁膜310が形成される。
【0139】
次に、図8Gに示すように、コンタクト孔311が層間絶縁膜310の所望の位置にあけられ、その後、上部配線312が形成される。本実施形態では、図8Gに示すように、コンタクト孔311は、一部がソース・ドレイン領域にかかっていればよく、このような構造により、飛躍的に素子の占有面積を縮小することが可能である。
【0140】
本実施形態では、占有面積に比べて表面積が大きいソース・ドレイン領域を、チャネル領域よりも上方に積み上げるように形成するため、コンタクト孔311の一部がソース・ドレイン領域に掛かっているだけでも接触面積を大きく取ることが可能となり、ソース・ドレイン領域の接合占有面積を縮小しながら、コンタクト抵抗の増加を防ぐことができる。
【0141】
図15は、従来の半導体基板を上からみた図である。図15のトランジスタ素子のゲート長はLであり(一般的に、ゲート長Lは、最小加工寸法Fとなる)、ゲート幅をWとすると、従来、ゲート電極と素子分離領域の間マージンは、2.5L〜3L程度必要であった。そのマージンは、コンタクト開口径の幅oと、コンタクトとゲート電極がショートしないためのアライメントマージンpと、コンタクトが素子分離領域に接しないためのアライメントマージンqを合計した幅である。図15の活性領域の占有面積は、(2.5L×2+L〜3L×2+L)×W、つまり6LW〜7LWとなる。
【0142】
図16は、本実施形態により製造される半導体基板を上からみた図である。図16のゲート電極と素子分離領域の間のマージンは、上述したように2/3L(具体的には、F=0.24μmに対して、a=0.16μm)程度でよい。本実施形態の活性領域の占有面積は(2/3L×2+L)×W、つまり7/3LWとなる。本実施形態の活性領域の占有面積は、図15の活性領域の占有面積に比べて、素子1つあたり7/18〜1/3程度低く、本実施形態では活性領域を縮小することができる。
【0143】
また、本実施形態では、従来の半導体素子に比べて、接合寄生容量を、4/15〜2/9程度に小さくすることができる。ただし、LSI全体としては、配線ピッチや、コンタクトピッチ等の制約を受けるため、本実施形態によって製造された実際のLSIのチップ面積が7/18〜1/3程度になるものではない。
【0144】
(実施形態3)
以下に、実施形態3における半導体装置を製造する方法を説明する。
【0145】
図17A〜図17Gは、半導体装置を製造する工程を示している。本実施形態では、ゲート電極が高融点金属や多結晶シリコン膜などにより形成されている。
【0146】
図17Aに示すように、周知の方法で、半導体基板401あるいは半導体基板に設けられたウェル領域に、素子分離領域402、ゲート酸化膜403、ゲート電極404、およびゲート電極側壁絶縁膜405が形成される。ここで、ゲート電極404は、多結晶シリコン膜4041およびタングステン膜4043が窒化チタン膜4042を挟む3層構造にて形成される。
【0147】
窒化チタン膜4042は、多結晶シリコン膜4041とタングステンである金属4043が後の熱処理により反応しないようにするために使用される。多結晶シリコン膜4041とタングステンである金属4043が反応すると、タングステンシリサイド膜が形成され、ゲート電極404の抵抗が高くなる。
【0148】
ゲート電極404の多結晶シリコン膜4041には、Pチャネルトランジスタにはボロンイオンがあらかじめドーピングされ、nチャネルトランジスタには燐イオンがあらかじめドーピングされている。
【0149】
ゲート電極404の上には、シリコン酸化膜もしくはシリコン窒化膜よりなる絶縁膜406が形成される。ゲート電極404のサイドに形成されるゲート電極側壁絶縁膜405は、シリコン酸化膜とシリコン窒化膜の2層膜からなる。
【0150】
なお、本実施形態では、F=0.18μmルールが用いられ、a、b、c、およびdの値を、a=0.12μm、b=0.03μm、c=±0.06μm、d=0.25μmとする。ここで、aはゲート電極404から素子分離領域402までの距離を意味し、bはゲート電極側壁絶縁膜405の厚みを意味し、cは素子分離領域402に対してゲート電極404をアライメントするときの位置合わせマージンを意味し、dはサイドウォールの幅を意味する(図17C)。a〜dが上述したような値を取ると、ゲート電極およびその上の絶縁膜を含めたトータルの段差は200〜300nm程度となる。
【0151】
実施形態2と同様に、多結晶シリコン膜407が化学的気相成長法(CVD法)により堆積される(図17B)。本実施形態では、多結晶シリコン膜407が300〜400nm程度堆積されるものとする。
【0152】
多結晶シリコン膜407がエッチングバックされる(図17C)。エッチングバックの条件は、実施形態2と同様である。また、エッチングバックを行っただけでは、ゲート電極の周囲にゲート電極側壁絶縁膜405を介して、多結晶シリコン膜408が形成される。このため、多結晶シリコン膜408を積み上がったソース・ドレイン領域として利用するため、ソース・ドレイン領域を分離する必要がある。本実施形態では、ゲート電極側壁が基板面に対して垂直でない場合であっても、ソース領域とドレイン領域との分離を確実にするため、実施形態3と同様、若干サイドエッチングが入る条件でエッチングが行われる。
【0153】
図17Dに示すように、ソース・ドレイン領域を形成するために、不純物イオン注入が行われる。本実施形態では、実施形態2とは異なり、ソース・ドレイン領域となる領域へのドーピングのみを行うことにより、ソース・ドレイン領域が形成される。なお、注入条件および熱処理条件等は、実施形態2と同じである。
【0154】
図17Eに示すように、周知のサリサイド工程によって、ソース・ドレイン領域の上部に高融点金属シリサイド膜409が選択的に形成される。本実施形態では、高融点金属膜としてチタン金属が使用される。高融点金属膜の材料はチタン金属に限られず、コバルト、ニッケル、または白金等でもよい。
【0155】
本実施形態では、ゲート電極が金属シリサイド膜より低抵抗のタングステン金属で形成されており、ゲート電極上部にはシリコン酸化膜もしくは、シリコン窒化膜が存在するため、ソース・ドレイン領域のみがシリサイド化される。
【0156】
図17Fに示すように、周知の方法で層間絶縁膜410が形成される。
【0157】
図17Gに示すように、コンタクト孔411が層間絶縁膜410の所望の位置にあけられ、上部配線412が層間絶縁膜410上および/またはコンタクト孔411の中に形成される。本実施形態では、図17Gに示すように、コンタクト孔の一部が、ソース・ドレイン領域にかかっていればよく、このような構造により、飛躍的に素子の占有面積を縮小することが可能である。
【0158】
本実施形態では、ゲート電極404の上部に絶縁膜406が存在するため、ゲート電極404にコンタクト孔がかかっても、ソース・ドレイン領域とゲート電極がコンタクト孔の中の導体を介して短絡するようなことはない。本実施形態では、実施形態2に比べて、コンタクト孔を形成する位置の自由度が増す。
【0159】
このため、コンタクト孔と、ゲート電極間にショートを防ぐためのマージン(アライメントマージンを含む)を設ける必要がなくなる。具体的には、層間絶縁膜410の材料と、ゲート電極404の上部の絶縁膜406との材料を変えることにより、コンタクト孔を開口するためにエッチングをする際、層間絶縁膜410の材料とゲート電極の上部の絶縁膜406の材料間で選択比がとれるようなエッチングで層間絶縁膜がエッチングされればよい。
【0160】
たとえば、ゲート電極404の上部の絶縁膜406がシリコン窒化膜であり、層間絶縁膜410がボロンと燐を含むシリケートガラス等である場合、コンタクトエッチングがフロロカーボン系のガスを用いて行われることにより、シリコン窒化膜とボロンと燐を含むシリケートガラス膜のエッチング選択比を1:10〜100以上にすることが可能となる。その条件によりコンタクトを開口するためのエッチングを行えば、ゲート電極404が露出しないようにすることができる。
【0161】
上記選択比を持たせたコンタクトエッチングは、素子分離領域と層間絶縁膜の関係でも成り立つ。
【0162】
たとえば、実施形態2および本実施形態では、素子分離領域に一部コンタクト孔が接しているが、もし、層間絶縁膜を構成する絶縁膜材料と、素子分離領域を構成する絶縁膜材料のコンタクトエッチングに対するエッチングレートに差がなければ、コンタクトエッチング時に素子分離領域に穴があくことになる。この問題を解決するためには、たとえば、少なくとも素子分離領域を構成する絶縁膜の表面が、窒化シリコン膜など、層間絶縁膜に対してエッチング選択比を持つような材料で構成されればよい。
【0163】
実施形態2および本実施形態における多結晶シリコン膜よりなる積み上げ層のグレインサイズは、ソース・ドレイン領域の占有面積と比較し、十分小さいことが望ましい。実施形態3および本実施形態にて上述したように、プロセスマージン(ソース・ドレイン領域を形成するための、不純物イオン注入条件および熱処理条件等のマージン)を大きくし、トランジスタ素子特性をばらつかないようにするためには、シリコン基板に対する多結晶シリコン膜よりなる積み上げ層の拡散係数は、ある程度大きい方がよい(好ましくは、シリコン単結晶中の拡散係数の10倍以上)。
【0164】
多結晶シリコン膜中の不純物の拡散を考えた場合、膜中にグレインバウンダリ(粒界)が多い程、拡散が促進される。つまり、ソース・ドレイン領域の占有面積に対して、十分グレインサイズを小さくする必要がある。F=0.24μmのような比較的大きなルールでさえ、上述したゲート−素子分離マージンは、0.16μm程度であるため、多結晶シリコン膜のグレインサイズは、好ましくは、50nm以下であることが望ましい。また、グレインが柱状結晶であれば、さらによい。グレインが柱状結晶である場合、シリコン基板の下方向への拡散が非常に早くなるためである。
【0165】
上述した実施形態2および本実施形態では、積み上がったソース・ドレイン領域を形成する材料として、多結晶シリコン膜が用いられる。その他の材料として、シリコンゲルマ膜(多結晶)等が用いられてもよい。また、さらに、積み上がったソース・ドレイン領域を形成する材料として、シリコン、シリコンゲルマ(SixGey)膜のアモルファス単層膜、アモルファスと多結晶の2層膜等を用いてもよい。シリコンゲルマが用いられる場合、シリコンが用いられる場合と比較して、不純物の活性化率が向上する。
【0166】
(実施形態4)
以下に、本発明における半導体装置の基板として、SOI(Silicon On Insrator)基板が用いられる場合の一例について図18を用いて説明する。
【0167】
図18は、第4の実施形態における半導体装置を、ゲート電極507の長手方向に対して、垂直に切断した垂直断面を示す図である。
【0168】
図18の半導体装置は、SOI基板501、SOI基板501の上に形成された酸化膜502、活性領域503、ボディー領域504、素子分離領域505、ゲート酸化膜506、ゲート電極507、ゲート電極側壁絶縁膜508、ソース・ドレイン領域509、高融点金属シリサイド膜510、層間絶縁膜511、およびコンタクト孔512を備えている。
【0169】
ソース・ドレイン領域509の表面、つまり、コンタクト孔512があけられ、上部配線(図示されず)に接続される面および/または層間絶縁膜511と接している面は、実施形態1〜3と同じように傾きを有する。また、図18の半導体装置では、チャネル領域よりも積み上がったシリコン(多結晶シリコン膜)がSOI基板501に存在するため、サリサイド工程において、このチャネル領域よりも上方に積み上がったシリコン膜表面が高融点金属と反応してシリサイド膜が形成される。このため、SOI基板501中の酸化膜502までシリサイド膜が達することはない。
【0170】
一方、従来のSOI基板を用いた半導体装置では、ボディー領域を完全空乏化するために、酸化膜上のシリコン膜厚を非常に薄くする傾向にある。しかしながら、シリコン膜厚の薄膜化に伴い、ソース・ドレイン領域の高抵抗化が問題となる。この問題を解決するためには、ソース・ドレイン領域表面をシリサイド化し、高融点金属シリサイド膜を形成する方法が考えられる。しかしながら、シリコン膜厚が薄いため、シリサイド化反応時にシリサイド膜がシリコン膜の下層のシリコン酸化膜まで到達してしまい、トランジスタ特性が悪化する恐れがある。
【0171】
上述したように、本実施形態では、SOI基板501中の酸化膜502までシリサイド膜が達することはないため、シリサイド化によりトランジスタ特性が悪化することがない。
【0172】
(実施形態5)
上述した実施形態1〜実施形態5では、ゲート電極とそれに隣接するゲート電極との間隔と、サイドウォールの幅dとの関係について、特に規定していない。以下に、ゲート電極とそれに隣接するゲート電極の間隔が、サイドウォールの幅dの2倍より短い半導体装置である実施形態6を、図19A、図19B、図20および図21を用いて説明する。
【0173】
図19Aは、ゲート電極とそれに隣接するゲート電極の間隔tが、上述したサイドウォールdの2倍より短い場合(2d>t)における半導体装置を、ゲート電極の長手方向に対して、垂直に切断した垂直断面を示す図である。
【0174】
半導体基板または半導体基板に設けられたウェル領域に素子分離領域が形成される。素子分離領域は、シリコンエッチングに対して耐性のある材料である。次に、ゲート酸化膜、ゲート電極606および607、ゲート電極側壁絶縁膜608が形成される。ただし、ゲート電極606とそれに隣接するゲート電極607の間隔が、ゲート電極側壁絶縁膜608と後に形成されるソース・ドレイン領域609からなるサイドウォールの幅dの2倍より短い。また、ゲート酸化膜、ゲート電極、ゲート側壁絶縁膜という順番で、それぞれの層が形成される。なお、ゲート電極長手方向に対して、垂直方向(ゲート長方向)におけるゲート電極から素子分離領域までの距離をaとする。
【0175】
次に、距離aより厚く、多結晶シリコン膜が化学的気相成長法(CVD法)により堆積される。ゲート電極の上部の多結晶シリコン膜が無くなるまで異方性エッチングが行われる。その多結晶シリコン膜がゲート電極側壁絶縁膜608のサイドにサイドウォール状に残る。ただし、ゲート電極606とそれに隣接するゲート電極607との間には、図19Aに示すように、ソース・ドレイン領域とソース・ドレイン領域が重なった領域が形成される。
【0176】
図19Bは、図19Aの構造のトランジスタの等価回路を示す図であり、トランジスタを直列に接続する場合である。2d>tの条件のもと(つまり、占有面積を縮小したい場合)で、個々のトランジスタを独立させたい場合(つまり、隣接するトランジスタのソース・ドレイン領域を分離させたい場合)、例えば、図20および図21に示すような方法がある。例えば、図20に示すように、エッチングなどで、ソース・ドレイン領域が分離される。なお、ソース・ドレイン領域610を分離するためのエッチングを、図10に示すようなゲート電極側壁絶縁膜の周囲に残る多結晶シリコン膜を除去するエッチングと共に行えば、エッチングする回数が、実施形態2に比べて増えることはない。また、ソース・ドレイン領域を分離するために、図21に示すように、ダミーのゲート電極が設けられてもよい。
【0177】
後の工程は、実施形態2の工程と同じであるため、説明を省略する。
【0178】
なお、上述した実施形態1〜3および5では、半導体装置の基板がバルクシリコン基板であることを前提にしているが、半導体装置の基板がバルクシリコン基板に限られる必要はない。半導体装置の基板として、たとえば、SiC基板や、サファイア基板等の基板材料を用いても、本発明を実施することは可能である。
【0179】
また、本発明の実施形態では、ソース・ドレイン領域表面は、上記ゲート電極長手方向に対して、垂直に切断したときの垂直断面において、曲線形状であるため、ソース・ドレイン領域の占有面積に対し、直線的である場合より効果的に表面積を大きくすることが可能となる効果がある。
【0180】
本発明の実施形態を用いると多結晶シリコンをエッチングバックし、チャネル領域よりも上方に積み上がったソース・ドレイン領域を形成すると、多結晶シリコン膜のグレインにより凹凸ができ、更に表面積を大きくすることが可能となる効果がある。
【0181】
また、本発明を用いれば、トランジスタのチャネル領域に対して、ソース、ドレイン不純物拡散層領域の接合深さを浅く形成することが容易に可能となる。この作用により、効果的に短チャネル効果を防止することが可能となる効果がある。
【0182】
また、エピタキシャル成長技術を用いなくとも、浅接合化を実現することができ、短チャネル効果の抑制ができる。さらに、エピタキシャル成長技術に比べて拡散の制御が容易となり、素子のばらつきが少なくなる効果がある。また、ソース・ドレイン領域を形成後には、活性領域が露出しないため、エッチングや、イオン注入時にダメージが入らないという効果がある。
【0183】
また、本発明の一実施形態によれば、不純物を拡散させ、活性化させる熱処理を行ったさいに、積み上げ層と、半導体基板との界面までは、拡散が非常に早く、半導体基板中の拡散が遅いので、チャネル領域より下の領域に位置するソース・ドレイン領域の深さが、積み上げ領域の高さのばらつきに作用されにくくなり、浅い接合を制御よく形成できる効果がある。
【0184】
また、本発明の一実施形態によれば、多結晶シリコンのグレインサイズは、50nm以下であるためにエッチバックの際の多結晶シリコンのサイドウォールの幅の多結晶シリコンのグレインに起因するばらつきを抑制することができる効果があると共に、拡散の制御が容易となり、素子のばらつきが少なくなる効果がある。
【0185】
また、本構造では、半導体装置の製造時に問題となる、ゲートの垂直段差による、歩留まりの低下が抑制される効果がある。たとえば、層間絶縁膜の平坦化が容易に行える。また、ゲートの垂直段差がある場合、自己整合コンタクト(SAC)工程でのコンタクトエッチングの際に、エッチストッパー層において、ゲート垂直段差部でのエッチングレートの増加がおこり、コンタクト不良につながるという問題があるが、本構造では発生しないという効果がある。
【0186】
本発明の一実施形態によれば、ゲート電極上の多結晶シリコン膜が無くなる様なエッチング量を設定することにより、本発明のような積み上げソース・ドレイン領域を簡単に形成することができる。このとき、ゲート電極から素子分離領域までの距離(ソース・ドレイン領域の幅)よりも、膜厚の厚い多結晶シリコン膜を堆積しているため、シリコン基板が露出することはなく、シリコン基板は、異方性エッチングバックによって、ダメージを受ける事は無い。異方性エッチングによって形成されるゲート電極側壁の積み上げ層の端は、必ずシリコンエッチングに対して耐性のある材料で形成された素子分離領域上に延在する構造が形成される。
【0187】
また、本発明の一実施形態によれば、ソース領域、ドレイン領域、ゲート電極へのドナー、もしくはアクセプタとなる不純物の導入は、イオン注入工程により同時に行うことを特徴とする。このため、イオン注入工程を少なくした表面チャネル型素子を形成することが可能となる。上述した様に、上記半導体基板上に積み上げられたソース・ドレイン領域を構成する積み上げ層中の不純物の拡散係数が、上記半導体基板中の不純物の拡散係数よりも大きい材料によって、半導体基板上に積み上げられていることを特徴としているため、ゲート電極への不純物ドーピングと、ソース・ドレイン領域への不純物ドーピングを同時に行っても、ゲート空乏化や、不純物の突き抜け、また、チャネル領域に対してソース・ドレイン領域が届かない(不純物の拡散が進行しない)オフセット構造とならない素子を制御よく形成することが可能となっている。
【産業上の利用可能性】
【0188】
本発明は、ソース・ドレイン領域の占有面積を縮小し、ソース・ドレイン領域の寄生容量および寄生抵抗を減少させる効果のある半導体装置および半導体装置を製造する方法に関するものであり、本発明の半導体装置および本発明の半導体装置を製造する方法によって製造された半導体装置は、活性領域とゲート酸化膜が接する第1の面より上に、ソース領域およびドレイン領域の一部が存在し、前記ソース領域および/または前記ドレイン領域と、前記ソース領域および/または前記ドレイン領域に電気的に接続される電極とが接する第2の面が、前記第1の面に対して傾いている。このため、ソース・ドレイン領域の占有面積を縮小し、ソース・ドレイン領域部の寄生容量、寄生低抗を減少させることができる。
【符号の説明】
【0189】
201 素子分離領域
202 活性領域
203 ゲート酸化膜
204 ゲート電極
205 ゲート電極側壁絶縁膜
206 ソース・ドレイン領域
207 コンタクト孔
【技術分野】
【0001】
本発明は半導体装置に関し、特に、ソース・ドレイン領域の占有面積を縮小し、ソース・ドレイン領域の寄生容量および寄生抵抗を減少させる効果のある半導体装置および半導体装置を製造する方法に関する。
【背景技術】
【0002】
一般に、絶縁ゲート型電界効果トランジスタでは、微細化するにしたがって、加工ばらつき等によるゲート長の変動に起因したしきい値電圧のばらつき、サブスレッショルド特性の劣化によるオフリーク電流の増加、パンチスルー等の短チャネル効果によるトランジスタ特性の劣化が問題となってきている。このような問題を解決する方法の一つとして、トランジスタのチャネル領域に隣接するソース・ドレイン領域の接合深さを浅くする方法がある。上記浅接合化を実現するため、ゲート電極の両側に、ゲート電極側壁絶縁膜を介して、チャネル領域よりも上方に積み上げられたソース・ドレイン領域(積み上げ拡散層)を形成する構造がある(特許文献1)。
【0003】
図22A、図22B、および図22Cは、従来の積み上げ拡散層を形成する工程を示す図である。
【0004】
図22Aに示すように、シリコン酸化膜で形成された素子分離領域1002とシリコン基板からなる活性領域1003に大別された半導体ウェハ1001上に、ゲート絶縁膜1004を介して、上部および、側壁部が絶縁膜1006で覆われたゲート電極1005が形成される。
【0005】
次に、図22Bに示すように、ソース・ドレイン領域に半導体よりなる積み上がった拡散層領域を設けるために、Selective epitaxial grouth方法により、シリコン表面が露出している領域(ソース・ドレイン領域)にのみシリコン膜1007を成長させる。Selective epitaxial grouth方法は、特許文献1に開示されている。
【0006】
図22Cに示すように、層間絶縁膜1008が生成され、上部配線1010が、コンタクト配線1009を介してソース・ドレイン領域1007に接続される。
【0007】
チャネル領域近傍のソース・ドレイン領域を、チャネル領域よりも上方にシリコン膜(エピタキシャルシリコン、多結晶シリコン等)が形成された後、ソース・ドレイン領域となる不純物イオンが注入される。チャネル領域よりも積み上がったシリコン膜中に不純物を注入することにより、トランジスタのチャネル領域に対して、ソース・ドレインの不純物拡散層領域の接合深さを浅く形成することが可能となる。これにより、効果的に短チャネル効果を防止することが可能となる。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開昭61−196577号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
ゲート電極長手方向に対して垂直方向(ゲート長方向)におけるゲート電極1005から素子分離領域1002までのソース・ドレイン領域1007にコンタクト孔が形成されるが、ソース・ドレイン領域1007の長さは、以下のように決定される。
【0010】
図15は、ゲート電極と活性領域とコンタクト孔の関係を示す図である。pは、ゲート電極とコンタクトとの間の位置合わせマージンを表し、oはコンタクト孔の幅を表し、qはコンタクトとソース・ドレイン領域との間の位置合わせマージンを表している。図22Cの半導体装置では、ソース・ドレイン領域1007の長さを、p+o+qより小さくすることができない。
【0011】
このため、特許文献1に示される半導体装置では、ソース・ドレイン領域の占有面積を縮小することが容易ではない。
【0012】
本発明は、上記問題を鑑み、ソース・ドレイン領域の占有面積が小さい半導体装置およびそれを製造する方法を提供することを目的とする。
【課題を解決するための手段】
【0013】
本発明の半導体装置は、素子分離領域と活性領域を有し、該活性領域上にゲート酸化膜を介してゲート電極が形成され、該ゲート電極の両側にソース領域およびドレイン領域が形成されている半導体装置であって、該活性領域と該ゲート酸化膜が接する第1の面より上に、該ソース領域およびドレイン領域の一部が、該ゲート電極の側部に形成されたゲート電極側壁絶縁膜を介して存在し、該ソース領域および/または該ドレイン領域と、該ソース領域および/または該ドレイン領域に電気的に接続される配線とが接する第2の面が、該第1の面に対して傾いており、該ゲート電極から該素子分離領域までの距離aは、該ゲート電極側壁絶縁膜の厚みbと、該素子分離領域に対して該ゲート電極を位置合わせするときの位置合わせマージンcとに対して、関係式a>b+cを満たすよう設定され、かつ、該ゲート電極側壁絶縁膜と、該ソース領域およびドレイン領域の、該第1の面より上に位置する部分とを合わせたゲート側壁部のゲート長方向の幅dは、該ゲート電極から該素子分離領域までの距離aと、該位置合わせマージンcとに対して、関係式d>a+cを満たすよう設定されており、そのことにより上記目的が達成される。
【0014】
本発明の半導体装置は、前記第2の面が凹凸を有していてもよい。
【0015】
本発明の半導体装置は、前記ソース領域および/または前記ドレイン領域のある部分が、前記素子分離領域の一部を覆っていてもよい。
【0016】
本発明の半導体装置は、前記第1の面に対する垂直方向における、前記ソース領域および/または前記ドレイン領域の前記第1の面からの高さが、前記ゲート電極に近いほど高くてもよい。
【0017】
本発明の半導体装置は、前記第2の面が曲線形状であってもよい。
【0018】
本発明の半導体装置は、前記ソース領域および/または前記ドレイン領域の表面と、配線を接続するコンタクト孔の一部が、前記ソース領域および/または前記ドレイン領域の表面に位置してもよい。
【0019】
本発明の半導体装置は、前記ゲート電極長手方向に対する垂直方向であって、前記コンタクト孔の中心を通る垂直断面に関し、前記垂直断面における前記ゲート電極から離れた方に位置する前記コンタクト孔の端から前記ゲート電極までの距離が、前記ゲート電極の端から、活性領域と素子分離領域の境界までの距離よりも長くてもよい。
【0020】
本発明の半導体装置は、前記ゲート電極長手方向に対する垂直方向であって、前記コンタクト孔の中心を通る垂直断面に関し、前記垂直断面における前記コンタクト孔の開口部の幅は、前記ゲート電極の端から、前記活性領域と前記素子分離領域の境界までの距離よりも長くてもよい。
【0021】
本発明の半導体装置は、前記ゲート電極長手方向に対する垂直方向に関して、前記ゲート電極の端から、前記活性領域と前記素子分離領域の境界までの距離は前記ゲート電極の幅(前記半導体装置のゲート長)よりも短くてもよい。
【0022】
本発明の半導体装置は、前記ソース領域および/または前記ドレイン領域を構成する積み上げ層中の不純物の拡散係数が、前記半導体基板中の不純物の拡散係数よりも大きくてもよい。
【0023】
本発明の半導体装置は、前記積み上げ層中の不純物の拡散係数が、前記半導体基板中の不純物の拡散係数の2倍から100倍であってもよい。
【0024】
本発明の半導体装置は、前記積み上げ層が多結晶シリコンであってもよい。
【0025】
本発明の半導体装置は、前記多結晶シリコンが、柱状結晶であってもよい。
【0026】
本発明の半導体装置は、前記多結晶シリコンのグレインサイズは、50nm以下であってもよい。
【0027】
本発明の半導体装置は、前記ゲート電極、前記ソース領域、および前記ドレイン領域の表面が、該ゲート電極、該ソース領域、および該ドレイン領域を構成する多結晶シリコン膜の上に形成された高融点金属シリサイド膜により覆われていてもよい。
【0028】
本発明の半導体装置は、前記第1の面から、前記ソース領域および/または前記ドレイン領域と前記活性化領域の接合面までの距離が、ゲート電極側壁絶縁膜の幅に対して0.8倍〜2倍であってもよい。
【0029】
本発明の半導体装置の製造方法は、上述した本発明の半導体装置を製造する方法において、素子分離領域と活性領域を備えた半導体装置を製造する方法であって、シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領域を形成する工程と、ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜を順次形成する工程と、活性領域に対して1つのゲート電極が存在する場合、ゲート電極長手方向に対する垂直方向であるゲート長方向における前記ゲート電極から前記素子分離領域までの幅の値よりも厚い膜厚の多結晶シリコン膜を被着する工程と、前記ゲート電極上部の前記多結晶シリコン膜がなくなるまで異方性エッチングを行う工程とを包含し、そのことにより上記目的が達成される。
【0030】
本発明の半導体装置の製造方法は、ドナーまたはアクセプタとなる不純物を導入することにより、ソース領域およびドレイン領域を形成するイオン注入工程をさらに有し、前記ゲート電極がドナーまたはアクセプタとなる不純物が導入されることにより形成され、前記ソース領域、前記ドレイン領域および前記ゲート電極に、前記ドナーまたは前記アクセプタとなる不純物の導入は、イオン注入により同時に行われてもよい。
【0031】
本発明の半導体装置の製造方法は、上述した本発明の半導体装置を製造する方法において、シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領域を形成する工程と、ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜を順次形成する工程と、多結晶シリコン膜を被着する工程と、ゲート電極上部の前記多結晶シリコン膜がなくなるまで異方性エッチングを行う工程と、前記ゲート電極側壁に、ゲート側壁絶縁膜を介して形成された多結晶シリコン膜の一部を除去する工程とを包含し、そのことにより上記目的が達成される。
【0032】
(1) 本構造により、ソース・ドレイン領域の寄生抵抗が減少する作用がある。また、本構造においては、ゲート電極に近いソース・ドレイン領域程、半導体基板表面の活性領域よりも上方にソース・ドレイン領域の表面が存在し、この結果、イオン注入法により、ソース・ドレイン領域への不純物ドーピングを行った際、ゲート電極近傍程トランジスタのチャネル領域に対する接合深さが浅くなり、微細化する際の短チャネル効果を効果的に抑制できる作用がある。
【0033】
また、ソース・ドレイン領域の占有面積に対し、表面積を大きくすることが可能となるため、ソース・ドレイン領域上に上部配線とのコンタクトを形成する際接触面積を大きくし、占有面積に対して、コンタクト抵抗を下げる作用がある。
【0034】
また、サリサイド化(Self aligned Silicide)を考慮した場合、占有面積に対してシリサイド化される表面積が増えるため、低抵抗化が可能となり、また、シリサイド化反応時の問題点である細線効果(微細配線のシリサイド化において、反応が阻害され、シリサイド化出来なくなる。)を緩和する効果がある。
【0035】
また、本構造により、ゲートによって生ずる垂直な段差がなくなる。そのため、半導体装置の製造時のゲート電極の垂直段差によって生じる様々な問題が解決する。たとえば、自己整合コンタクト(SelfAlain Contact)等のエッチングの際に生じる垂直段差部その下地ストッパ層との選択比の低下の問題がなくなり、容易になる。また、ゲートの上の層間絶縁膜の平坦化が容易になる。また、ソース・ドレイン領域を形成後には、活性領域が露出しないため、エッチングや、イオン注入時にダメージが入らないというメリットがある。
【0036】
(2) また、上記ソース・ドレイン領域表面は、上記ゲート電極長手方向に対して、垂直に切断したときの垂直断面において、曲線形状であることを特徴とする。このため、ソース・ドレイン領域の占有面積に対し、直線的である場合より効果的に表面積を大きくすることが可能となる。
【0037】
(3) また、上記ソース・ドレイン領域表面と、上部配線を接続するためのコンタクト孔において、前記ソース・ドレイン領域表面に、少なくとも前記コンタクト孔の一部が存在することを特徴とする。つまり、コンタクト孔の開口径が、ゲート電極長手方向に対して、垂直に切断したときの断面におけるゲートの端から、素子分離領域までの活性領域の幅よりも大きくてもよいため、コンタクト開口径を大きくすることが可能となり、コンタクト孔の形成が容易となる。
【0038】
従来のコンタクト孔は、ソース・ドレイン領域表面上にコンタクト孔を設ける必要があった。このため、前記ソース・ドレイン領域の幅よりも開口径の小さいコンタクトを設ける必要があり、コンタクト孔を開口するための、加工が困難であった。さらに、このデバイス構造ではゲート電極長手方向の寸法が垂直方向の寸法に対して長いコンタクトをもうけることで、十分なコンタクト面積を確保できる。
【0039】
(4) また、本発明の一実施形態は、上記ソース・ドレイン領域表面と、上部配線を接続するためのコンタクト孔において、ゲート電極長手方向に対する垂直方向であって、前記コンタクト孔の中心を通る垂直断面に関し、前記垂直断面における前記ゲート電極から離れた方に位置する前記コンタクト孔の端から前記ゲート電極までの間隔は、前記ゲート電極の端から、活性領域と素子分離領域の境界までの間隔よりも、大きいことを特徴とする。
【0040】
このため、ソース、ドレイン面積を大きくすることなく、コンタクト孔を大きく設けることが可能となり、コンタクト孔形成の容易性と、ソース、ドレイン接合面積に依存する接合容量の低減を両立させることが可能となる。
【0041】
(5) また、本発明の一実施形態は、上記ソース・ドレイン領域表面と、上部配線を接続するためのコンタクト孔において、ゲート電極長手方向に対する垂直方向であって、前記コンタクト孔の中心を通る垂直断面に関し、前記垂直断面におけるコンタクト孔の開口部の幅は、前記ゲート電極の端から、活性領域と素子分離領域の境界までの間隔よりも、大きいことを特徴とする。
【0042】
このため、ソース、ドレイン面積を小さくしながらも、コンタクト孔と、ソース、ドレインとの接触面積を、できるだけ大きくすることが可能となり、コンタクト抵抗を低減できる。
【0043】
(6) また、本発明の一実施形態は、上記ゲート電極長手方向に対する垂直方向に関して、上記ゲート電極の端から、活性領域と素子分離領域の境界までの間隔が、上記ゲート電極の幅(MIS型半導体装置のゲート長)よりも、小さいことを特徴とする。
【0044】
このため、素子の占有面積が非常に小さくなるとともに、ソース、ドレイン部の寄生接合容量も非常に小さくなる。
【0045】
(7) また、本発明は、上記半導体基板上に積み上げられたソース・ドレイン領域を構成する積み上げ層中の不純物の拡散係数が、上記半導体基板中の不純物の拡散係数よりも大きい材料によって、半導体基板上に積み上げられていることを特徴とする。
【0046】
このため、上記不純物を拡散させ、活性化させる熱処理を行ったさいに、上記積み上げ層と、半導体基板との界面までは、拡散が非常に早く、半導体基板中の拡散が遅いので、チャネル領域より下の領域に位置するソース・ドレイン領域の深さが、積み上げ領域の高さのばらつきに作用されにくくなり、浅い接合を制御よく形成できる。
【0047】
(8) また、本発明の一実施形態は、上記積み上げ層を形成する材料において、前記材料中の不純物の拡散係数は、上記半導体基板中の不純物の拡散係数に対して、2倍から100倍であることを特徴とする。
【0048】
このため、上記チャネル領域より下の領域に位置するソース・ドレイン領域の深さが、積み上げ領域の高さのばらつきに作用されにくくなり、浅い接合を制御よく形成できる。
【0049】
(9) また、本発明の具体的な一実施形態は、多結晶シリコンが、上記半導体基板上に積み上げられたソース・ドレイン領域を構成する積み上げ層の材料であることを特徴とする。
【0050】
このため、多結晶シリコン膜は、半導体装置の製造においてよく使用されている膜であるため新たな装置の導入や条件だしを行う必要が少ない。また、選択エピタキシャル成長装置のような莫大な水素を用いる必要もなく、製造するための装置の占有面積も、非常に大きな占有面積を占める選択エピタキシャル成長装置(水素除外設備の占有面積が非常に大きい)と比較し、非常に小さな占有面積ですむ。
【0051】
(10) また、本発明の具体的な一実施形態は、上記多結晶シリコンは、柱状結晶であることを特徴とする。
【0052】
このため、上記多結晶シリコン膜中の不純物の拡散が非常に早く、多結晶シリコン膜中にドーピングされた不純物をシリコン基板中に拡散させる上で、制御性がよく、ソース・ドレイン領域の深さが、上記多結晶シリコンの高さのばらつきに作用されにくくなり、浅い接合を制御よく形成できる。
【0053】
(11) また、本発明の具体的な一実施形態は、上記多結晶シリコンのグレインサイズは、50nm以下であることを特徴とする。
【0054】
このようなグレインサイズの小さな多結晶シリコンを用いることで、半導体基板中の拡散係数に対して、大きな拡散係数を得ることができる。また、エッチバックの際の多結晶シリコンのサイドウォールの幅の多結晶シリコンのグレインに起因するばらつきを抑制することができる。
【0055】
(12) また、本発明の一実施形態は、上記ゲート電極、ソース・ドレイン領域は、表面に高融点金属シリサイド膜が存在する多結晶シリコン膜との2層膜によって構成されていることを特徴とする。
【0056】
このため、上述したように、たとえソース・ドレイン領域と上部配線とのコンタクト接触面積が小さくても、非常に低抵抗な、コンタクトが実現できる。さらに、チャネル領域近傍までシリサイド膜が接近している構造となるため、上述したようにソース、ドレイン接合面積が小さくても、寄生抵抗を、小さく抑えることが可能となり、素子の電流駆動能力を大きくすることができる。また、コンタクト孔のエッチングの際に、シリサイド層をエッチングストップ層とすることも可能となる。
【0057】
(13) また、本発明の半導体装置を製造する方法が、素子分離領域と活性領域に大別された半導体基板上に形成されたMIS型半導体素子において、一つの活性領域に対して1本のゲート電極が存在する場合、ゲート電極長手方向に対して、垂直方向(ゲート長方向)におけるゲート電極から素子分離領域までの幅をAと規定された素子であって、シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領域を形成する工程と、ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜を順次形成する工程と、前記幅Aの値よりも厚い膜厚の多結晶シリコン膜を被着する工程と、ゲート電極上部の前記多結晶シリコン膜が無くなるまで異方性エッチングを行う工程により、形成される形状を有することを特徴とする。
【0058】
具体的には、本発明の半導体装置を製造する方法では、ゲート電極から素子分離領域までの距離(ソース・ドレイン領域の幅)よりも、膜厚の厚い多結晶シリコン膜を堆積し、異方性エッチングバックを行う。異方性エッチングバックを行う際に、ゲート電極上の多結晶シリコン膜が無くなる様なエッチング量を設定することにより、本発明のような積み上げソース・ドレイン領域を簡単に形成することができる。このとき、ゲート電極から素子分離領域までの距離(ソース・ドレイン領域の幅)よりも、膜厚の厚い多結晶シリコン膜を堆積しているため、シリコン基板が露出することはなく、シリコン基板は、異方性エッチングバックによって、ダメージを受ける事は無い。異方性エッチングによって形成されるゲート電極側壁の積み上げ層の端は、必ずシリコンエッチングに対して耐性のある材料で形成された素子分離領域上に延在する構造が形成される。ただし、上記エッチバックしただけでは、ソース領域と、ドレイン領域が短絡したままなので、エッチバック後に、上記ゲート電極側壁に形成された多結晶シリコン膜よりなる積み上げ層をソース領域と、ドレイン領域に分離する工程を行う必要がある。
【0059】
(14) また、上記本発明の半導体装置を製造する方法は、シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領域を形成する工程と、ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜を順次形成する工程と、多結晶シリコン膜を被着する工程と、ゲート電極上部の前記多結晶シリコン膜が無くなるまで異方性エッチングを行う工程と、前記ゲート電極側壁に、ゲート側壁絶縁膜を介して形成された多結晶シリコン膜の一部を除去する工程を備えることを特徴とする。このため、ゲート電極に対して自己整合的に側壁に積み上げられたソース・ドレイン領域を形成することが可能となる。
【0060】
(15) また、本発明の他の半導体装置を製造する方法は、ソース領域、ドレイン領域、ゲート電極へのドナー、もしくはアクセプタとなる不純物の導入を、イオン注入工程により同時に行うことを特徴とする。このため、イオン注入工程を少なくした表面チャネル型素子を形成することが可能となる。上述した様に、上記半導体基板上に積み上げられたソース・ドレイン領域を構成する積み上げ層中の不純物の拡散係数が、上記半導体基板中の不純物の拡散係数よりも大きい材料によって、半導体基板上に積み上げられていることを特徴としているため、ゲート電極への不純物ドーピングと、ソース・ドレイン領域への不純物ドーピングを同時に行っても、ゲート空乏化や、不純物の突き抜け、また、チャネル領域に対してソース・ドレイン領域が届かない(不純物の拡散が進行しない)オフセット構造とならない素子を制御よく形成することが可能となっている。
【0061】
(16) また、素子分離領域と活性領域に大別された半導体基板上に形成されたMIS型半導体素子において、ゲート電極両側のゲート電極側壁絶縁膜に隣接し、かつ、活性領域表面よりも上方までソース、および、ドレイン領域が存在し、活性領域表面からソース・ドレイン領域と半導体基板との接合までの距離はゲート電極側壁絶縁膜の幅に対して0.8倍〜2倍であることを特徴とする。
【発明の効果】
【0062】
本発明の半導体装置および本発明の半導体装置を製造する方法によって製造された半導体装置は、活性領域とゲート酸化膜が接する第1の面より上に、ソース領域およびドレイン領域の一部が存在し、前記ソース領域および/または前記ドレイン領域と、前記ソース領域および/または前記ドレイン領域に電気的に接続される電極とが接する第2の面が、前記第1の面に対して傾いている。このため、ソース・ドレイン領域の占有面積を縮小し、ソース・ドレイン領域部の寄生容量、寄生低抗を減少させることができる。
【0063】
本発明では、活性領域上のソース・ドレイン領域の占有面積に対し、表面積を大きくすることが可能である。このため、ソース・ドレイン領域と上部配線とのコンタクトにおける接触面積が大きくなり、接触抵抗がさがる。
【0064】
また、チャネル領域からコンタクト孔までの距離が、著しく近く、電流が流れる高抵抗の不純物拡散層領域の距離が非常に短く、寄生抵抗が非常に小さくなる。
【0065】
例えば、コンタクトの大きさを変化させることなく、素子の占有面積、特にソース・ドレイン領域の占有面積を縮小できるため、ソース・ドレイン領域と半導体基板(一般的なCMOSの場合、ソース・ドレイン領域と逆導電型のウェル領域)との接合面積を、コンタクト抵抗を犠牲にすることなく小さくすることが可能となり、接合容量を効果的に低減する効果がある。このため、コンタクト抵抗を犠牲にすることなく、占有面積の縮小化、寄生容量(接合容量)の低減、および寄生抵抗の低減が可能となり、非常に大きな相互コンダクタンスを得ることができるとともに、充電にようする容量が小さくなり、本発明を用いて設計した回路のスピードが向上する効果がある。
【0066】
本発明では、上述したように電流の流れ道に占める抵抗の高い領域の割合が非常に少なく、通常の半導体装置と比較し、ソース・ドレイン領域の寄生抵抗が減少する。さらに、チャネル領域近傍のソース・ドレイン領域から、コンタクトに近づく程電流の流れる経路が広がり、非常に寄生抵抗が小さくなる。これらの効果により、素子の電流駆動能力が増加し、相互コンダクタンスが向上する。
【図面の簡単な説明】
【0067】
【図1】本発明の基本原理を適用した半導体装置10を、ゲート電極104の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図2】上記半導体装置10を、ゲート電極104の長手方向に対して、垂直に切断した垂直断面における、電流の流れを示した図である。
【図3】半導体装置10の寄生抵抗を模式的に示す図である。
【図4】従来の半導体装置10の寄生抵抗を模式的に示す図である。
【図5】第1の実施形態における半導体装置20を、ゲート電極204の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図6】第1の実施形態における半導体装置30を、ゲート電極204の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図7】ある工程における、実施の形態2によって製造される半導体装置を示す図である。
【図8A】半導体装置20を製造する工程を示す図である。
【図8B】半導体装置20を製造する工程を示す図である。
【図8C】半導体装置20を製造する工程を示す図である。
【図8D】半導体装置20を製造する工程を示す図である。
【図8E】半導体装置20を製造する工程を示す図である。
【図8F】半導体装置20を製造する工程を示す図である。
【図8G】半導体装置20を製造する工程を示す図である。
【図9】ある半導体装置を、ゲート電極の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図10】ゲート電極304の周囲にゲート電極側壁絶縁膜305を介して、多結晶シリコン膜308が残っていることを示す図である。
【図11】分離されたソース・ドレイン領域を示す図である。
【図12】不純物が注入されたソース・ドレイン領域となる多結晶シリコン膜から、不純物が拡散する方向を示す図である。
【図13】好ましい熱拡散が行われた場合の不純物拡散層を示す図である。
【図14】オフセットが生じた場合の不純物拡散層を示す図である。
【図15】ゲート電極と活性領域とコンタクト孔の関係を示す図である。
【図16】ある実施形態により製造される半導体基板を上からみた図である。
【図17A】半導体装置を製造する工程を示す図である。
【図17B】半導体装置を製造する工程を示す図である。
【図17C】半導体装置を製造する工程を示す図である。
【図17D】半導体装置を製造する工程を示す図である。
【図17E】半導体装置を製造する工程を示す図である。
【図17F】半導体装置を製造する工程を示す図である。
【図17G】半導体装置を製造する工程を示す図である。
【図18】第4の実施形態における半導体装置を、ゲート電極507の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図19A】ゲート電極とそれに隣接するゲート電極の間隔が、サイドウォールdの2倍より短い場合における半導体装置を、ゲート電極の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図19B】第5の実施形態の等価回路を示す図である。
【図20】第5の実施形態における半導体装置を、ゲート電極507の長手方向に対して、垂直に切断した垂直断面を示す図である。
【図21】ダミーのゲート電極が設けられていることを示す図である。
【図22A】半導体装置を製造する工程を示す図である。
【図22B】半導体装置を製造する工程を示す図である。
【図22C】半導体装置を製造する工程を示す図である。
【図23】Nチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、燐イオンを、50KeVの注入エネルギーで、5E15/cm2注入し、熱処理条件として、各々、800℃窒素雰囲気中120分、850℃窒素雰囲気中30分、900℃室素雰囲気中10分、850℃酸素雰囲気中30分を行った例を示す図である。
【図24】Nチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、燐イオンを、50KeVの注入エネルギーで、各々、5E15/cm2、及び、1E16/cm2注入した後、急速加熱処理、1050℃窒素雰囲気中10秒を行った例を示す図である。
【図25】Pチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、ボロンイオンを、15KeVの注入エネルギーで、5E15/cm2注入し、熱処理条件として、各々、800℃窒素雰囲気中120分、850℃窒素雰囲気中30分、900℃窒素雰囲気中10分、850℃酸素雰囲気中30分を行った例を示す図である。
【図26】Pチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、ボロンイオンを、15KeVの注入エネルギーで、各々、5E15/cm2、及び、1E16/cm2注入した後、急速加熱処理、1050℃窒素雰囲気中10秒を行った例を示す図である。
【発明を実施するための形態】
【0068】
以下に、本発明の基本原理について、図1〜図3を用いて説明する。
【0069】
図1は、本発明の基本原理を適用した半導体装置10を、ゲート電極104の長手方向に対して、垂直に切断した垂直断面を示す図である。
【0070】
半導体装置10は、素子分離領域101と活性領域102とに大別された半導体基板100において、活性領域102上に形成されたMIS型半導体素子である。半導体装置10は、素子分離領域101、活性領域102、ゲート酸化膜103、ゲート電極104、ゲート電極側壁絶縁膜105、およびソース・ドレイン領域106を備えている。
【0071】
ソース・ドレイン領域106はゲート電極側壁絶縁膜105に隣接し、そのほとんどがゲート絶縁膜103と活性領域102の界面である活性領域表面A−A’よりも上方にも位置する。
【0072】
具体的には、ソース・ドレイン領域106の形状は、ゲート電極106の長手方向に対して、垂直に切断したときの垂直断面における、半導体基板の活性領域表面A−A’からソース・ドレイン領域106の表面までの距離hが、素子分離領域101からゲート電極104に向かうにしたがって増加する形状である。また、ゲート電極104の長手方向に対する垂直方向に関して、ゲート電極104の側面とソース・ドレイン領域106の端(B−B’)の間に、活性領域102と素子分離領域101との境界(C−C’)が存在する。
【0073】
言い換えると、活性化領域102と電気的に絶縁された、ゲート電極104、およびソース・ドレイン領域106の3つの領域が、素子分離領域101と活性化領域102との間に段差が生じないように、素子分離領域101および活性化領域102を覆う。
【0074】
このため、半導体装置を製造する際に問題となる、ゲートの垂直段差による、歩留まりの低下が抑制される。たとえば、半導体装置10では、層間絶縁膜の平坦化が容易に行われる。また、素子分離領域101と活性領域102との段差がソース・ドレイン領域106によって覆われるため、段差部による光の反射がなくなり、リソグラフィーが容易となる。
【0075】
活性領域表面A−A’からソース・ドレイン領域106の表面(露出面)までの高さは、ゲート電極104に近いものほど高い。このため、イオン注入法により、ソース・ドレイン領域106に不純物ドーピングを行うと、活性領域表面A−A’からソース・ドレイン領域106の深さh’は、ゲート電極104に近いものほど浅い。その結果、微細化した際の短チャネル効果を効果的に抑制することができる。なお、正確には深さh’は、活性領域表面A−A’から、半導体基板100(一般的な通常CMOSの場合、ソース・ドレイン領域106と逆導電型のウェル領域)とソース・ドレイン領域106の接合までの深さを意味する。
【0076】
図2は、上記半導体装置10を、ゲート電極104の長手方向に対して、垂直に切断した垂直断面における、電流の流れを示した図である。
【0077】
図2に示すように、ソース・ドレイン領域106の表面と上部配線を接続するためのコンタクト孔107の一部は、ソース・ドレイン領域106の表面に位置する。なお、図2では、コンタクト孔107の外形しか示されていないが、コンタクト孔107は、上部配線の一部などで満たされているものとする。
【0078】
半導体装置10では、ソース・ドレイン領域106の表面積は、活性領域表面A−A’におけるソース・ドレイン領域106の占有面積よりも大きい。このため、半導体装置10は、従来の半導体装置に比べて、ソース・ドレイン領域106と上部配線とのコンタクト抵抗を下げることができる。言い換えると、コンタクト孔107の径が同じであったとしても、半導体装置10では、ソース・ドレイン領域106と上部配線とのコンタクト抵抗を下げることができる。
【0079】
なお、半導体装置10のコンタクト抵抗が、従来の半導体装置のものに比べて同じであるならば、半導体装置10の占有面積、特にソース・ドレイン領域106の占有面積を従来の半導体装置のものに比べて小さくすることが可能である。つまり、ソース・ドレイン領域106と半導体基板100との接合面積を、コンタクト抵抗を犠牲にすることなく小さくすることが可能となり、半導体装置10では、接合容量を効果的に低減することが可能となる。
【0080】
従って、半導体装置10では、コンタクト抵抗を犠牲にすることなく、占有面積の縮小化、寄生容量(接合容量)の低減、および寄生抵抗の低減が可能となり、非常に大きな相互コンダクタンスを得ることができる。
【0081】
以下に、半導体装置10の電流の流れを説明する。なお、コンタクト孔107には、上部配線と素子のソース・ドレイン領域106を接続するために、金属が埋め込まれているものとする。
【0082】
本発明の基本原理を適用した半導体装置では電流の流れ道に占める抵抗の高い領域Dの割合が非常に少なく、従来の半導体装置に比べて、ソース・ドレイン領域106の寄生抵抗が減少する。さらに、チャネル領域110近傍のソース・ドレイン領域106からコンタクトに近づく程、電流が流れる経路が広がり、このことからも、寄生抵抗が非常に小さくなる。これらのことから、半導体装置10の電流駆動能力が増加し、相互コンダクタンスが向上する。
【0083】
図3は、半導体装置10の寄生抵抗を模式的に示す図であり、図4は、従来の半導体装置10の寄生抵抗を模式的に示す図である。ここで、Rcontはコンタクト抵抗を示し、Rsdはソース・ドレイン抵抗を示し、Rejは張り出し接合の広がり抵抗を示している。
【0084】
半導体装置10は、従来の半導体装置と比べて、コンタクトがソース・ドレイン領域106と接触する面の位置からチャネルの位置までの距離が非常に近い。このため、半導体装置10のソース・ドレイン抵抗は、従来の半導体装置のソース・ドレイン抵抗に比べて低くなる。
【0085】
以下、本発明の実施形態について説明する。
(実施形態1)
まず、本発明の実施形態1における半導体装置を、図5を用いて説明する。
【0086】
図5は、第1の実施形態における半導体装置20をゲート電極204の長手方向に対して垂直に切断した垂直断面を示す図である。
【0087】
半導体装置20は、素子分離領域201、活性領域202、ゲート酸化膜203、ゲート電極204、ゲート電極側壁絶縁膜205、ソース・ドレイン領域206、およびコンタクト孔207を備えている。ゲート電極204の長手方向に対して、垂直に切断した垂直断面において、ソース・ドレイン領域206の表面は曲線形状である。このため、半導体装置10および20のソース・ドレイン領域の占有面が同じであったとしても、半導体装置20は、半導体装置10に比べて、表面積を大きくできる。このため、半導体装置20は、半導体装置10より、コンタクトが接触する面積を増大させることが可能となる。
【0088】
なお、半導体装置20の製造方法については、実施形態2および実施形態3にて後述する。
【0089】
また、実施形態2および実施形態3にて後述するように、多結晶シリコンがエッチングバックされ、チャネル領域よりも上方に積み上がったソース・ドレイン領域206が形成されると、多結晶シリコン膜のグレインにより、図6に示すように、凹凸を有するソース・ドレイン領域206’が形成される。このような、凹凸を有するソース・ドレイン領域206’では、さらに、ソース・ドレイン領域206’の表面積が大きくなる。
【0090】
(実施形態2)
以下に、実施形態2における半導体装置を製造する方法を、図7および図8A〜図8Gを用いて説明する。
【0091】
図7は、ある工程における、実施形態2によって製造される半導体装置を示す図である。図7の半導体装置は、半導体基板301、素子分離領域302、ゲート酸化膜303、ゲート電極304、ゲート電極側壁絶縁膜305、シリコン酸化膜306、およびソース・ドレイン領域となる多結晶シリコン膜308を備えている。なお、本実施形態では、自己整合的にシリサイド膜をゲート電極、ソース領域、およびドレイン領域に形成するサリサイド工程を採用したプロセスで、本発明を実施している。
【0092】
図7の半導体装置の最小加工寸法をFとする。ゲート電極長は最小加工寸法で加工される。ゲート電極304から素子分離領域302までの距離aは、a>b+cが成り立つように、デザインされる。本実施形態では、ゲート電極側壁絶縁膜305の厚みをbとし、素子分離領域302に対してゲート電極304をアライメントするときの位置合わせマージンをcとする。一般的には、マージンcは、c=F/3により求められる。
【0093】
a−(b+c)にトランジスタのゲート幅を掛けた値が半導体基板面におけるソース・ドレイン領域の占有面積に相当する。基本的に、a−(b+c)の幅は、積み上げ領域からドナーもしくはアクセプタとなる不純物が拡散できる程度あれば、接合容量を小さくする観点からは、寄生抵抗の著しい増大を招かない範囲で小さいほどよい。
【0094】
具体的に、図7の半導体装置は、F=0.24μmルールによって設計され、a、b、およびcの値は、a=0.16μm、b=0.05μm、c=±0.08μmとする。
【0095】
図8A〜図8Gは、半導体装置を製造する工程を示している。
【0096】
周知の方法によって、半導体基板301、もしくは、半導体基板301に設けられたウェル領域に素子分離領域302、ゲート酸化膜303、ゲート電極304、ゲート電極側壁絶縁膜305が形成される(図8A)。ここで、多結晶シリコン膜であるゲート電極304の上には、シリコン酸化膜306が形成されている。また、ゲート電極側壁絶縁膜305はシリコン酸化膜およびシリコン窒化膜で形成される。なお、ゲート電極側壁絶縁膜305は、1層であってもよい。
【0097】
図8Bに示すように、多結晶シリコン膜307が化学的気相成長法(CVD法)により堆積される。なお、多結晶シリコン膜307を堆積する場合、半導体基板301の活性領域表面と、堆積した多結晶シリコン膜307の界面に自然酸化膜を極力排除する方法で多結晶シリコン膜307を被着することが重要となる。なぜなら、多結晶シリコン膜にドナーまたはアクセプタとなる不純物が導入され、その後、多結晶シリコン膜の不純物が熱拡散により半導体基板にそれらの不純物が拡散するが、半導体基板301の活性領域表面と多結晶シリコン膜307との界面に酸化膜が形成されていると、酸化膜が拡散バリアとなり、均一な不純物拡散が阻害され(つまり、ソース、ドレイン接合深さが不均一になる)、トランジスタ特性がばらつく。
【0098】
活性領域表面と多結晶シリコン膜307との界面の自然酸化膜を極力排除するために、以下に示す方法により、図8Aの半導体装置に多結晶シリコン膜307が堆積させられてもよい。
【0099】
本実施形態では、予備排気室と露点が常に−100℃に保たれた窒素パージ室と、堆積炉を備えた低圧CVD(LPCVD)装置により、半導体基板の活性領域表面と、堆積すべき多結晶シリコン膜の界面に自然酸化膜を成長させることなく多結晶シリコン膜を堆積させることが可能である。
【0100】
具体的には、多結晶シリコン膜が堆積される直前に、図8Aの半導体基板がフッ酸系の溶液で洗浄され、自然酸化膜が一旦除去された後、その半導体基板が予備真空排気室に搬送される。ここでは、搬送時の大気雰囲気を一旦真空排気した後、その半導体基板が窒素雰囲気に置換し、露点が常に−100℃に保たれた窒素パージ室に搬送される。
【0101】
窒素パージ室の役割は、ウェハ表面に吸着された水分子を窒素パージにより、完全に除去することにある。真空中では、ウェハ表面に吸着された水分子は除去することが不可能であるが、窒素パージによって完全に除去できることが我々の実験から明らかになった。
【0102】
なお、通常のLPCVD装置では、このような除去できていない水分子をウェハ表面に吸着させたまま堆積炉へと搬送される。通常の多結晶シリコン膜の堆積は、550℃から700℃程度の温度で行うが、このため、高温堆積炉にウェハを搬送する際に吸着水分子の酸素成分がシリコンウェハと反応し、多結晶シリコン膜が堆積する前に、シリコンウェハ表面に自然酸化膜が形成される。これにより、半導体基板の活性領域表面と、堆積した多結晶シリコン膜の界面に自然酸化膜が形成される。しかし、本実施形態のLPCVD装置では、上述したように露点が常に−100℃に保たれた窒素パージ室にて完全に吸着水分子を除去した後、半導体基板が堆積炉へ搬送するため、自然酸化膜を形成することなく多結晶シリコン膜を堆積することが可能である。
【0103】
次に、多結晶シリコン膜307に対して、次の工程で異方性エッチングバックが行われる。図8Cに示すように、多結晶シリコン膜308がゲート電極側壁絶縁膜305のサイドにサイドウォール状に残る。
【0104】
異方性エッチングバックが行われる、サイドウォールの端が、素子分離領域302に重なるように加工する必要がある。
【0105】
図9に示すように、たとえば、距離aが、サイドウォールの幅dより長い場合、異方性エッチングバックによって、シリコン基板301が掘られる。このことにより、シリコン基板301がダメージを受け、接合リーク電流が増大し、かつ、接合が深くなるため、短チャネル効果が悪化する。
【0106】
サイドウォールの幅dは、ゲート電極の段差(ゲート多結晶シリコン膜304上のシリコン酸化膜306まで含んだ高さ)と、多結晶シリコン膜307の堆積膜厚で決まる。つまり、サイドウォールの幅dは、条件d>a+cを満たす必要がある。本実施形態では、aが0.16μmであり、ゲート電極304と素子分離領域302の位置合わせずれcが±0.08μmであるとし、サイドウォールの幅dが0.3μmであるとしている。さらに、ゲート電極304の段差を300nm〜400nmとし、多結晶シリコン膜307の堆積膜厚を400nm〜500nmとしている。
【0107】
上述した数値は、F=0.24μmルールにおける一例であり、他の数値であっても、本発明を実施することは可能である。ただし、条件a>b+c、および条件d>a+cを満たすように各値が決定されなければならない。
【0108】
さらに、ソース・ドレイン領域と、ゲートの側壁容量を小さくするためには、d>a+cが可能となる範囲でゲート電極の段差を小さくする必要がある。
【0109】
上述したように、多結晶シリコン膜307がエッチングバックされる。エッチングバックは、ヘリコン型RIE装置によって、塩素と酸素の混合ガスで0.3paの圧力のもとで行われる。その際、終点検出装置(EPD)を用い多結晶シリコン膜307が10%〜30%オーバーエッチされるようにする。
【0110】
エッチングバックを行っただけでは、図10に示すように、ゲート電極304の周囲にゲート電極側壁絶縁膜305を介して、多結晶シリコン膜308が残る。多結晶シリコン膜308を積み上がったソース・ドレイン領域として利用するためには、図11に示すように、ソース・ドレイン領域を分離する必要がある。
【0111】
本実施形態では、分離する領域以外をレジストマスクで覆い、ドライエッチングが行われ、ソース・ドレイン領域が分離される。
【0112】
なお、ゲート電極側壁が基板面に対して垂直でない際にも、ソース・ドレイン領域の分離を確実にするため、若干サイドエッチングが入るように、エッチングが行われる。ゲート部の上部がその下部より大きい場合、ゲート部がマスクとなり、ゲート電極の周りに位置し、本来除去されるはずの多結晶シリコン膜308が十分に除去されない場合があるからである。サイドエッチングが入るエッチングは、ヘリコン型RIE装置によって、臭化水素と酸素の混合ガスを0.4paの圧力のもとで行う。
【0113】
ゲート電極となる多結晶シリコン膜304上部のシリコン酸化膜306がエッチング除去された後、ソース・ドレイン領域形成のために不純物イオン注入が行われる。本実施形態では、図8Dに示すように、ゲート電極304’と、ソース・ドレイン領域308’のドーピングが同時に行われる。
【0114】
以下に、本実施形態におけるイオン注入の条件の一例を説明する。
【0115】
ゲート多結晶シリコン膜の膜厚fを200nmから250nmとし、積み上げ領域におけるゲート電極近傍の最大高さgを200nmから300nmとする。nチャネルトランジスタに関するイオン注入では、燐イオンが20keVから80kev程度のエネルギーで1×1015〜1×1016/cm2程度のドーズ量で注入される。Pチャネルトランジスタに関するイオン注入では、ボロンイオンが10keVから40kev程度のエネルギーで1×1015〜1×1016/cm2程度のドーズ量で注入される。
【0116】
イオンの注入に関しては、チャネリングによるゲート酸化膜突き抜け防止および多結晶シリコン膜中の拡散制御のために、シリコンイオンが、5×1014〜5×1015/cm2程度、前もって注入され、アモルファス化されてもよい。この場合、多結晶シリコンのグレインバウンダリがある程度破壊されるので、CMOSを形成する場合、それぞれの不純物イオン種にあったアモルファス条件を選ぶことが必要である。
【0117】
次に、イオン注入後、イオンが注入された半導体基板が、800℃から950℃程度の温度で、10分から120分程度の温度で熱処理される。あるいは、イオンが注入された半導体基板が、950℃から1100℃程度の温度で、10秒から60秒程度の急速加熱処理が行われ、注入された不純物が活性化されると共に、注入された不純物がシリコン基板まで拡散される。熱処理の目安は、ゲート電極に対して、ソース・ドレイン領域がオフセットしない程度まで、不純物を熱拡散させる必要がある。具体的には、ゲート電極側壁絶縁膜の膜厚分、不純物を横方向に拡散させる必要がある。トランジスタの性能(短チャネル効果が起こりにくく、かつ、駆動電流が大きくなる)を向上するためには、接合を極力浅くし、かつ、ゲート電極に対してオフセットしないようにソース・ドレイン領域を形成する必要がある。
【0118】
以下に、不純物の熱拡散について、図12〜14を用いて説明する。
【0119】
図12は、不純物が注入されたソース・ドレイン領域となる多結晶シリコン膜から、不純物が拡散する方向を示す図である。不純物は、下方向だけでなく、横方向にも拡散する。つまり、ポイントAの点から紙面の左方向にも、不純物が拡散する。
【0120】
不純物を熱拡散させる場合、図13に示すように、横方向にオフセットが生じない程度、不純物を拡散させることが好ましい。具体的には、ゲート電極側壁絶縁膜厚に対して、接合深さが0.8程度から、もっとも深い領域つまり、素子分離領域近辺でも2倍程度にすることが望ましい。図14は、オフセットが生じた場合の不純物拡散層を示す図である。オフセットが生じると、その素子の駆動電流が著しく低下する。
【0121】
以下に、オフセットを生じさせない、あるいはオフセットを小さくするための、条件の一例を説明する。
【0122】
横方向にオフセットが生じない程度、不純物を拡散させる場合、下方向の拡散深さが一義的に決まるため、トランジスタの性能を向上させるためには、ゲート電極側壁容量の増大が全体の負荷容量の著しい増大を招かない範囲で、極力ゲート電極側壁絶縁膜を薄く形成する必要がある。本実施形態では、上述したように0.05μmで形成している。
【0123】
本実施形態における、具体的な、短チャネル効果と熱処理の関係のデータを、図23から図26を用いて説明する。
【0124】
図23は、Nチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、燐イオンを、50KeVの注入エネルギーで、5E15/cm2注入し、熱処理条件として、各々、800℃窒素雰囲気中120分、850℃窒素雰囲気中30分、900℃室素雰囲気中10分、850℃酸素雰囲気中30分を行った例である。
【0125】
図24は、Nチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、燐イオンを、50KeVの注入エネルギーで、各々、5E15/cm2、及び、1E16/cm2注入した後、急速加熱処理、1050℃窒素雰囲気中10秒を行った例である。
【0126】
図25は、Pチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、ボロンイオンを、15KeVの注入エネルギーで、5E15/cm2注入し、熱処理条件として、各々、800℃窒素雰囲気中120分、850℃窒素雰囲気中30分、900℃窒素雰囲気中10分、850℃酸素雰囲気中30分を行った例である。
【0127】
図26は、Pチャネルトランジスタに関し、ソース・ドレイン領域を形成するための不純物として、ボロンイオンを、15KeVの注入エネルギーで、各々、5E15/cm2、及び、1E16/cm2注入した後、急速加熱処理、1050℃窒素雰囲気中10秒を行った例である。
【0128】
本結果では、ゲート電極側壁絶縁膜が0.05μm、ゲート長0.24μm近辺のトランジスタに関して、nチャネル型トランジスタにおいて、燐イオンを、50KeVの注入エネルギーで、5E15/cm2注入した場合、熱処理条件として、850℃窒素雰囲気中もしくは、酸素雰囲気中30分から、900℃窒素雰囲気中10分で最適となった。図23において、800℃窒素雰囲気中120分の熱処理では、不十分であり、オフセットトランジスタとなってよくないことが、図23よりわかる。また、ドーズ量を、5E15/cm2から、1E16/cm2に増加させた場合、高濃度不純物による、増速拡散の影響により、図24に示すように、1050℃窒素雰囲気中10秒で良好な結果が得られた。1050℃窒素雰囲気中10秒の条件では、ドーズ量が5E15/cm2では、拡散が不十分であり、オフセットトランジスタとなっていることが判る。
【0129】
Pチャネル型トランジスタにおいて、ボロンイオンを、15KeVの注入エネルギーで、5E15/cm2注入した場合、熱処理条件として、850℃窒素雰囲気中30分から、900℃窒素雰囲気中10分で最適となった。図25において、800℃窒素雰囲気中120分の熱処理および、850℃酸素雰囲気中30分では、不十分であり、オフセットトランジスタとなっていることが、図25よりわかる。また、ドーズ量を、5E15/cm2から、1E16/cm2に増加させた場合でも、図26に示すように、ボロンイオンに関しては、まだ、拡散が不十分であり、オフセットトランジスタとなっていることが判る。
【0130】
上述した結果から、ゲート電極側壁絶縁膜が0.05μmにおいては、nチャネル型トランジスタおよび、Pチャネル型トランジスタの不純物拡散を一度の熱処理で行う場合、熱処理条件として、850℃窒素雰囲気中30分程度から、900℃窒素雰囲気中10分程度で最適となることを見いだした。
【0131】
本実施形態では、F=0.24μmルールにおいて、我々の実現できる範囲でa>b+c、d>a+cを満たすように各値を設計した結果、上記条件を定めたものであり、この条件に限るものではない。たとえば、より微細なF=0.1μmルール等では、当然a、b、c、dの値は、変わるものであり、また、同じF=0.24μmルールでも、a>b+c、d>a+cを満たせば、a、b、c、dの値を変えてもよい。この意味で、ゲート多結晶シリコン膜の膜厚f、ゲート電極近傍の最大高さgは、a、b、c、およびdの値に従って、変わるものであり、本実施形態の値にとらわれるものではない。a、b、c、d、f、およびgの値によって、イオン注入種、注入エネルギー、ドーズ量、熱処理条件は、それぞれのa、b、c、d、f、およびgの値に従った最適条件がある。イオン注入と熱処理条件で注意が必要なのは、本実施形態では、ゲート電極へのドーピングとソース・ドレイン領域の形成を同時注入にて行っているため、ゲート電極のゲート絶縁膜近傍での空乏化、および不純物のチャネル領域への突き抜けを防止するような条件(当然ゲート多結晶シリコン膜の膜厚fに左右される)を満たした上で、上述したトランジスタの性能(短チャネル効果が起こりにくく、かつ、駆動電流が大きくなる)を向上させる条件を設定することである。このようにそれぞれのパラメータが絡み合っているため、最適条件を求めることは非常に困難なように思えるが、積み上げ層の拡散係数をシリコン基板(単結晶シリコン)中の拡散係数に対して大きく設定することにより、プロセス条件のマージンを非常に大きくすることに本発明では成功している。つまり、駆動電流を増大し、短チャネル効果を抑制し、かつ素子の占有面積が加工可能な範囲で最小となるように、まず、a、b、c、およびdの値を設定すれば、fの値、gの値、イオン注入、および熱処理等のプロセス条件は、マージンを持って設定することが可能となる。
【0132】
以下に、本実施形態が、積み上げ拡散層がエピタキシャルシリコン膜によって形成される方法より優位であることを説明する。
【0133】
上述したように、本実施形態の構造、および従来構造の積み上げ拡散層をエピタキシャルシリコン膜で形成した構造のような、積み上げ層から不純物を固層拡散させ、浅いソース、ドレイン接合を形成するような構造では、ゲート電極の高さ、積み上げ領域の高さ、ゲート電極側壁絶縁膜の厚さ等によって、イオン注入、熱処理条件等が変わってくる。ここで、積み上げ層を多結晶シリコン膜で形成した本実施形態では、シリコン単結晶と比較し、不純物の拡散係数を10倍〜100倍程度に大きくすることが可能となる(拡散係数は、多結晶シリコン膜のグレインサイズにより、グレインサイズが小さいほど大きくなる)。つまり、イオン注入、熱処理条件に対するマージンが大きくとれる。しかし、積み上げ層をエピタキシャルシリコン膜で形成した従来例では、ゲート多結晶シリコン膜と、積み上げ層との拡散係数が大きく異なり、上記ゲート電極のゲート絶縁膜近傍での空乏化、および不純物のチャネル領域への突き抜けを防止するような条件を満たした上で、上記トランジスタの性能(短チャネル効果が起こりにくく、かつ、駆動電流が大きくなる)を向上させる条件を設定することは事実上不可能となる。つまり、ゲー卜多結晶シリコン膜中の不純物の拡散は、積み上げ層および半導体単結晶基板中の拡散と比較して非常に拡散しやすいため、トランジスタがオフセットしないような条件で拡散させれば、ゲート酸化膜に対してボロンが突き抜け、ボロンが突き抜けないような条件で拡散させれば、オフセットトランジスタとなるためである。
【0134】
また、ゲート電極への同時ドーピングを行わないような場合においても、多結晶シリコン膜から熱拡散により単結晶シリコン(半導体基板)中に不純物を拡散させ、ソース・ドレイン領域を形成する方法では、拡散係数の違いから半導体基板の活性領域表面と、堆積した多結晶シリコン膜の界面までは一瞬で不純物が拡散し、界面からシリコン基板中への拡散は、拡散係数が小さいため拡散が遅く、このため、積み上げ層の高さのばらつき、不純物イオン注入時の注入飛程(Rp)のばらつき等を緩和し、ソース、ドレイン接合深さを均一に形成できる効果がある。活性領域に単結晶エピタキシャルシリコン膜を成長させた場合、積み上げられた単結晶エピタキシャルシリコン中の不純物の拡散係数と、半導体基板中の拡散係数がほぼ同一であるため、積み上げ層の高さのばらつき、不純物イオン注入時のRpのばらつきがそのままソース・ドレインの接合深さのばらつきに反映され、トランジスタ特性がばらつく結果となる。
【0135】
なお、ゲート電極への同時ドーピングを行わないような場合には、たとえば、後述する実施形態3や、燐拡散により、すべてのゲートに同じ導電型の不純物をドーピングする等の方法がある。ただし、この場合、pチャネルトランジスタは、埋め込みチャネル型トランジスタとなる。
【0136】
また、本発明では活性領域に直接イオン注入しないので活性領域にダメージが入りにくいというメリットがある。
【0137】
図8Eに示すように、周知のサリサイド工程により、ソース、ドレイン、ゲート電極上部に高融点金属シリサイド膜309が選択的に形成される。本実施形態では、高融点金属膜として、チタンである金属が使用されるが、高融点金属膜はチタンである金属に限られない。たとえば、他の高融点金属として、コバルト、ニッケル、白金、等が用いられてもよい。本実施形態では、ソース電極、ドレイン電極、およびゲート電極の上部すべてがサリサイド化される。
【0138】
図8Fに示すように、周知の方法で層間絶縁膜310が形成される。
【0139】
次に、図8Gに示すように、コンタクト孔311が層間絶縁膜310の所望の位置にあけられ、その後、上部配線312が形成される。本実施形態では、図8Gに示すように、コンタクト孔311は、一部がソース・ドレイン領域にかかっていればよく、このような構造により、飛躍的に素子の占有面積を縮小することが可能である。
【0140】
本実施形態では、占有面積に比べて表面積が大きいソース・ドレイン領域を、チャネル領域よりも上方に積み上げるように形成するため、コンタクト孔311の一部がソース・ドレイン領域に掛かっているだけでも接触面積を大きく取ることが可能となり、ソース・ドレイン領域の接合占有面積を縮小しながら、コンタクト抵抗の増加を防ぐことができる。
【0141】
図15は、従来の半導体基板を上からみた図である。図15のトランジスタ素子のゲート長はLであり(一般的に、ゲート長Lは、最小加工寸法Fとなる)、ゲート幅をWとすると、従来、ゲート電極と素子分離領域の間マージンは、2.5L〜3L程度必要であった。そのマージンは、コンタクト開口径の幅oと、コンタクトとゲート電極がショートしないためのアライメントマージンpと、コンタクトが素子分離領域に接しないためのアライメントマージンqを合計した幅である。図15の活性領域の占有面積は、(2.5L×2+L〜3L×2+L)×W、つまり6LW〜7LWとなる。
【0142】
図16は、本実施形態により製造される半導体基板を上からみた図である。図16のゲート電極と素子分離領域の間のマージンは、上述したように2/3L(具体的には、F=0.24μmに対して、a=0.16μm)程度でよい。本実施形態の活性領域の占有面積は(2/3L×2+L)×W、つまり7/3LWとなる。本実施形態の活性領域の占有面積は、図15の活性領域の占有面積に比べて、素子1つあたり7/18〜1/3程度低く、本実施形態では活性領域を縮小することができる。
【0143】
また、本実施形態では、従来の半導体素子に比べて、接合寄生容量を、4/15〜2/9程度に小さくすることができる。ただし、LSI全体としては、配線ピッチや、コンタクトピッチ等の制約を受けるため、本実施形態によって製造された実際のLSIのチップ面積が7/18〜1/3程度になるものではない。
【0144】
(実施形態3)
以下に、実施形態3における半導体装置を製造する方法を説明する。
【0145】
図17A〜図17Gは、半導体装置を製造する工程を示している。本実施形態では、ゲート電極が高融点金属や多結晶シリコン膜などにより形成されている。
【0146】
図17Aに示すように、周知の方法で、半導体基板401あるいは半導体基板に設けられたウェル領域に、素子分離領域402、ゲート酸化膜403、ゲート電極404、およびゲート電極側壁絶縁膜405が形成される。ここで、ゲート電極404は、多結晶シリコン膜4041およびタングステン膜4043が窒化チタン膜4042を挟む3層構造にて形成される。
【0147】
窒化チタン膜4042は、多結晶シリコン膜4041とタングステンである金属4043が後の熱処理により反応しないようにするために使用される。多結晶シリコン膜4041とタングステンである金属4043が反応すると、タングステンシリサイド膜が形成され、ゲート電極404の抵抗が高くなる。
【0148】
ゲート電極404の多結晶シリコン膜4041には、Pチャネルトランジスタにはボロンイオンがあらかじめドーピングされ、nチャネルトランジスタには燐イオンがあらかじめドーピングされている。
【0149】
ゲート電極404の上には、シリコン酸化膜もしくはシリコン窒化膜よりなる絶縁膜406が形成される。ゲート電極404のサイドに形成されるゲート電極側壁絶縁膜405は、シリコン酸化膜とシリコン窒化膜の2層膜からなる。
【0150】
なお、本実施形態では、F=0.18μmルールが用いられ、a、b、c、およびdの値を、a=0.12μm、b=0.03μm、c=±0.06μm、d=0.25μmとする。ここで、aはゲート電極404から素子分離領域402までの距離を意味し、bはゲート電極側壁絶縁膜405の厚みを意味し、cは素子分離領域402に対してゲート電極404をアライメントするときの位置合わせマージンを意味し、dはサイドウォールの幅を意味する(図17C)。a〜dが上述したような値を取ると、ゲート電極およびその上の絶縁膜を含めたトータルの段差は200〜300nm程度となる。
【0151】
実施形態2と同様に、多結晶シリコン膜407が化学的気相成長法(CVD法)により堆積される(図17B)。本実施形態では、多結晶シリコン膜407が300〜400nm程度堆積されるものとする。
【0152】
多結晶シリコン膜407がエッチングバックされる(図17C)。エッチングバックの条件は、実施形態2と同様である。また、エッチングバックを行っただけでは、ゲート電極の周囲にゲート電極側壁絶縁膜405を介して、多結晶シリコン膜408が形成される。このため、多結晶シリコン膜408を積み上がったソース・ドレイン領域として利用するため、ソース・ドレイン領域を分離する必要がある。本実施形態では、ゲート電極側壁が基板面に対して垂直でない場合であっても、ソース領域とドレイン領域との分離を確実にするため、実施形態3と同様、若干サイドエッチングが入る条件でエッチングが行われる。
【0153】
図17Dに示すように、ソース・ドレイン領域を形成するために、不純物イオン注入が行われる。本実施形態では、実施形態2とは異なり、ソース・ドレイン領域となる領域へのドーピングのみを行うことにより、ソース・ドレイン領域が形成される。なお、注入条件および熱処理条件等は、実施形態2と同じである。
【0154】
図17Eに示すように、周知のサリサイド工程によって、ソース・ドレイン領域の上部に高融点金属シリサイド膜409が選択的に形成される。本実施形態では、高融点金属膜としてチタン金属が使用される。高融点金属膜の材料はチタン金属に限られず、コバルト、ニッケル、または白金等でもよい。
【0155】
本実施形態では、ゲート電極が金属シリサイド膜より低抵抗のタングステン金属で形成されており、ゲート電極上部にはシリコン酸化膜もしくは、シリコン窒化膜が存在するため、ソース・ドレイン領域のみがシリサイド化される。
【0156】
図17Fに示すように、周知の方法で層間絶縁膜410が形成される。
【0157】
図17Gに示すように、コンタクト孔411が層間絶縁膜410の所望の位置にあけられ、上部配線412が層間絶縁膜410上および/またはコンタクト孔411の中に形成される。本実施形態では、図17Gに示すように、コンタクト孔の一部が、ソース・ドレイン領域にかかっていればよく、このような構造により、飛躍的に素子の占有面積を縮小することが可能である。
【0158】
本実施形態では、ゲート電極404の上部に絶縁膜406が存在するため、ゲート電極404にコンタクト孔がかかっても、ソース・ドレイン領域とゲート電極がコンタクト孔の中の導体を介して短絡するようなことはない。本実施形態では、実施形態2に比べて、コンタクト孔を形成する位置の自由度が増す。
【0159】
このため、コンタクト孔と、ゲート電極間にショートを防ぐためのマージン(アライメントマージンを含む)を設ける必要がなくなる。具体的には、層間絶縁膜410の材料と、ゲート電極404の上部の絶縁膜406との材料を変えることにより、コンタクト孔を開口するためにエッチングをする際、層間絶縁膜410の材料とゲート電極の上部の絶縁膜406の材料間で選択比がとれるようなエッチングで層間絶縁膜がエッチングされればよい。
【0160】
たとえば、ゲート電極404の上部の絶縁膜406がシリコン窒化膜であり、層間絶縁膜410がボロンと燐を含むシリケートガラス等である場合、コンタクトエッチングがフロロカーボン系のガスを用いて行われることにより、シリコン窒化膜とボロンと燐を含むシリケートガラス膜のエッチング選択比を1:10〜100以上にすることが可能となる。その条件によりコンタクトを開口するためのエッチングを行えば、ゲート電極404が露出しないようにすることができる。
【0161】
上記選択比を持たせたコンタクトエッチングは、素子分離領域と層間絶縁膜の関係でも成り立つ。
【0162】
たとえば、実施形態2および本実施形態では、素子分離領域に一部コンタクト孔が接しているが、もし、層間絶縁膜を構成する絶縁膜材料と、素子分離領域を構成する絶縁膜材料のコンタクトエッチングに対するエッチングレートに差がなければ、コンタクトエッチング時に素子分離領域に穴があくことになる。この問題を解決するためには、たとえば、少なくとも素子分離領域を構成する絶縁膜の表面が、窒化シリコン膜など、層間絶縁膜に対してエッチング選択比を持つような材料で構成されればよい。
【0163】
実施形態2および本実施形態における多結晶シリコン膜よりなる積み上げ層のグレインサイズは、ソース・ドレイン領域の占有面積と比較し、十分小さいことが望ましい。実施形態3および本実施形態にて上述したように、プロセスマージン(ソース・ドレイン領域を形成するための、不純物イオン注入条件および熱処理条件等のマージン)を大きくし、トランジスタ素子特性をばらつかないようにするためには、シリコン基板に対する多結晶シリコン膜よりなる積み上げ層の拡散係数は、ある程度大きい方がよい(好ましくは、シリコン単結晶中の拡散係数の10倍以上)。
【0164】
多結晶シリコン膜中の不純物の拡散を考えた場合、膜中にグレインバウンダリ(粒界)が多い程、拡散が促進される。つまり、ソース・ドレイン領域の占有面積に対して、十分グレインサイズを小さくする必要がある。F=0.24μmのような比較的大きなルールでさえ、上述したゲート−素子分離マージンは、0.16μm程度であるため、多結晶シリコン膜のグレインサイズは、好ましくは、50nm以下であることが望ましい。また、グレインが柱状結晶であれば、さらによい。グレインが柱状結晶である場合、シリコン基板の下方向への拡散が非常に早くなるためである。
【0165】
上述した実施形態2および本実施形態では、積み上がったソース・ドレイン領域を形成する材料として、多結晶シリコン膜が用いられる。その他の材料として、シリコンゲルマ膜(多結晶)等が用いられてもよい。また、さらに、積み上がったソース・ドレイン領域を形成する材料として、シリコン、シリコンゲルマ(SixGey)膜のアモルファス単層膜、アモルファスと多結晶の2層膜等を用いてもよい。シリコンゲルマが用いられる場合、シリコンが用いられる場合と比較して、不純物の活性化率が向上する。
【0166】
(実施形態4)
以下に、本発明における半導体装置の基板として、SOI(Silicon On Insrator)基板が用いられる場合の一例について図18を用いて説明する。
【0167】
図18は、第4の実施形態における半導体装置を、ゲート電極507の長手方向に対して、垂直に切断した垂直断面を示す図である。
【0168】
図18の半導体装置は、SOI基板501、SOI基板501の上に形成された酸化膜502、活性領域503、ボディー領域504、素子分離領域505、ゲート酸化膜506、ゲート電極507、ゲート電極側壁絶縁膜508、ソース・ドレイン領域509、高融点金属シリサイド膜510、層間絶縁膜511、およびコンタクト孔512を備えている。
【0169】
ソース・ドレイン領域509の表面、つまり、コンタクト孔512があけられ、上部配線(図示されず)に接続される面および/または層間絶縁膜511と接している面は、実施形態1〜3と同じように傾きを有する。また、図18の半導体装置では、チャネル領域よりも積み上がったシリコン(多結晶シリコン膜)がSOI基板501に存在するため、サリサイド工程において、このチャネル領域よりも上方に積み上がったシリコン膜表面が高融点金属と反応してシリサイド膜が形成される。このため、SOI基板501中の酸化膜502までシリサイド膜が達することはない。
【0170】
一方、従来のSOI基板を用いた半導体装置では、ボディー領域を完全空乏化するために、酸化膜上のシリコン膜厚を非常に薄くする傾向にある。しかしながら、シリコン膜厚の薄膜化に伴い、ソース・ドレイン領域の高抵抗化が問題となる。この問題を解決するためには、ソース・ドレイン領域表面をシリサイド化し、高融点金属シリサイド膜を形成する方法が考えられる。しかしながら、シリコン膜厚が薄いため、シリサイド化反応時にシリサイド膜がシリコン膜の下層のシリコン酸化膜まで到達してしまい、トランジスタ特性が悪化する恐れがある。
【0171】
上述したように、本実施形態では、SOI基板501中の酸化膜502までシリサイド膜が達することはないため、シリサイド化によりトランジスタ特性が悪化することがない。
【0172】
(実施形態5)
上述した実施形態1〜実施形態5では、ゲート電極とそれに隣接するゲート電極との間隔と、サイドウォールの幅dとの関係について、特に規定していない。以下に、ゲート電極とそれに隣接するゲート電極の間隔が、サイドウォールの幅dの2倍より短い半導体装置である実施形態6を、図19A、図19B、図20および図21を用いて説明する。
【0173】
図19Aは、ゲート電極とそれに隣接するゲート電極の間隔tが、上述したサイドウォールdの2倍より短い場合(2d>t)における半導体装置を、ゲート電極の長手方向に対して、垂直に切断した垂直断面を示す図である。
【0174】
半導体基板または半導体基板に設けられたウェル領域に素子分離領域が形成される。素子分離領域は、シリコンエッチングに対して耐性のある材料である。次に、ゲート酸化膜、ゲート電極606および607、ゲート電極側壁絶縁膜608が形成される。ただし、ゲート電極606とそれに隣接するゲート電極607の間隔が、ゲート電極側壁絶縁膜608と後に形成されるソース・ドレイン領域609からなるサイドウォールの幅dの2倍より短い。また、ゲート酸化膜、ゲート電極、ゲート側壁絶縁膜という順番で、それぞれの層が形成される。なお、ゲート電極長手方向に対して、垂直方向(ゲート長方向)におけるゲート電極から素子分離領域までの距離をaとする。
【0175】
次に、距離aより厚く、多結晶シリコン膜が化学的気相成長法(CVD法)により堆積される。ゲート電極の上部の多結晶シリコン膜が無くなるまで異方性エッチングが行われる。その多結晶シリコン膜がゲート電極側壁絶縁膜608のサイドにサイドウォール状に残る。ただし、ゲート電極606とそれに隣接するゲート電極607との間には、図19Aに示すように、ソース・ドレイン領域とソース・ドレイン領域が重なった領域が形成される。
【0176】
図19Bは、図19Aの構造のトランジスタの等価回路を示す図であり、トランジスタを直列に接続する場合である。2d>tの条件のもと(つまり、占有面積を縮小したい場合)で、個々のトランジスタを独立させたい場合(つまり、隣接するトランジスタのソース・ドレイン領域を分離させたい場合)、例えば、図20および図21に示すような方法がある。例えば、図20に示すように、エッチングなどで、ソース・ドレイン領域が分離される。なお、ソース・ドレイン領域610を分離するためのエッチングを、図10に示すようなゲート電極側壁絶縁膜の周囲に残る多結晶シリコン膜を除去するエッチングと共に行えば、エッチングする回数が、実施形態2に比べて増えることはない。また、ソース・ドレイン領域を分離するために、図21に示すように、ダミーのゲート電極が設けられてもよい。
【0177】
後の工程は、実施形態2の工程と同じであるため、説明を省略する。
【0178】
なお、上述した実施形態1〜3および5では、半導体装置の基板がバルクシリコン基板であることを前提にしているが、半導体装置の基板がバルクシリコン基板に限られる必要はない。半導体装置の基板として、たとえば、SiC基板や、サファイア基板等の基板材料を用いても、本発明を実施することは可能である。
【0179】
また、本発明の実施形態では、ソース・ドレイン領域表面は、上記ゲート電極長手方向に対して、垂直に切断したときの垂直断面において、曲線形状であるため、ソース・ドレイン領域の占有面積に対し、直線的である場合より効果的に表面積を大きくすることが可能となる効果がある。
【0180】
本発明の実施形態を用いると多結晶シリコンをエッチングバックし、チャネル領域よりも上方に積み上がったソース・ドレイン領域を形成すると、多結晶シリコン膜のグレインにより凹凸ができ、更に表面積を大きくすることが可能となる効果がある。
【0181】
また、本発明を用いれば、トランジスタのチャネル領域に対して、ソース、ドレイン不純物拡散層領域の接合深さを浅く形成することが容易に可能となる。この作用により、効果的に短チャネル効果を防止することが可能となる効果がある。
【0182】
また、エピタキシャル成長技術を用いなくとも、浅接合化を実現することができ、短チャネル効果の抑制ができる。さらに、エピタキシャル成長技術に比べて拡散の制御が容易となり、素子のばらつきが少なくなる効果がある。また、ソース・ドレイン領域を形成後には、活性領域が露出しないため、エッチングや、イオン注入時にダメージが入らないという効果がある。
【0183】
また、本発明の一実施形態によれば、不純物を拡散させ、活性化させる熱処理を行ったさいに、積み上げ層と、半導体基板との界面までは、拡散が非常に早く、半導体基板中の拡散が遅いので、チャネル領域より下の領域に位置するソース・ドレイン領域の深さが、積み上げ領域の高さのばらつきに作用されにくくなり、浅い接合を制御よく形成できる効果がある。
【0184】
また、本発明の一実施形態によれば、多結晶シリコンのグレインサイズは、50nm以下であるためにエッチバックの際の多結晶シリコンのサイドウォールの幅の多結晶シリコンのグレインに起因するばらつきを抑制することができる効果があると共に、拡散の制御が容易となり、素子のばらつきが少なくなる効果がある。
【0185】
また、本構造では、半導体装置の製造時に問題となる、ゲートの垂直段差による、歩留まりの低下が抑制される効果がある。たとえば、層間絶縁膜の平坦化が容易に行える。また、ゲートの垂直段差がある場合、自己整合コンタクト(SAC)工程でのコンタクトエッチングの際に、エッチストッパー層において、ゲート垂直段差部でのエッチングレートの増加がおこり、コンタクト不良につながるという問題があるが、本構造では発生しないという効果がある。
【0186】
本発明の一実施形態によれば、ゲート電極上の多結晶シリコン膜が無くなる様なエッチング量を設定することにより、本発明のような積み上げソース・ドレイン領域を簡単に形成することができる。このとき、ゲート電極から素子分離領域までの距離(ソース・ドレイン領域の幅)よりも、膜厚の厚い多結晶シリコン膜を堆積しているため、シリコン基板が露出することはなく、シリコン基板は、異方性エッチングバックによって、ダメージを受ける事は無い。異方性エッチングによって形成されるゲート電極側壁の積み上げ層の端は、必ずシリコンエッチングに対して耐性のある材料で形成された素子分離領域上に延在する構造が形成される。
【0187】
また、本発明の一実施形態によれば、ソース領域、ドレイン領域、ゲート電極へのドナー、もしくはアクセプタとなる不純物の導入は、イオン注入工程により同時に行うことを特徴とする。このため、イオン注入工程を少なくした表面チャネル型素子を形成することが可能となる。上述した様に、上記半導体基板上に積み上げられたソース・ドレイン領域を構成する積み上げ層中の不純物の拡散係数が、上記半導体基板中の不純物の拡散係数よりも大きい材料によって、半導体基板上に積み上げられていることを特徴としているため、ゲート電極への不純物ドーピングと、ソース・ドレイン領域への不純物ドーピングを同時に行っても、ゲート空乏化や、不純物の突き抜け、また、チャネル領域に対してソース・ドレイン領域が届かない(不純物の拡散が進行しない)オフセット構造とならない素子を制御よく形成することが可能となっている。
【産業上の利用可能性】
【0188】
本発明は、ソース・ドレイン領域の占有面積を縮小し、ソース・ドレイン領域の寄生容量および寄生抵抗を減少させる効果のある半導体装置および半導体装置を製造する方法に関するものであり、本発明の半導体装置および本発明の半導体装置を製造する方法によって製造された半導体装置は、活性領域とゲート酸化膜が接する第1の面より上に、ソース領域およびドレイン領域の一部が存在し、前記ソース領域および/または前記ドレイン領域と、前記ソース領域および/または前記ドレイン領域に電気的に接続される電極とが接する第2の面が、前記第1の面に対して傾いている。このため、ソース・ドレイン領域の占有面積を縮小し、ソース・ドレイン領域部の寄生容量、寄生低抗を減少させることができる。
【符号の説明】
【0189】
201 素子分離領域
202 活性領域
203 ゲート酸化膜
204 ゲート電極
205 ゲート電極側壁絶縁膜
206 ソース・ドレイン領域
207 コンタクト孔
【特許請求の範囲】
【請求項1】
素子分離領域と活性領域を有し、該活性領域上にゲート酸化膜を介してゲート電極が形成され、該ゲート電極の両側にソース領域およびドレイン領域が形成されている半導体装置であって、
該活性領域と該ゲート酸化膜が接する第1の面より上に、該ソース領域およびドレイン領域の一部が、該ゲート電極の側部に形成されたゲート電極側壁絶縁膜を介して存在し、
該ソース領域および/または該ドレイン領域と、該ソース領域および/または該ドレイン領域に電気的に接続される配線とが接する第2の面が、該第1の面に対して傾いており、
該ゲート電極から該素子分離領域までの距離aは、該ゲート電極側壁絶縁膜の厚みbと、該素子分離領域に対して該ゲート電極を位置合わせするときの位置合わせマージンcとに対して、関係式a>b+cを満たすよう設定され、かつ、該ゲート電極側壁絶縁膜と、該ソース領域およびドレイン領域の、該第1の面より上に位置する部分とを合わせたゲート側壁部のゲート長方向の幅dは、該ゲート電極から該素子分離領域までの距離aと、該位置合わせマージンcとに対して、関係式d>a+cを満たすよう設定されている半導体装置。
【請求項2】
前記第2の面が凹凸を有している請求項1に記載の半導体装置。
【請求項3】
前記ソース領域および/または前記ドレイン領域のある部分が、前記素子分離領域の一部を覆っている請求項1に記載の半導体装置。
【請求項4】
前記第1の面に対する垂直方向における、前記ソース領域および/または前記ドレイン領域の該第1の面からの高さが、前記ゲート電極に近いほど高い、請求項1〜3のうちの1つに記載の半導体装置。
【請求項5】
前記第2の面が曲線形状である請求項1に記載の半導体装置。
【請求項6】
前記ソース領域および/または前記ドレイン領域の表面と、配線を接続するためのコンタクト孔の一部が、該ソース領域および/または該ドレイン領域の表面に位置する請求項1に記載の半導体装置。
【請求項7】
前記ゲート電極長手方向に対する垂直方向であって、該コンタクト孔の中心を通る垂直断面に関し、該垂直断面における該ゲート電極から離れた方に位置する該コンタクト孔の端から該ゲート電極までの距離が、該ゲート電極の端から、活性領域と素子分離領域の境界までの距離よりも長い、請求項6に記載の半導体装置。
【請求項8】
前記ゲート電極長手方向に対する垂直方向であって、該コンタクト孔の中心を通る垂直断面に関し、該垂直断面における該コンタクト孔の開口部の幅は、該ゲート電極の端から、前記活性領域と前記素子分離領域の境界までの距離よりも長い、請求項1に記載の半導体装置。
【請求項9】
前記ゲート電極長手方向に対する垂直方向に関して、前記ゲート電極の端から前記活性領域と前記素子分離領域の境界までの距離は、該ゲート電極の幅(前記半導体装置のゲート長)よりも短い、請求項6に記載の半導体装置。
【請求項10】
前記ソース領域および/または前記ドレイン領域を構成する積み上げ層中の不純物の拡散係数が、前記半導体基板中の不純物の拡散係数よりも大きい、請求項1〜9のうちの1つに記載の半導体装置。
【請求項11】
前記積み上げ層中の不純物の拡散係数が、前記半導体基板中の不純物の拡散係数の2倍から100倍である請求項10に記載の半導体装置。
【請求項12】
前記積み上げ層が多結晶シリコンである請求項10または11に記載の半導体装置。
【請求項13】
前記多結晶シリコンが、柱状結晶である請求項12に記載の半導体装置。
【請求項14】
前記多結晶シリコンのグレインサイズは、50nm以下である請求項12に記載の半導体装置。
【請求項15】
前記ゲート電極、前記ソース領域、および前記ドレイン領域の表面が、該ゲート電極、該ソース領域、および該ドレイン領域を構成する多結晶シリコン膜の上に形成された高融点金属シリサイド膜により覆われている請求項1に記載の半導体装置。
【請求項16】
前記第1の面から、前記ソース領域および/または前記ドレイン領域と前記活性化領域の接合面までの距離が、前記ゲート電極側壁絶縁膜の幅に対して0.8倍〜2倍である請求項1に記載の半導体装置。
【請求項17】
請求項1に記載の半導体装置を製造する方法であって、
シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領域を形成する工程と、
ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜を順次形成する工程と、
活性領域に対して1つのゲート電極が存在する場合、ゲート電極長手方向に対する垂直方向であるゲート長方向における該ゲート電極から該素子分離領域までの幅の値よりも厚い膜厚の多結晶シリコン膜を被着する工程と、
該ゲート電極上部の該多結晶シリコン膜がなくなるまで異方性エッチングを行う工程と、
を包含する半導体装置を製造する方法。
【請求項18】
ドナーまたはアクセプタとなる不純物を導入することにより、ソース領域およびドレイン領域を形成するイオン注入工程をさらに有し、
前記ゲート電極がドナーまたはアクセプタとなる不純物が導入されることにより形成され、
該ソース領域、該ドレイン領域および該ゲート電極に、該ドナーまたは該アクセプタとなる不純物の導入は、イオン注入により同時に行われる請求項17に記載の半導体装置を製造する方法。
【請求項19】
請求項1に記載の半導体装置を製造する方法であって、
シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領域を形成する工程と、
ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜を順次形成する工程と、
多結晶シリコン膜を被着する工程と、
ゲート電極上部の該多結晶シリコン膜がなくなるまで異方性エッチングを行う工程と、
該ゲート電極側壁に、ゲート側壁絶縁膜を介して形成された多結晶シリコン膜の一部を除去する工程と、
を包含する半導体装置を製造する方法。
【請求項1】
素子分離領域と活性領域を有し、該活性領域上にゲート酸化膜を介してゲート電極が形成され、該ゲート電極の両側にソース領域およびドレイン領域が形成されている半導体装置であって、
該活性領域と該ゲート酸化膜が接する第1の面より上に、該ソース領域およびドレイン領域の一部が、該ゲート電極の側部に形成されたゲート電極側壁絶縁膜を介して存在し、
該ソース領域および/または該ドレイン領域と、該ソース領域および/または該ドレイン領域に電気的に接続される配線とが接する第2の面が、該第1の面に対して傾いており、
該ゲート電極から該素子分離領域までの距離aは、該ゲート電極側壁絶縁膜の厚みbと、該素子分離領域に対して該ゲート電極を位置合わせするときの位置合わせマージンcとに対して、関係式a>b+cを満たすよう設定され、かつ、該ゲート電極側壁絶縁膜と、該ソース領域およびドレイン領域の、該第1の面より上に位置する部分とを合わせたゲート側壁部のゲート長方向の幅dは、該ゲート電極から該素子分離領域までの距離aと、該位置合わせマージンcとに対して、関係式d>a+cを満たすよう設定されている半導体装置。
【請求項2】
前記第2の面が凹凸を有している請求項1に記載の半導体装置。
【請求項3】
前記ソース領域および/または前記ドレイン領域のある部分が、前記素子分離領域の一部を覆っている請求項1に記載の半導体装置。
【請求項4】
前記第1の面に対する垂直方向における、前記ソース領域および/または前記ドレイン領域の該第1の面からの高さが、前記ゲート電極に近いほど高い、請求項1〜3のうちの1つに記載の半導体装置。
【請求項5】
前記第2の面が曲線形状である請求項1に記載の半導体装置。
【請求項6】
前記ソース領域および/または前記ドレイン領域の表面と、配線を接続するためのコンタクト孔の一部が、該ソース領域および/または該ドレイン領域の表面に位置する請求項1に記載の半導体装置。
【請求項7】
前記ゲート電極長手方向に対する垂直方向であって、該コンタクト孔の中心を通る垂直断面に関し、該垂直断面における該ゲート電極から離れた方に位置する該コンタクト孔の端から該ゲート電極までの距離が、該ゲート電極の端から、活性領域と素子分離領域の境界までの距離よりも長い、請求項6に記載の半導体装置。
【請求項8】
前記ゲート電極長手方向に対する垂直方向であって、該コンタクト孔の中心を通る垂直断面に関し、該垂直断面における該コンタクト孔の開口部の幅は、該ゲート電極の端から、前記活性領域と前記素子分離領域の境界までの距離よりも長い、請求項1に記載の半導体装置。
【請求項9】
前記ゲート電極長手方向に対する垂直方向に関して、前記ゲート電極の端から前記活性領域と前記素子分離領域の境界までの距離は、該ゲート電極の幅(前記半導体装置のゲート長)よりも短い、請求項6に記載の半導体装置。
【請求項10】
前記ソース領域および/または前記ドレイン領域を構成する積み上げ層中の不純物の拡散係数が、前記半導体基板中の不純物の拡散係数よりも大きい、請求項1〜9のうちの1つに記載の半導体装置。
【請求項11】
前記積み上げ層中の不純物の拡散係数が、前記半導体基板中の不純物の拡散係数の2倍から100倍である請求項10に記載の半導体装置。
【請求項12】
前記積み上げ層が多結晶シリコンである請求項10または11に記載の半導体装置。
【請求項13】
前記多結晶シリコンが、柱状結晶である請求項12に記載の半導体装置。
【請求項14】
前記多結晶シリコンのグレインサイズは、50nm以下である請求項12に記載の半導体装置。
【請求項15】
前記ゲート電極、前記ソース領域、および前記ドレイン領域の表面が、該ゲート電極、該ソース領域、および該ドレイン領域を構成する多結晶シリコン膜の上に形成された高融点金属シリサイド膜により覆われている請求項1に記載の半導体装置。
【請求項16】
前記第1の面から、前記ソース領域および/または前記ドレイン領域と前記活性化領域の接合面までの距離が、前記ゲート電極側壁絶縁膜の幅に対して0.8倍〜2倍である請求項1に記載の半導体装置。
【請求項17】
請求項1に記載の半導体装置を製造する方法であって、
シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領域を形成する工程と、
ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜を順次形成する工程と、
活性領域に対して1つのゲート電極が存在する場合、ゲート電極長手方向に対する垂直方向であるゲート長方向における該ゲート電極から該素子分離領域までの幅の値よりも厚い膜厚の多結晶シリコン膜を被着する工程と、
該ゲート電極上部の該多結晶シリコン膜がなくなるまで異方性エッチングを行う工程と、
を包含する半導体装置を製造する方法。
【請求項18】
ドナーまたはアクセプタとなる不純物を導入することにより、ソース領域およびドレイン領域を形成するイオン注入工程をさらに有し、
前記ゲート電極がドナーまたはアクセプタとなる不純物が導入されることにより形成され、
該ソース領域、該ドレイン領域および該ゲート電極に、該ドナーまたは該アクセプタとなる不純物の導入は、イオン注入により同時に行われる請求項17に記載の半導体装置を製造する方法。
【請求項19】
請求項1に記載の半導体装置を製造する方法であって、
シリコンエッチングに対して耐性のある材料でシリコン基板上に素子分離領域を形成する工程と、
ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜を順次形成する工程と、
多結晶シリコン膜を被着する工程と、
ゲート電極上部の該多結晶シリコン膜がなくなるまで異方性エッチングを行う工程と、
該ゲート電極側壁に、ゲート側壁絶縁膜を介して形成された多結晶シリコン膜の一部を除去する工程と、
を包含する半導体装置を製造する方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図8F】
【図8G】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17A】
【図17B】
【図17C】
【図17D】
【図17E】
【図17F】
【図17G】
【図18】
【図19A】
【図19B】
【図20】
【図21】
【図22A】
【図22B】
【図22C】
【図23】
【図24】
【図25】
【図26】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図8F】
【図8G】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17A】
【図17B】
【図17C】
【図17D】
【図17E】
【図17F】
【図17G】
【図18】
【図19A】
【図19B】
【図20】
【図21】
【図22A】
【図22B】
【図22C】
【図23】
【図24】
【図25】
【図26】
【公開番号】特開2009−147377(P2009−147377A)
【公開日】平成21年7月2日(2009.7.2)
【国際特許分類】
【出願番号】特願2009−71034(P2009−71034)
【出願日】平成21年3月23日(2009.3.23)
【分割の表示】特願平11−186957の分割
【原出願日】平成11年6月30日(1999.6.30)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
【公開日】平成21年7月2日(2009.7.2)
【国際特許分類】
【出願日】平成21年3月23日(2009.3.23)
【分割の表示】特願平11−186957の分割
【原出願日】平成11年6月30日(1999.6.30)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
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