半導体素子及び半導体素子の製造方法
【課題】急峻な不純物分布のｈａｌｏ層を備える半導体素子及び半導体素子の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体素子１は、半導体基板１０と、半導体基板１０に設けられる凸領域１２と、凸領域１２上に設けられるゲート絶縁膜１００と、ゲート絶縁膜１００の下の凸領域１２内に位置するチャネル領域１０１と、凸領域１２の両側に設けられ、チャネル領域１０１の両側にエクステンション１１５ａを有するソースドレイン領域１１５と、凸領域１２とソースドレイン領域１１５との間に設けられ、凸領域１２と接触する部分に境界を有して設けられるｈａｌｏ層１１０とを備える。
【解決手段】本発明の一態様に係る半導体素子１は、半導体基板１０と、半導体基板１０に設けられる凸領域１２と、凸領域１２上に設けられるゲート絶縁膜１００と、ゲート絶縁膜１００の下の凸領域１２内に位置するチャネル領域１０１と、凸領域１２の両側に設けられ、チャネル領域１０１の両側にエクステンション１１５ａを有するソースドレイン領域１１５と、凸領域１２とソースドレイン領域１１５との間に設けられ、凸領域１２と接触する部分に境界を有して設けられるｈａｌｏ層１１０とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及び半導体素子の製造方法に関する。
【背景技術】
【０００２】
従来、ゲートパターンの両側に不純物イオンをイオン注入することにより予備的なｈａｌｏ領域を形成した後、ゲートパターン側壁にスペーサを形成して予備的なｈａｌｏ領域の一部にエッチング処理を施すことにより、ｈａｌｏ領域を形成した半導体素子が知られている（例えば、特許文献１参照）。
【特許文献１】特開２００６−６０１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１に記載の半導体素子によれば、ｈａｌｏ領域をイオン注入により形成しているので、ｈａｌｏ領域の不純物がチャネル領域まで到達してチャネル領域における移動度が低下する。したがって、ｈａｌｏ領域の不純物濃度をイオン注入により増大させると、ゲートの微細化に伴ってチャネル領域に分布する不純物の濃度も増加するので、イオン注入によりｈａｌｏ領域を形成する手法では半導体素子の性能の向上には限界がある。
【０００４】
本発明の目的は、急峻な不純物分布のｈａｌｏ層を備える半導体素子及び半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、半導体基板に設けられる凸領域と、凸領域上に設けられるゲート絶縁膜と、ゲート絶縁膜の下の凸領域内に位置するチャネル領域と、凸領域の両側に設けられ、チャネル領域の両側にエクステンションを有するソースドレイン領域と、凸領域とソースドレイン領域との間に設けられ、凸領域と接触する部分に境界を有して設けられるｈａｌｏ層とを備える半導体素子を提供する。
【０００６】
また、本発明の他の一態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、ゲート電極の側面にゲート側壁を形成する工程と、ゲート側壁が形成されたゲート電極をマスクとして、半導体基板をエッチングする工程と、半導体基板をエッチングする工程においてエッチングされた半導体基板上に、ｈａｌｏ層をエピタキシャル成長させる工程と、ｈａｌｏ層上にソースドレイン領域をエピタキシャル成長させる工程とを備える半導体素子の製造方法を提供する。
【発明の効果】
【０００７】
本発明によれば、急峻な不純物分布のｈａｌｏ層を備える半導体素子及び半導体素子の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
［第１の実施の形態］
（半導体素子１の構成）
図１は、本発明の第１の実施の形態に係る半導体素子の部分断面の概要を示す。
【０００９】
第１の実施の形態に係る半導体素子１は、所定の高さの凸領域１２を所定の領域に有する半導体基板１０と、半導体基板１０の表面（すなわち、凸領域１２が設けられている領域を除く半導体基板１０の表面）及び凸領域１２の側面に接触して設けられるｈａｌｏ層１１０と、半導体基板１０及び凸領域１２と接触している側の反対側のｈａｌｏ層１１０の表面に接触すると共に、エクステンション１１５ａを有するソースドレイン領域１１５とを備える。
【００１０】
また、半導体素子１は、凸領域１２の上面にゲート絶縁膜１００を介して設けられるゲート電極１０２と、ゲート絶縁膜１００と接触している側の反対側のゲート電極１０２の表面に設けられるキャップ層１０６と、ゲート絶縁膜１００の側面、ゲート電極１０２の側面、及びキャップ層１０６の側面にそれぞれ接触して設けられるゲート側壁１０４とを備える。
【００１１】
更に、半導体素子１は、ソースドレイン領域１１５の表面、ゲート側壁１０４の表面、及びキャップ層１０６の表面にそれぞれ接触して設けられるライナー膜１２５と、ソースドレイン領域１１５とゲート側壁１０４とキャップ層１０６と接触している面の反対側のライナー膜１２５上に設けられる層間絶縁膜１３０とを備える。また、半導体素子１は、層間絶縁膜１３０及びライナー膜１２５の所定の領域を貫通して設けられ、下端においてソースドレイン領域１１５と電気的に接続するコンタクトプラグ１４０と、コンタクトプラグ１４０の上端と電気的に接続するコンタクト１５０とを備える。また、半導体素子１は、半導体素子が設けられる素子領域を分離する素子分離領域１２０を備える。
【００１２】
本実施の形態に係る半導体素子１は、一例として、トランジスタ（例えば、Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）である。具体的に、本実施の形態に係る半導体素子１は、３２ｎｍ ｎｏｄｅ以降の微細構造を有するトランジスタの一例である。
【００１３】
半導体基板１０は、所定の導電型を有する半導体材料から形成され、所定の厚さを有する。半導体基板１０は、一例として、シリコン（Ｓｉ）から形成される。また、半導体基板１０は、シリコンゲルマニウム（ＳｉＧｅ）又はＳｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）基板等から形成することもできる。素子分離領域１２０は、一例として、Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ（ＳＴＩ）構造を有して形成され、二酸化シリコン（ＳｉＯ２）等の絶縁性材料から形成される。
【００１４】
凸領域１２は、一例として、ｈａｌｏ層１１０を介してエクステンション１１５ａに挟まれる部分（以下、エクステンション１１５ａに対応する部分という）と、エクステンション１１５ａに対応する部分以外、つまり、エクステンション１１５ａに対応する部分を除いた部分であって、ｈａｌｏ層１１０を介してソースドレイン領域１１５に挟まれる部分（以下、ソースドレイン領域１１５に対応する部分という）とで異なる幅を有する。すなわち、第１の実施の形態に係る凸領域１２は、所定の高さの段差を有して形成される。具体的に、第１の実施の形態に係る凸領域１２は、エクステンション１１５ａに対応する部分の幅が、ソースドレイン領域１１５に対応する部分の幅よりも狭く形成される。そして、凸領域１２は、エクステンション１１５ａに対応する部分に、チャネル領域１０１を含む。
【００１５】
ｈａｌｏ層１１０は、凸領域１２とソースドレイン領域１１５との間であって、少なくともリークパスに該当する部分を含む領域に設けられる。具体的に、凸領域１２の断面において、少なくとも、凸領域１２の側面から凸領域１２の内側に向かって凸形状を有する部分１１２ａ及び部分１１２ｂに対応する領域に、ｈａｌｏ層１１０は設けられる。また、ｈａｌｏ層１１０は、半導体基板１０の表面と接触する部分、及び凸領域１２の側面と接触する部分、並びに、エクステンション１１５ａと接触する部分、及びソースドレイン領域１１５と接触する部分のそれぞれにおいて境界を有する。
【００１６】
具体的に、ｈａｌｏ層１１０は、ソースドレイン領域１１５と接触して形成される境界１１１ａを有しており、エクステンション１１５ａと接触して形成される境界１１１ｂを有する。また、ｈａｌｏ層１１０は、エクステンション１１５ａに対応する部分の凸領域１２の側面と接触して形成される境界１１１ｃを有しており、ソースドレイン領域１１５に対応する部分の凸領域１２の側面と接触して形成される境界１１１ｄを有する。
【００１７】
また、ｈａｌｏ層１１０は、所定の導電型の所定の濃度の不純物を含むＳｉ等の半導体材料から形成される。ここで、ｈａｌｏ層１１０が含む不純物の濃度は、一例として、ソースドレイン領域１１５間のパンチスルー電流を抑制するｈａｌｏ層１１０の機能が発現する濃度であって、ｈａｌｏ層１１０の厚さに応じて決定される濃度である。例えば、ｈａｌｏ層１１０は、１０１８ｃｍ−３オーダーの濃度で不純物を含む。ｈａｌｏ層１１０に含まれる不純物は、半導体素子１が第１導電型としてのｎ型の半導体素子としてのＭＯＳＦＥＴの場合、ｈａｌｏ層１１０を第２の導電型としてのｐ型にすることを目的として、ホウ素（Ｂ）、インジウム（Ｉｎ）等のｐ型用の不純物を用いる。一方、半導体素子１がｐ型の半導体素子としてのＭＯＳＦＥＴの場合、ｈａｌｏ層１１０をｎ型にすることを目的として、ヒ素（Ａｓ）、リン（Ｐ）等のｎ型用の不純物を用いる。
【００１８】
第１の実施の形態においてｈａｌｏ層１１０は、半導体基板１０、凸領域１２、及びエクステンション１１５ａを有するソースドレイン領域１１５のそれぞれと接触する部分に境界をそれぞれ有する。そして、これらの境界が存在することにより、半導体基板１０とｈａｌｏ層１１０との界面（界面Ａ）、凸領域１２とｈａｌｏ層１１０との界面（界面Ｂ）、並びにｈａｌｏ層１１０とソースドレイン領域１１５及びエクステンション１１５ａとの界面（界面Ｃ）のそれぞれにおいて、ｈａｌｏ層１１０に含まれる不純物の濃度は急峻に変化する。すなわち、ｈａｌｏ層１１０に含まれる不純物の濃度は、界面Ａ、界面Ｂ、及び界面Ｃを境としてｈａｌｏ層１１０の外側において急激に減少する。このような境界により、ｈａｌｏ層１１０の不純物の存在する領域は、ｈａｌｏ層１１０に実質的に限定される。
【００１９】
ソースドレイン領域１１５は、凸領域１２の両側面にｈａｌｏ層１１０を介して設けられる。また、ソースドレイン領域１１５は、チャネル領域１０１の両側に位置する領域にエクステンション１１５ａを有して設けられる。そして、ソースドレイン領域１１５は、所定の濃度の所定の導電型の不純物を含む半導体材料から形成される。例えば、ソースドレイン領域１１５は、Ｓｉ又はＳｉＧｅ等の半導体材料から形成される。半導体素子１がｎ型のＭＯＳＦＥＴの場合、ソースドレイン領域１１５は、Ａｓ、Ｐ等のｎ型用の不純物を含む。また、半導体素子１がｐ型のＭＯＳＦＥＴの場合、ソースドレイン領域１１５は、Ｂ、Ｉｎ等のｐ型用の不純物を含む。第１の実施の形態において、ソースドレイン領域１１５の不純物の濃度と、エクステンション１１５ａの不純物の濃度とは実質的に同一にすることができる。
【００２０】
ライナー膜１２５は、一例として、窒化ケイ素（ＳｉＮ）、ＳｉＯ２等の絶縁性材料から形成される。また、ゲート絶縁膜１００は、一例として、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、又は高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）等の絶縁性材料から形成される。また、ゲート側壁１０４は、一例として、ＳｉＮ等の絶縁性材料から形成される。
【００２１】
ゲート電極１０２は、所定の導電型の不純物を含む多結晶シリコン（ポリシリコン）又は多結晶シリコンゲルマニウムから所定の幅を有して形成される。例えば、半導体素子１がｎ型のＭＯＳＦＥＴの場合、ゲート電極１０２は、Ａｓ又はＰ等のｎ型用の不純物を含む。また、半導体素子１がｐ型のＭＯＳＦＥＴの場合、Ｂ又は二フッ化ホウ素（ＢＦ２）等のｐ型用の不純物を含む。また、ゲート電極１０２は、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、又はアルミニウム（Ａｌ）等の金属材料、若しくはこれら金属材料の化合物等からなるメタルゲート電極から形成することもできる。更に、キャップ層１０６は、一例として、ＳｉＮ等の絶縁性材料から所定の厚さを有して形成することができる。
【００２２】
層間絶縁膜１３０は、ライナー膜１２５に対して選択的にエッチングできる絶縁性材料から形成される。層間絶縁膜１３０は、例えば、ライナー膜１２５がＳｉＮから形成される場合、一例として、ＳｉＯ２から形成される。層間絶縁膜１３０は、ＳｉＯ２にカーボン（Ｃ）を添加したＳｉＯＣ、窒素（Ｎ）を添加したＳｉＯＮ、フッ素（Ｆ）を添加したＳｉＯＦ、Ｂ及びＰを添加したＢＰＳＧ等のシリコン酸化物、ＳｉＯＣＨ、ポリメチルシロキサン、ポリアリーレン、ベンゾオキサボール等の有機絶縁材料から形成することもできる。
【００２３】
コンタクトプラグ１４０は、導電性材料から形成され、例えば、銅（Ｃｕ）、Ａｌ、金（Ａｕ）、銀（Ａｇ）、Ｗ、Ｍｏ、亜鉛（Ｚｎ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ロジウム（Ｒｈ）、又は鉄（Ｆｅ）等のプラグ材料としての金属材料を含んで形成される。また、コンタクト１５０は、導電性材料から所定のパターンを有して形成される。コンタクト１５０はそれぞれ、一例として、Ｃｕ、Ａｌ、Ａｕ、Ａｇ、又はＷ等の金属材料を含んで形成される。
【００２４】
（変形例）
本実施の形態において、凸領域１２は、半導体基板１０の表面に略垂直な面と半導体基板１０の表面に略平行な面とを有して構成されているが、ｈａｌｏ層１１０と凸領域１２との間にｈａｌｏ層１１０と凸領域１２とが接触することにより形成される境界が存在する限り、凸領域１２の形状は本実施の形態に限られない。例えば、半導体基板１０の表面に対して所定の角度で傾斜する傾斜面を凸領域１２が有するように、凸領域１２を形成することができる。また、湾曲した面を凸領域１２が有するように、凸領域１２を形成することもできる。
【００２５】
（半導体素子１の製造方法）
図２Ａから図２Ｉは、本発明の第１の実施の形態に係る半導体素子の製造工程の部分断面の概要を示す。
【００２６】
まず、シリコンから形成される半導体基板１０に、複数の半導体素子１を形成する領域をそれぞれ分離する素子分離領域１２０を形成する（図示しない）。続いて、半導体基板１０の所定の領域に、ＳｉＯ２から形成されるゲート絶縁膜１００を介してポリシリコンから形成されるゲート電極１０２を形成する。そして、ゲート絶縁膜１００及びゲート電極１０２の両側壁に、エクステンション１１５ａの領域を規定するオフセットスペーサとしての機能を有するゲート側壁１０４を形成する。ゲート絶縁膜１００と、ゲート電極１０２と、ゲート側壁１０４とは、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法等の成膜法、及びフォトリソグラフィー法を用いて形成する。
【００２７】
次に、ゲート電極１０２上に、キャップ層１０６を形成する。キャップ層１０６は、一例として、ＣＶＤ法を用いて形成する（図２Ａ）。なお、キャップ層１０６は、後の工程において実施するエッチング処理、エピタキシャル成長等からゲート電極１０２が変質することを防止する。
【００２８】
次に、キャップ層１０６及びゲート側壁１０４をマスクとして、半導体基板１０にエッチング処理を施す。エッチング処理は、一例として、ドライエッチング処理としての反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）法を用いることができる。これにより、図２Ｂに示すように、キャップ層１０６及びゲート側壁１０４の直下を除く部分の半導体基板１０がエッチングされ、半導体基板１０の表面１０ｂ（ゲート絶縁膜１００と半導体基板１０との界面に略水平な表面）と、表面１０ｂに略垂直な表面１０ａが形成される。
【００２９】
ここで、ドライエッチング処理によって半導体基板１０をエッチングする深さは、半導体基板１０の表面とゲート絶縁膜１００とが接触する面と、ドライエッチング処理により形成される半導体基板１０の表面１０ｂとの距離が、少なくとも、製造されるべき半導体素子１が備えるエクステンション１１５ａの厚さ以上となる深さである。
【００３０】
次に、図２Ｃに示すように、ゲート側壁１０４及び半導体基板１０の表面１０ａにスペーサ１６０を形成する。スペーサ１６０は、例えば、ＳｉＮ等の絶縁性材料を半導体基板１０及びゲート側壁１０４並びにキャップ層１０６上に成膜した後、成膜した層にドライエッチング処理を施して形成する。また、スペーサ１６０は、フォトレジストから形成することもできる。
【００３１】
次に、図２Ｄに示すように、スペーサ１６０をマスクとして、半導体基板１０にドライエッチング処理を施す。これにより、スペーサ１６０の直下を除く部分の半導体基板１０がエッチングされ、半導体基板１０の表面１０ｃ（ゲート絶縁膜１００と半導体基板１０との界面に略水平な表面）と、表面１０ｃに略垂直な表面１０ａが形成され、凸領域１２が形成される。なお、スペーサ１６０をマスクとして、半導体基板１０にウェットエッチング処理を施すことにより、凸領域１２を形成することもできる。
【００３２】
ここで、図２Ｄの工程におけるドライエッチング処理によって半導体基板１０をエッチングする深さは、半導体基板１０の表面とゲート絶縁膜１００とが接触する面と、ドライエッチング処理により形成される半導体基板１０の表面１０ｃとの距離が、少なくとも、製造されるべき半導体素子１が備えるソースドレイン領域１１５の厚さ以上となる深さである。
【００３３】
次に、図２Ｅに示すように、スペーサ１６０を除去する。これにより、半導体基板１０及び凸領域１２と、後に形成されるｈａｌｏ層１１０との境界としての凸領域１２の表面１０ａ及び１０ｄと、半導体基板１０の表面１０ｃが形成される。すなわち、第１の実施の形態においては、半導体基板１０にエッチング処理を施すことにより、半導体基板１０及び凸領域１２と、ｈａｌｏ層１１０との境界が決定される。
【００３４】
次に、図２Ｆに示すように、半導体基板１０の表面、及び凸領域１２の側面に、ｈａｌｏ層１１０をエピタキシャル成長させる。ｈａｌｏ層１１０は、半導体基板１０の表面及び凸領域１２の表面に沿ってエピタキシャル成長する。具体的に、ｈａｌｏ層１１０を構成する半導体材料の原料と、成長させるｈａｌｏ層１１０に含ませるべき不純物の原料とを同時に用い、半導体基板１０及び凸領域１２の側面に半導体層をエピタキシャル成長させつつ、エピタキシャル成長している半導体層に不純物を添加することにより、半導体基板１０及び凸領域１２の側面にｈａｌｏ層１１０を形成する。なお、エピタキシャル成長中に所定の不純物を添加しながら半導体層を結晶成長させるエピタキシャル成長を、以下、ｉｎ ｓｉｔｕエピタキシャル成長という。そして、ｈａｌｏ層１１０は、ｉｎ ｓｉｔｕエピタキシャル成長によって、所定の膜厚に制御されて形成される。
【００３５】
ここで、図２Ｆに示すように、ｈａｌｏ層１１０が形成されると、凸領域１２の側面のうち、エクステンション１１５ａに対応する部分とｈａｌｏ層１１０とが接触する部分に境界１１１ｃが形成され、凸領域１２の側面のうち、エクステンション１１５ａに対応する部分を除く部分（ソースドレイン領域１１５に対応する部分）とｈａｌｏ層１１０とが接触する部分に境界１１１ｄが形成される。更に、ｈａｌｏ層１１０は、凸領域１２のリークパスになり得る部分１１２ａ及び部分１１２ｂに少なくとも接触して形成される。
【００３６】
次に、図２Ｇに示すように、ｈａｌｏ層１１０の上に、所定の半導体層をｉｎ ｓｉｔｕエピタキシャル成長させる。本実施の形態において凸領域１２は、エクステンション１１５ａに対応する部分の幅が、ソースドレイン領域１１５に対応する部分の幅より狭い。したがって、所定の半導体層をｉｎ ｓｉｔｕエピタキシャル成長させるだけで、凸領域１２の形状に応じたエクステンション１１５ａを有したソースドレイン領域１１５が形成される。
【００３７】
エクステンション１１５ａを有するソースドレイン領域１１５のｉｎ ｓｉｔｕエピタキシャル成長は、ソースドレイン領域１１５を形成する半導体に添加する所定の濃度の所定の不純物を添加しつつ実施する。なお、ソースドレイン領域１１５のｉｎ ｓｉｔｕエピタキシャル成長は、半導体基板１０側からエクステンション１１５ａの側への結晶成長の進行に応じて、添加する不純物濃度を変化させることもできる。
【００３８】
ここで、エクステンション１１５ａを有したソースドレイン領域１１５が形成されると、ｈａｌｏ層１１０の表面とエクステンション１１５ａとが接触する部分とに境界１１１ｂが形成され、ｈａｌｏ層１１０の表面とソースドレイン領域１１５とが接触する部分に境界１１１ａが形成される。なお、ｉｎ ｓｉｔｕエピタキシャル成長後において、エクステンション１１５ａの不純物濃度、及びソースドレイン領域１１５の不純物濃度が、製造すべき半導体素子１に要される不純物濃度に満たない場合、エクステンション１１５ａ及びソースドレイン領域１１５に対して、所定の導電型の不純物のイオンをイオン注入する。
【００３９】
続いて、ｈａｌｏ層１１０に含まれる不純物と、エクステンション１１５ａに含まれる不純物と、ソースドレイン領域１１５に含まれる不純物とのそれぞれを活性化させることを目的として、エクステンション１１５ａを有したソースドレイン領域１１５を形成した後、Ｓｐｉｋｅ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ（Ｓｐｉｋｅ ＲＴＡ）、又はＭｉｌｌｉ Ｓｅｃｏｎｄ Ａｎｎｅａｌｉｎｇ（ＭＳＡ）等の熱処理を施す。
【００４０】
次に、図２Ｈに示すように、ソースドレイン領域１１５の表面、ゲート側壁１０４の表面、及びキャップ層１０６の表面に接触するライナー膜１２５を形成する。続いて、ライナー膜１２５の上に、層間絶縁膜１３０をＣＶＤ法等により形成する。そして、層間絶縁膜１３０及びライナー膜１２５の所定の位置に、フォトリソグラフィー法及びＲＩＥ法等を用いて、所定の溝を形成した後、スパッタリング法等を用いて、コンタクトプラグ１４０を構成する材料からなるプラグ材料膜を、層間絶縁膜１３０及びライナー膜１２５に形成した溝に充填させつつ層間絶縁膜１３０上に堆積させる。
【００４１】
続いて、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法等により層間絶縁膜１３０の上面をストッパとしてプラグ材料膜に平坦化処理を施す。これにより、コンタクトプラグ１４０を形成する。そして、フォトリソグラフィー法及びＲＩＥ法等を用いて層間絶縁膜１３０の表面上に、コンタクト１５０を形成すべき領域が露出したマスクパターンを形成する。コンタクト１５０を形成すべき領域は、少なくともコンタクトプラグ１４０の上端が露出している領域を含む領域である。続いて、スパッタリング法等により、コンタクト１５０を形成すべき領域に、コンタクト１５０を構成する材料を成膜する。コンタクト１５０を形成後、マスクパターンを除去する。
【００４２】
以上の工程を経ることにより、図２Ｉに示すような、第１の実施の形態に係る半導体素子１が製造される。
【００４３】
（第１の実施の形態の効果）
第１の実施の形態に係る半導体素子１は、エッチングによって半導体基板１０に形成した凸領域１２の表面に、所定の濃度の所定の不純物を含むｈａｌｏ層１１０をエピタキシャル成長させるので、短チャネル効果の抑制が要求される部分に限定してｈａｌｏ層１１０を形成できる。したがって、第１の実施の形態に係る半導体素子１によれば、ｈａｌｏ層１１０の不純物がｈａｌｏ層１１０を形成すべき場所以外に分布することを抑制できる。
【００４４】
また、第１の実施の形態に係る半導体素子１は、エッチングによって半導体基板１０に形成した凸領域１２の表面に、所定の濃度の所定の不純物を含むｈａｌｏ層１１０をｉｎ ｓｉｔｕエピタキシャル成長させるので、ｈａｌｏ層１１０と凸領域１２との間、及びｈａｌｏ層１１０とソースドレイン領域１１５との間に境界が形成される。これにより、ｈａｌｏ層１１０に含まれる不純物の濃度のプロファイルは、少なくともイオン注入によりｈａｌｏ領域を形成する場合に比べて、急峻な傾きのプロファイルとなる。そして、ｈａｌｏ層１１０の領域内に不純物を分布させることができるので、ｈａｌｏ層１１０における不純物濃度を高濃度にすることができる。なお、イオン注入によりｈａｌｏ領域を形成する場合、イオン注入したイオンは注入した領域から拡散するので、ｈａｌｏ領域は境界を有さずに形成され、ｈａｌｏ領域とｈａｌｏ領域を包囲する半導体との間にｈａｌｏ領域の不純物の濃度が急峻に変化する領域は存在しない。
【００４５】
したがって、第１の実施の形態に係る半導体素子１は、ｈａｌｏ層１１０によって短チャネル効果の抑制を効率的にできると共に、ｈａｌｏ層１１０に含まれる不純物がチャネル領域１０１に拡がることを抑制できるので、チャネル領域１０１の移動度の低下を抑制できる。すなわち、第１の実施の形態に係る半導体素子１によれば、ｈａｌｏ層１１０の不純物がｈａｌｏ層１１０を形成すべき場所以外に分布することを抑制できるので、短チャネル効果の抑制と、チャネル領域１０１の移動度の低下の抑制に伴う駆動力の低下の抑制とを両立させることができる。
【００４６】
更に、第１の実施の形態に係る半導体素子１は、エピタキシャル成長によりｈａｌｏ層１１０を形成するので、ｈａｌｏ領域をイオン注入により形成する場合に比べて、半導体基板１０及び凸領域１２に与える結晶ダメージは実質的に無視し得る。したがって、第１の実施の形態においては、ｈａｌｏ層１２に含まれる不純物が、結晶欠陥を通じてチャネル層１０１に拡散することを抑制できる。
【００４７】
［第２の実施の形態］
（半導体素子１ａの構成）
図３は、本発明の第２の実施の形態に係る半導体素子の部分断面の概要を示す。
【００４８】
第２の実施の形態に係る半導体素子１ａは、第１の実施の形態に係る半導体素子１と、ｈａｌｏ層１１０ａの形状が異なる点を除き、半導体素子１と略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
【００４９】
第２の実施の形態に係るｈａｌｏ層１１０ａは、チャネル領域１０１を除く凸領域１２の側面と、半導体基板１０の表面とに接触して設けられる。したがって、第２の実施の形態においてエクステンション１１５ａは、チャネル領域１０１の側面に直接に接触して設けられる。なお、ｈａｌｏ層１１０ａは、リークパスの発生等の短チャネル効果を抑制する機能が発現する厚さを有して形成される。
【００５０】
ｈａｌｏ層１１０ａは、ソースドレイン領域１１５と接触して形成される境界１１１ａを有しており、エクステンション１１５ａと接触して形成される境界１１１ｂを有する。また、ｈａｌｏ層１１０ａは、チャネル領域１０１に対応する部分の凸領域１２の側面を除く凸領域１２の側面と接触して形成される境界１１１ｃを有しており、エクステンション１１５ａの部分を除くソースドレイン領域１１５に対応する部分の凸領域１２の側面と接触して形成される境界１１１ｄを有する。
【００５１】
（半導体素子１ａの製造方法）
図４は、本発明の第２の実施の形態に係る半導体素子の製造工程の途中における部分断面の概要を示す。
【００５２】
第２の実施の形態に係る半導体素子１ａの製造方法は、第１の実施の形態に係る半導体素子１の製造方法とは、ｉｎ ｓｉｔｕエピタキシャル成長したｈａｌｏ層に対してエッチング処理を施す点を除き、第１の実施の形態と略同一の工程を備える。したがって、相違点を除き詳細な説明は省略する。
【００５３】
まず、第１の実施の形態に係る半導体素子１の製造方法と同様に、ｉｎ ｓｉｔｕエピタキシャル成長によりｈａｌｏ層を形成する（例えば、図２Ａから図２Ｆ）。そして、形成したｈａｌｏ層にドライエッチング処理を施すことにより、図４に示すように、エクステンション１１５ａと接触する領域である接触領域１０１ａを露出させる。露出した接触領域１０１ａは、エクステンション１１５ａとチャネル領域１０１との間の電流経路に該当する領域である。なお、ｈａｌｏ層に施すドライエッチング処理によってエッチングされるｈａｌｏ層のエッチング量がｉｎ ｓｉｔｕエピタキシャル成長により成長したｈａｌｏ層の厚さに比べて薄い場合、半導体基板１０上にｈａｌｏ層が残存する。続いて、第１の実施の形態と同様の工程を経ることにより、第２の実施の形態に係る半導体素子１ａを製造することができる。
【００５４】
（第２の実施の形態の効果）
第２の実施の形態に係る半導体素子１ａは、ｈａｌｏ層１１０ａによって短チャネル効果を抑制することができると共に、ソースドレイン電流の電流経路であるチャネル領域１０１とエクステンション１１５ａとを直接、接触させることができるので、駆動電流を増大させることができる。
【００５５】
［第２の実施の形態の変形例］
（半導体素子１ｂの構成）
図５は、本発明の第２の実施の形態の変形例に係る半導体素子の部分断面の概要を示す。
【００５６】
第２の実施の形態の変形例に係る半導体素子１ｂは、第２の実施の形態に係る半導体素子１ａと、ｈａｌｏ層１１０ｂの形状が異なる点を除き、半導体素子１ａと略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
【００５７】
第２の実施の形態の変形例に係るｈａｌｏ層１１０ｂは、リークパスになり得る部分１１２ａ及び部分１１２ｂと、チャネル領域１０１を除く凸領域１２の側面とに接触して設けられる。すなわち、ｈａｌｏ層１１０ｂは、第２の実施の形態に係るｈａｌｏ層１１０ａと異なり、凸領域１２の近傍を除く半導体基板１０の表面上には設けられていない。
【００５８】
例えば、ｈａｌｏ層１１０ｂは、凸領域１２のエクステンション１１５ａに対応する部分の側面であって、チャネル領域１０１を除く凸領域１２の側面と、エクステンション１１５ａを除くソースドレイン領域１１５に対応する凸領域１２の側面とに接触して設けられる。すなわち、ｈａｌｏ層１１０ｂは、チャネル領域１０１に対応する凸領域１２の側面と、リークパスに大きな影響を与えない凸領域１２の部分、例えば、凸領域１２とソースドレイン領域１１５とが接触する凸領域１２の露出部分１１２ｃとを除く凸領域１２の側面に設けられる。
【００５９】
（半導体素子１ｂの製造方法）
図６は、本発明の第２の実施の形態の変形例に係る半導体素子の製造工程の途中における部分断面の概要を示す。
【００６０】
第２の実施の形態の変形例に係る半導体素子１ｂの製造方法は、第２の実施の形態に係る半導体素子１ａの製造方法とは、ｉｎ ｓｉｔｕエピタキシャル成長したｈａｌｏ層に対してエッチング処理を施す場合におけるエッチング量が異なる点を除き、第２の実施の形態と略同一の工程を備える。したがって、相違点を除き詳細な説明は省略する。
【００６１】
まず、第１の実施の形態に係る半導体素子１の製造方法と同様に、ｉｎ ｓｉｔｕエピタキシャル成長によりｈａｌｏ層を形成する（例えば、図２Ａから図２Ｆ）。そして、形成したｈａｌｏ層にドライエッチング処理を施して、図６に示すように、エクステンション１１５ａと接触する領域である接触領域１０１ｂを露出させる。また、凸領域１２とソースドレイン領域１１５とが接触する領域に対応する部分である露出部分１１２ｃが形成される。
【００６２】
ここで、ドライエッチング処理によるエッチング量は、凸領域１２の近傍を除く半導体基板１０の表面１０ｃ上に形成されたｈａｌｏ層が取り除かれる量に設定される。これにより、半導体基板１０の表面に形成されたｈａｌｏ層が除去されて、半導体基板１０の表面１０ｃが露出する。続いて、第１の実施の形態と同様の工程を経ることにより、第２の実施の形態の変形例に係る半導体素子１ｂを製造することができる。
【００６３】
（第２の実施の形態の変形例の効果）
第２の実施の形態の変形例に係る半導体素子１ｂにおいては、ソースドレイン領域１１５と半導体基板１０とが直接に接触するので、ソースドレイン領域１１５と半導体基板１０との間の接合容量を低下させることができる。これにより、半導体素子１ｂの動作速度を向上させることができる。
【００６４】
［第３の実施の形態］
（半導体素子１ｃの構成）
図７は、本発明の第３の実施の形態に係る半導体素子の部分断面の概要を示す。
【００６５】
第３の実施の形態に係る半導体素子１ｃは、第２の実施の形態の変形例に係る半導体素子１と、ｈａｌｏ層１１０ｃの形状が異なる点を除き、半導体素子１ｂと略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
【００６６】
第３の実施の形態に係るｈａｌｏ層１１０ｃは、リークパスになり得る部分１１２ａ及び部分１１２ｂと、チャネル領域１０１を除く凸領域１２の側面とに接触して設けられる。更に、ｈａｌｏ層１１０ｃは、半導体基板１０の表面から離れて形成される。すなわち、ソースドレイン領域１１５は、ｈａｌｏ層１１０ｃと半導体基板１０との間に位置する領域１１５ｂを有して形成される。
【００６７】
例えば、ｈａｌｏ層１１０ｃは、凸領域１２のエクステンション１１５ａに対応する部分の側面であって、チャネル領域１０１を除く凸領域１２の側面と、エクステンション１１５ａを除くソースドレイン領域１１５に対応する凸領域１２の側面の一部とに接触して設けられる。すなわち、ｈａｌｏ層１１０ｃは、チャネル領域１０１に対応する凸領域１２の側面と、リークパスに大きな影響を与えない凸領域１２の部分、例えば、凸領域１２とソースドレイン領域１１５とが接触する凸領域１２の露出部分１１２ｃとを除く凸領域１２の側面の一部に、半導体基板１０の表面から離れて形成される。
【００６８】
（半導体素子１ｃの製造方法）
図８Ａから図８Ｄは、本発明の第３の実施の形態に係る半導体素子の製造工程の途中における部分断面の概要を示す。
【００６９】
第３の実施の形態に係る半導体素子１ｃの製造方法は、第１の実施の形態に係る半導体素子１の製造方法とは、所望の領域に選択的にｈａｌｏ層１１０をエピタキシャル成長させる点を除き、第１の実施の形態と略同一の工程を備える。したがって、相違点を除き詳細な説明は省略する。
【００７０】
まず、第１の実施の形態の製造方法の図２Ａから図２Ｄの記載で説明した方法と同様にして、ゲート側壁１０４と凸領域１２の側面の一部にスペーサ１６０を形成した半導体基板１０を形成する。次に、この半導体基板１０の表面１０ｃに、エピタキシャル成長抑制物質としての所定のイオンを注入する。これにより、図８Ａに示すように、半導体基板の表面１０ｃから所定の深さを有するイオン注入領域１７０が形成される。第３の実施の形態において、イオン注入領域１７０を形成するイオンは、一例として、カーボン（Ｃ）である。そして、イオン注入領域１７０のＣ濃度は、例えば、１×１０２１ｃｍ−３程度に設定される。
【００７１】
次に、図８Ｂに示すように、スペーサ１６０を除去する。これにより、半導体基板１０及び凸領域１２と、後に形成されるｈａｌｏ層１１０との境界としての凸領域１２の表面１０ａ及び１０ｄが形成される。一方、第３の実施の形態において、凸領域１２を除く半導体基板１０の表面は、イオン注入領域１７０で覆われている。
【００７２】
次に、図８Ｃに示すように、凸領域１２の側面に、ｈａｌｏ層１１０をｉｎ ｓｉｔｕエピタキシャル成長させる。ｈａｌｏ層１１０がＳｉから形成される場合、イオン注入領域１７０上にＳｉはエピタキシャル成長しない。すなわち、本実施の形態に係るｈａｌｏ層１１０は、実質的に凸領域１２の側面にだけに選択的に形成される。これは、高濃度のＣが注入された領域がエピタキシャル成長を抑制する領域として機能するので、半導体基板１０としてのシリコン基板のイオン注入領域１７０の表面上に、シリコンがエピタキシャル成長しないからである。
【００７３】
次に、イオン注入領域１７０に対して酸化処理を施して、イオン注入領域１７０を酸化させる。そして、酸化したイオン注入領域１７０に対して酸処理を施すことにより、図８Ｄに示すように、酸化したイオン注入領域１７０を剥離する。これにより、半導体基板１０の表面１０ｆと、ｈａｌｏ層１１０ｃが形成されていない凸領域１２の側面の一部の表面１０ｅとが露出する。また、この酸処理により、ｈａｌｏ層１１０の一部も剥離、又はエッチングされ、少なくともチャネル領域１０１に対応する凸領域１２の側面１１２ｄが露出したｈａｌｏ層１１０ｃが形成される。なお、酸処理には、希フッ酸（ＤＨＦ）、又はバッファードフッ酸（ＢＨＦ）を含む薬液を用いることができる。
【００７４】
続いて、第１の実施の形態と同様の工程（例えば、図２Ｇから図２Ｉに対応する工程）を経ることにより、第３の実施の形態に係る半導体素子１ｃを製造することができる。
【００７５】
（第３の実施の形態の効果）
第３の実施の形態に係る半導体素子１ｃにおいては、ｈａｌｏ層１１０ｃにより短チャネル効果を抑制できると共に、ソースドレイン領域１１５と半導体基板１０とが直接に接触するので、ソースドレイン領域１１５と半導体基板１０との間の接合容量の増加を抑制することができる。これにより、半導体素子１ｃの動作速度を向上させることができる。
【００７６】
［第４の実施の形態］
（半導体素子１ｄの構成）
図９は、本発明の第４の実施の形態に係る半導体素子の部分断面の概要を示す。
【００７７】
第４の実施の形態に係る半導体素子１ｄは、第３の実施の形態と異なり、イオン注入領域１７０を備える点を除き、半導体素子１ｃと略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
【００７８】
第４の実施の形態に係るｈａｌｏ層１１０ｄは、リークパスになり得る部分１１２ａ及びリークパスになり得る部分１１２ｂと、チャネル領域１０１を除く凸領域１２の側面とに接触して設けられる。更に、ｈａｌｏ層１１０ｄは、半導体基板１０の表面から離れて形成される。また、半導体基板１０とソースドレイン領域１１５との間には、イオン注入領域１７０が設けられる。
【００７９】
（半導体素子１ｄの製造方法）
図１０は、本発明の第４の実施の形態に係る半導体素子の製造工程の途中における部分断面の概要を示す。
【００８０】
まず、第３の実施の形態の図８Ａから図８Ｃにおける上記説明と同様の工程により、凸領域１２の側面に、ｈａｌｏ層１１０をｉｎ ｓｉｔｕエピタキシャル成長させる。そして、ｈａｌｏ層１１０に対してドライエッチング処理を施して、図１０に示すように、チャネル領域１０１に対応する凸領域１２の側面に露出部分１０１ｂを形成する。露出部分１０１ｂは、半導体素子１ｄが完成した時に、エクステンション１１５ａとチャネル領域１０１とが直接に接触する部分となる。続いて、イオン注入領域１７０に酸化処理を施さずに、第１の実施の形態と同様にソースドレイン領域１１５をｉｎ ｓｉｔｕエピタキシャル成長させる。そして、第１の実施の形態と同様の工程を経ることにより、第４の実施の形態に係る半導体素子１ｄを製造する。
【００８１】
（第４の実施の形態の効果）
第４の実施の形態に係る半導体素子１ｄの製造方法は、半導体基板１０の表面に形成したイオン注入領域１７０を除去しないので、ｈａｌｏ層１１０の厚さを所定の厚さに保持したまま、簡易な工程により半導体素子１ｄを製造することができる。したがって、第４の実施の形態によれば、短チャネル効果を効率的に抑制できると共に、製造工程の簡略化、製造コストの低減、及び歩留りの向上を図ることができる。
【００８２】
［第５の実施の形態］
（半導体素子１ｅの構成）
図１１は、本発明の第５の実施の形態に係る半導体素子の部分断面の概要を示す。
【００８３】
第５の実施の形態に係る半導体素子１ｅは、第３の実施の形態に係る半導体素子１ｃと比べて、凸領域１２ａが段差を実質的に有さない点を除き、半導体素子１ｃと略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
【００８４】
第５の実施の形態に係る半導体素子１ｅは、凸領域１２ａを所定の領域に有する半導体基板１０と、半導体基板１０の表面の一部、及び凸領域１２ａの側面の所定の領域に接触して設けられるｈａｌｏ層１１０ｅと、凸領域１２ａと接触している面の反対側のｈａｌｏ層１１０ｅの表面に接触すると共に、エクステンション１１５ａを有するソースドレイン領域１１５とを備える。
【００８５】
凸領域１２ａは、一例として、ゲート絶縁膜１００と凸領域１２ａの上端とが接触する面から半導体基板１０の表面（ソースドレイン領域１１５と半導体基板１０とが接触する面）まで、実質的に同一の幅を有する。つまり、凸領域１２ａは、エクステンション１１５ａに対応する部分の幅と、ソースドレイン領域１１５に対応する部分の幅とが実質的に同一の幅を有して形成される。すなわち、第５の実施の形態に係る凸領域１２ａは、段差を有さずに形成される。
【００８６】
ｈａｌｏ層１１０ｅは、凸領域１２ａの側面とソースドレイン領域１１５との間に設けられる。具体的に、ｈａｌｏ層１１０ｅは、凸領域１２ａのチャネル領域１０１の側面を除く凸領域１２ａの側面に接触して設けられる。そして、ｈａｌｏ層１１０ｅと凸領域１２ａの側面とが接触する部分に境界１１１ｃが形成され、ｈａｌｏ層１１０ｅとソースドレイン領域１１５及びエクステンション１１５ａとが接触する部分に境界１１１ａが形成される。
【００８７】
（半導体素子１ｅの製造方法）
図１２Ａから図１２Ｄは、本発明の第５の実施の形態に係る半導体素子の製造工程の途中における部分断面の概要を示す。
【００８８】
まず、半導体基板１０に、複数の半導体素子１ｅを形成する領域をそれぞれ分離する素子分離領域１２０を形成する。続いて、半導体基板１０の所定の領域にゲート電極１０２を形成する。そして、ゲート絶縁膜１００及びゲート電極１０２の両側面にゲート側壁１０４を形成する。次に、ゲート電極１０２上に、キャップ層１０６を形成する。次に、キャップ層１０６及びゲート側壁１０４をマスクとして、半導体基板１０にエッチング処理を施す。第５の実施の形態においてエッチング処理によって半導体基板１０をエッチングする深さは、形成すべきソースドレイン領域１１５の厚さ以上となる深さである。
【００８９】
これにより、図１２Ａに示すように、キャップ層１０６及びゲート側壁１０４の直下を除く部分の半導体基板１０がエッチングされて凸領域１２ａが形成されると共に、半導体基板１０の表面１０ｃと、凸領域１２ａの側面である表面１０ａとが露出する。次に、図１２Ｂに示すように、半導体基板１０の表面、及び凸領域１２ａの側面に、ｈａｌｏ層１１０ｅをｉｎ ｓｉｔｕエピタキシャル成長させる。
【００９０】
次に、図１２Ｃに示すように、ｈａｌｏ層１１０ｅにエッチング処理を施して、凸領域１２ａのチャネル領域１０１の側面を露出させる。また、凸領域１２ａの近傍を除く半導体基板１０の表面に形成されたｈａｌｏ層１１０ｅも、エッチング処理により除去する。続いて、ソースドレイン領域１１５のｉｎ ｓｉｔｕエピタキシャル成長を実施して、図１２Ｄに示すように、エクステンション１１５ａを有するソースドレイン領域１１５を、半導体基板１０及びｈａｌｏ層１１０ｅ上に形成する。
【００９１】
第５の実施の形態においては、ｈａｌｏ層１１０ｅが所定の幅を有して形成されるので、ソースドレイン領域１１５のｉｎ ｓｉｔｕエピタキシャル成長により、自動的にエクステンション１１５ａを有するソースドレイン領域１１５が形成される。次に、第１の実施の形態と同様の工程を実施することにより、半導体素子１ｅが製造される。
【００９２】
（第５の実施の形態の効果）
本発明の第５の実施の形態に係る半導体素子１ｅの製造方法は、エクステンション１１５ａに対応する部分を除く凸領域１２ａの側面に、所定厚のｈａｌｏ層１１０ｅを形成して、ソースドレイン領域１１５のｉｎ ｓｉｔｕエピタキシャル成長を実施するので、ｈａｌｏ層１１０ｅの厚さに応じて、エクステンション１１５ａが自動的に形成される。これにより、第５の実施の形態においては、半導体素子１ｅの製造工程の工程数を低減させることができ、製造の手間、及び製造コストを低下でき、歩留りを向上させることができる。
【００９３】
［第５の実施の形態の変形例］
（第５の実施の形態の変形例に係る半導体素子の製造方法）
図１３Ａ及び図１３Ｂは、本発明の第５の実施の形態の変形例に係る半導体素子の製造工程の途中における部分断面の概要を示す。
【００９４】
第５の実施の形態の変形例に係る半導体素子の製造方法は、ソースドレイン領域１１６の形成方法を除き、第５の実施の形態に係る半導体素子１ｅの製造方法と略同一の工程を備える。したがって、相違点を除き詳細な説明は省略する。
【００９５】
第５の実施の形態の変形例では、まず、ソースドレイン領域１１６を構成する半導体材料を半導体基板１０及びｈａｌｏ層１１０ｅの上にエピタキシャル成長させる。このエピタキシャル成長は、ソースドレイン領域１１６に分散されるべき不純物を添加せずに実施する。これにより、図１３Ａに示すように、半導体基板１０及びｈａｌｏ層１１０ｅの上にソースドレイン領域１１６を構成する半導体材料からなる成長層１１４が形成される。成長層１１４は、一例として、Ｓｉから形成される。
【００９６】
次に、図１３Ｂに示すように、所定のイオンをイオン注入により成長層１１４に注入して、エクステンション１１６ａを有するソースドレイン領域１１６を形成する。成長層１１４に注入するイオンは、形成すべき半導体素子がｎ型のＭＯＳＦＥＴの場合、Ａｓ、Ｐ等のｎ型用の不純物のイオンである。また、半導体素子がｐ型のＭＯＳＦＥＴの場合、成長層１１４に注入するイオンは、Ｂ、Ｉｎ等のｐ型用の不純物のイオンである。なお、成長層１１４をｉｎ ｓｉｔｕエピタキシャル成長させ、その後、ｉｎ ｓｉｔｕエピタキシャル成長では成長層１１４に添加すべき不純物の濃度が十分でない場合に、所定のイオンを成長層１１４に更にイオン注入してソースドレイン領域１１６を形成することもできる。
【００９７】
［第６の実施の形態］
（半導体素子１ｆの構成）
図１４は、本発明の第６の実施の形態に係る半導体素子の部分断面の概要を示す。
【００９８】
第６の実施の形態に係る半導体素子１ｆは、ｈａｌｏ層１１０ｅとソースドレイン領域１１５との間にノンドープ層１８０を更に備える点を除き、第５の実施の形態に係る半導体素子１ｅと略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
【００９９】
第６の実施の形態に係る半導体素子１ｆは、少なくともｈａｌｏ層１１０ｅとソースドレイン領域１１５との間に、不純物がドープされていないノンドープ層１８０を備える。具体的に、ノンドープ層１８０は、エクステンション１１５ａとチャネル領域１０１の側面との間、ｈａｌｏ層１１０ｅとソースドレイン領域１１５との間、及び半導体基板１０とソースドレイン領域１１５との間に設けられる。第６の実施の形態では、ｈａｌｏ層１１０ｅは、凸領域１２ａの側面とｈａｌｏ層１１０ｅとの間、及びｈａｌｏ層１１０ｅとノンドープ層１８０との間にそれぞれ境界を有する。
【０１００】
ノンドープ層１８０は、一例として、不純物をドープしないＳｉから形成される。なお、本実施の形態において不純物をノンドープ層１８０にドープしないものの、ノンドープ層１８０に不可避的に混入する不純物は排除されない。また、ノンドープ層１８０は、ＳｉＧｅ等の半導体材料から形成することもできる。
【０１０１】
（半導体素子１ｆの製造方法）
図１５Ａ及び図１５Ｂは、本発明の第６の実施の形態に係る半導体素子の製造工程の途中における部分断面の概要を示す。
【０１０２】
第６の実施の形態に係る半導体素子１ｆの製造方法は、ｈａｌｏ層１１０ｅとソースドレイン領域１１５との間にノンドープ層１８０を更に形成する点を除き、第５の実施の形態に係る半導体素子１ｅの製造方法と略同一の工程を備える。したがって、相違点を除き詳細な説明は省略する。
【０１０３】
まず、図１５Ａに示すように、半導体層１０の表面、凸領域１２ａのチャネル領域１０１に対応する側面、及びｈａｌｏ層１１０ｅの表面に、所定厚のノンドープ層１８０をエピタキシャル成長させる。次に、図１５Ｂに示すように、エクステンション１１５ａを有するソースドレイン領域１１５をｉｎ ｓｉｔｕエピタキシャル成長させる。その他の工程は、第５の実施の形態と略同一である。
【０１０４】
図１６は、本発明の第６の実施の形態に係るノンドープ層の機能を説明する図である。
【０１０５】
図１６のグラフは、図１６に示したＡ−Ａ線におけるｈａｌｏ層１１０ｅとノンドープ層１８０とソースドレイン領域１１５とにおける不純物プロファイルを示す。
【０１０６】
第６の実施の形態に係る半導体素子１ｆにおいて、ｈａｌｏ層１１０ｅに含まれる不純物の濃度（ハロー濃度２００）は、グラフに示したように、ｈａｌｏ層１１０ｅの領域に集中している。そして、ｈａｌｏ層１１０ｅとノンドープ層１８０との界面を境にして、ハロー濃度２００は急激に減少する。また、ソースドレイン領域１１５に含まれる不純物の濃度（ソースドレイン濃度２１０）は、ソースドレイン領域１１５に集中している。そして、ソースドレイン領域１１５からノンドープ層１８０の側に向かって、ソースドレイン濃度２１０は徐々に減少する。なお、ハロー濃度２００のプロファイルとソースドレイン濃度２１０のプロファイルとが交差する点の不純物濃度を、バッティング濃度２２０と定義する。
【０１０７】
第６の実施の形態に係る半導体素子１ｆにおいて、仮にノンドープ層１８０がない場合を考えると、ソースドレイン濃度のプロファイルは、ノンドープ層１８０の厚さ分、ｈａｌｏ層１１０ｅの側に移動する（ソースドレイン濃度２１０ａ）。すると、ノンドープ層１８０がない場合におけるバッティング濃度２２０ａは、ノンドープ層１８０がある場合のバッティング濃度２２０に比べて高くなる。
【０１０８】
第６の実施の形態に係る半導体素子１ｆは、ｈａｌｏ層１１０ｅとソースドレイン領域１１５との間に所定の厚さを有するノンドープ層１８０を備えており、ノンドープ層１８０は、バッティング濃度２２０を低減させる機能を有する。
【０１０９】
（第６の実施の形態の効果）
第６の実施の形態に係る半導体素子１ｆは、ｈａｌｏ層１１０ｅとソースドレイン領域１１５との間にノンドープ層１８０を備えているので、バッティング濃度２２０を低減させることができ、ｈａｌｏ層１１０ｅとソースドレイン領域１１５との間に形成される空乏層を拡大させることができる。これにより、ｈａｌｏ層１１０ｅとソースドレイン領域１１５との間における接合容量を低減させることができるので、半導体素子１ｆを高速で動作させることができる。
【０１１０】
また、ノンドープ層１８０は、バッティング濃度を低減させることができるので、ｈａｌｏ層１１０ｅとソースドレイン領域１１５との間におけるジャンクションリークを低減させることができる。
【０１１１】
なお、第１から第６の実施の形態及びこれらの実施の形態の変形例に係るｈａｌｏ層は、ｈａｌｏ層と凸領域との境界、ｈａｌｏ層とエクステンションとの境界、及びｈａｌｏ層とソースドレイン領域との境界においてｈａｌｏ層の不純物濃度が急峻に変化する不純物プロファイルを有するが、この急峻な不純物プロファイルは、ｈａｌｏ層からこれらの境界を不可避的に拡散する不純物の存在を排除するものではない。
【０１１２】
以上、本発明の実施の形態を説明したが、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。
【図面の簡単な説明】
【０１１３】
【図１】第１の実施の形態に係る半導体素子の部分断面図である。
【図２Ａ】第１の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図２Ｂ】第１の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図２Ｃ】第１の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図２Ｄ】第１の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図２Ｅ】第１の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図２Ｆ】第１の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図２Ｇ】第１の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図２Ｈ】第１の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図２Ｉ】第１の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図３】第２の実施の形態に係る半導体素子の部分断面図である。
【図４】第２の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図５】第２の実施の形態の変形例に係る半導体素子の部分断面図である。
【図６】第２の実施の形態の変形例に係る半導体素子の製造工程の部分断面図である。
【図７】第３の実施の形態に係る半導体素子の部分断面図である。
【図８Ａ】第３の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図８Ｂ】第３の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図８Ｃ】第３の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図８Ｄ】第３の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図９】第４の実施の形態に係る半導体素子の部分断面図である。
【図１０】第４の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図１１】第５の実施の形態に係る半導体素子の部分断面図である。
【図１２Ａ】第５の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図１２Ｂ】第５の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図１２Ｃ】第５の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図１２Ｄ】第５の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図１３Ａ】第５の実施の形態の変形例に係る半導体素子の製造工程の部分断面図である。
【図１３Ｂ】第５の実施の形態の変形例に係る半導体素子の製造工程の部分断面図である。
【図１４】第６の実施の形態に係る半導体素子の部分断面図である。
【図１５Ａ】第６の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図１５Ｂ】第６の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図１６】第６の実施の形態に係るノンドープ層の機能の説明図である。
【符号の説明】
【０１１４】
１ 半導体素子、１０ 半導体基板、１２ 凸領域、 １００ ゲート絶縁膜、１０１ チャネル領域、１１０ ｈａｌｏ層、１１５ ソースドレイン領域、１１５ａ エクステンション
【技術分野】
【０００１】
本発明は、半導体素子及び半導体素子の製造方法に関する。
【背景技術】
【０００２】
従来、ゲートパターンの両側に不純物イオンをイオン注入することにより予備的なｈａｌｏ領域を形成した後、ゲートパターン側壁にスペーサを形成して予備的なｈａｌｏ領域の一部にエッチング処理を施すことにより、ｈａｌｏ領域を形成した半導体素子が知られている（例えば、特許文献１参照）。
【特許文献１】特開２００６−６０１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１に記載の半導体素子によれば、ｈａｌｏ領域をイオン注入により形成しているので、ｈａｌｏ領域の不純物がチャネル領域まで到達してチャネル領域における移動度が低下する。したがって、ｈａｌｏ領域の不純物濃度をイオン注入により増大させると、ゲートの微細化に伴ってチャネル領域に分布する不純物の濃度も増加するので、イオン注入によりｈａｌｏ領域を形成する手法では半導体素子の性能の向上には限界がある。
【０００４】
本発明の目的は、急峻な不純物分布のｈａｌｏ層を備える半導体素子及び半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、半導体基板に設けられる凸領域と、凸領域上に設けられるゲート絶縁膜と、ゲート絶縁膜の下の凸領域内に位置するチャネル領域と、凸領域の両側に設けられ、チャネル領域の両側にエクステンションを有するソースドレイン領域と、凸領域とソースドレイン領域との間に設けられ、凸領域と接触する部分に境界を有して設けられるｈａｌｏ層とを備える半導体素子を提供する。
【０００６】
また、本発明の他の一態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、ゲート電極の側面にゲート側壁を形成する工程と、ゲート側壁が形成されたゲート電極をマスクとして、半導体基板をエッチングする工程と、半導体基板をエッチングする工程においてエッチングされた半導体基板上に、ｈａｌｏ層をエピタキシャル成長させる工程と、ｈａｌｏ層上にソースドレイン領域をエピタキシャル成長させる工程とを備える半導体素子の製造方法を提供する。
【発明の効果】
【０００７】
本発明によれば、急峻な不純物分布のｈａｌｏ層を備える半導体素子及び半導体素子の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
［第１の実施の形態］
（半導体素子１の構成）
図１は、本発明の第１の実施の形態に係る半導体素子の部分断面の概要を示す。
【０００９】
第１の実施の形態に係る半導体素子１は、所定の高さの凸領域１２を所定の領域に有する半導体基板１０と、半導体基板１０の表面（すなわち、凸領域１２が設けられている領域を除く半導体基板１０の表面）及び凸領域１２の側面に接触して設けられるｈａｌｏ層１１０と、半導体基板１０及び凸領域１２と接触している側の反対側のｈａｌｏ層１１０の表面に接触すると共に、エクステンション１１５ａを有するソースドレイン領域１１５とを備える。
【００１０】
また、半導体素子１は、凸領域１２の上面にゲート絶縁膜１００を介して設けられるゲート電極１０２と、ゲート絶縁膜１００と接触している側の反対側のゲート電極１０２の表面に設けられるキャップ層１０６と、ゲート絶縁膜１００の側面、ゲート電極１０２の側面、及びキャップ層１０６の側面にそれぞれ接触して設けられるゲート側壁１０４とを備える。
【００１１】
更に、半導体素子１は、ソースドレイン領域１１５の表面、ゲート側壁１０４の表面、及びキャップ層１０６の表面にそれぞれ接触して設けられるライナー膜１２５と、ソースドレイン領域１１５とゲート側壁１０４とキャップ層１０６と接触している面の反対側のライナー膜１２５上に設けられる層間絶縁膜１３０とを備える。また、半導体素子１は、層間絶縁膜１３０及びライナー膜１２５の所定の領域を貫通して設けられ、下端においてソースドレイン領域１１５と電気的に接続するコンタクトプラグ１４０と、コンタクトプラグ１４０の上端と電気的に接続するコンタクト１５０とを備える。また、半導体素子１は、半導体素子が設けられる素子領域を分離する素子分離領域１２０を備える。
【００１２】
本実施の形態に係る半導体素子１は、一例として、トランジスタ（例えば、Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）である。具体的に、本実施の形態に係る半導体素子１は、３２ｎｍ ｎｏｄｅ以降の微細構造を有するトランジスタの一例である。
【００１３】
半導体基板１０は、所定の導電型を有する半導体材料から形成され、所定の厚さを有する。半導体基板１０は、一例として、シリコン（Ｓｉ）から形成される。また、半導体基板１０は、シリコンゲルマニウム（ＳｉＧｅ）又はＳｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）基板等から形成することもできる。素子分離領域１２０は、一例として、Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ（ＳＴＩ）構造を有して形成され、二酸化シリコン（ＳｉＯ２）等の絶縁性材料から形成される。
【００１４】
凸領域１２は、一例として、ｈａｌｏ層１１０を介してエクステンション１１５ａに挟まれる部分（以下、エクステンション１１５ａに対応する部分という）と、エクステンション１１５ａに対応する部分以外、つまり、エクステンション１１５ａに対応する部分を除いた部分であって、ｈａｌｏ層１１０を介してソースドレイン領域１１５に挟まれる部分（以下、ソースドレイン領域１１５に対応する部分という）とで異なる幅を有する。すなわち、第１の実施の形態に係る凸領域１２は、所定の高さの段差を有して形成される。具体的に、第１の実施の形態に係る凸領域１２は、エクステンション１１５ａに対応する部分の幅が、ソースドレイン領域１１５に対応する部分の幅よりも狭く形成される。そして、凸領域１２は、エクステンション１１５ａに対応する部分に、チャネル領域１０１を含む。
【００１５】
ｈａｌｏ層１１０は、凸領域１２とソースドレイン領域１１５との間であって、少なくともリークパスに該当する部分を含む領域に設けられる。具体的に、凸領域１２の断面において、少なくとも、凸領域１２の側面から凸領域１２の内側に向かって凸形状を有する部分１１２ａ及び部分１１２ｂに対応する領域に、ｈａｌｏ層１１０は設けられる。また、ｈａｌｏ層１１０は、半導体基板１０の表面と接触する部分、及び凸領域１２の側面と接触する部分、並びに、エクステンション１１５ａと接触する部分、及びソースドレイン領域１１５と接触する部分のそれぞれにおいて境界を有する。
【００１６】
具体的に、ｈａｌｏ層１１０は、ソースドレイン領域１１５と接触して形成される境界１１１ａを有しており、エクステンション１１５ａと接触して形成される境界１１１ｂを有する。また、ｈａｌｏ層１１０は、エクステンション１１５ａに対応する部分の凸領域１２の側面と接触して形成される境界１１１ｃを有しており、ソースドレイン領域１１５に対応する部分の凸領域１２の側面と接触して形成される境界１１１ｄを有する。
【００１７】
また、ｈａｌｏ層１１０は、所定の導電型の所定の濃度の不純物を含むＳｉ等の半導体材料から形成される。ここで、ｈａｌｏ層１１０が含む不純物の濃度は、一例として、ソースドレイン領域１１５間のパンチスルー電流を抑制するｈａｌｏ層１１０の機能が発現する濃度であって、ｈａｌｏ層１１０の厚さに応じて決定される濃度である。例えば、ｈａｌｏ層１１０は、１０１８ｃｍ−３オーダーの濃度で不純物を含む。ｈａｌｏ層１１０に含まれる不純物は、半導体素子１が第１導電型としてのｎ型の半導体素子としてのＭＯＳＦＥＴの場合、ｈａｌｏ層１１０を第２の導電型としてのｐ型にすることを目的として、ホウ素（Ｂ）、インジウム（Ｉｎ）等のｐ型用の不純物を用いる。一方、半導体素子１がｐ型の半導体素子としてのＭＯＳＦＥＴの場合、ｈａｌｏ層１１０をｎ型にすることを目的として、ヒ素（Ａｓ）、リン（Ｐ）等のｎ型用の不純物を用いる。
【００１８】
第１の実施の形態においてｈａｌｏ層１１０は、半導体基板１０、凸領域１２、及びエクステンション１１５ａを有するソースドレイン領域１１５のそれぞれと接触する部分に境界をそれぞれ有する。そして、これらの境界が存在することにより、半導体基板１０とｈａｌｏ層１１０との界面（界面Ａ）、凸領域１２とｈａｌｏ層１１０との界面（界面Ｂ）、並びにｈａｌｏ層１１０とソースドレイン領域１１５及びエクステンション１１５ａとの界面（界面Ｃ）のそれぞれにおいて、ｈａｌｏ層１１０に含まれる不純物の濃度は急峻に変化する。すなわち、ｈａｌｏ層１１０に含まれる不純物の濃度は、界面Ａ、界面Ｂ、及び界面Ｃを境としてｈａｌｏ層１１０の外側において急激に減少する。このような境界により、ｈａｌｏ層１１０の不純物の存在する領域は、ｈａｌｏ層１１０に実質的に限定される。
【００１９】
ソースドレイン領域１１５は、凸領域１２の両側面にｈａｌｏ層１１０を介して設けられる。また、ソースドレイン領域１１５は、チャネル領域１０１の両側に位置する領域にエクステンション１１５ａを有して設けられる。そして、ソースドレイン領域１１５は、所定の濃度の所定の導電型の不純物を含む半導体材料から形成される。例えば、ソースドレイン領域１１５は、Ｓｉ又はＳｉＧｅ等の半導体材料から形成される。半導体素子１がｎ型のＭＯＳＦＥＴの場合、ソースドレイン領域１１５は、Ａｓ、Ｐ等のｎ型用の不純物を含む。また、半導体素子１がｐ型のＭＯＳＦＥＴの場合、ソースドレイン領域１１５は、Ｂ、Ｉｎ等のｐ型用の不純物を含む。第１の実施の形態において、ソースドレイン領域１１５の不純物の濃度と、エクステンション１１５ａの不純物の濃度とは実質的に同一にすることができる。
【００２０】
ライナー膜１２５は、一例として、窒化ケイ素（ＳｉＮ）、ＳｉＯ２等の絶縁性材料から形成される。また、ゲート絶縁膜１００は、一例として、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、又は高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）等の絶縁性材料から形成される。また、ゲート側壁１０４は、一例として、ＳｉＮ等の絶縁性材料から形成される。
【００２１】
ゲート電極１０２は、所定の導電型の不純物を含む多結晶シリコン（ポリシリコン）又は多結晶シリコンゲルマニウムから所定の幅を有して形成される。例えば、半導体素子１がｎ型のＭＯＳＦＥＴの場合、ゲート電極１０２は、Ａｓ又はＰ等のｎ型用の不純物を含む。また、半導体素子１がｐ型のＭＯＳＦＥＴの場合、Ｂ又は二フッ化ホウ素（ＢＦ２）等のｐ型用の不純物を含む。また、ゲート電極１０２は、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、又はアルミニウム（Ａｌ）等の金属材料、若しくはこれら金属材料の化合物等からなるメタルゲート電極から形成することもできる。更に、キャップ層１０６は、一例として、ＳｉＮ等の絶縁性材料から所定の厚さを有して形成することができる。
【００２２】
層間絶縁膜１３０は、ライナー膜１２５に対して選択的にエッチングできる絶縁性材料から形成される。層間絶縁膜１３０は、例えば、ライナー膜１２５がＳｉＮから形成される場合、一例として、ＳｉＯ２から形成される。層間絶縁膜１３０は、ＳｉＯ２にカーボン（Ｃ）を添加したＳｉＯＣ、窒素（Ｎ）を添加したＳｉＯＮ、フッ素（Ｆ）を添加したＳｉＯＦ、Ｂ及びＰを添加したＢＰＳＧ等のシリコン酸化物、ＳｉＯＣＨ、ポリメチルシロキサン、ポリアリーレン、ベンゾオキサボール等の有機絶縁材料から形成することもできる。
【００２３】
コンタクトプラグ１４０は、導電性材料から形成され、例えば、銅（Ｃｕ）、Ａｌ、金（Ａｕ）、銀（Ａｇ）、Ｗ、Ｍｏ、亜鉛（Ｚｎ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ロジウム（Ｒｈ）、又は鉄（Ｆｅ）等のプラグ材料としての金属材料を含んで形成される。また、コンタクト１５０は、導電性材料から所定のパターンを有して形成される。コンタクト１５０はそれぞれ、一例として、Ｃｕ、Ａｌ、Ａｕ、Ａｇ、又はＷ等の金属材料を含んで形成される。
【００２４】
（変形例）
本実施の形態において、凸領域１２は、半導体基板１０の表面に略垂直な面と半導体基板１０の表面に略平行な面とを有して構成されているが、ｈａｌｏ層１１０と凸領域１２との間にｈａｌｏ層１１０と凸領域１２とが接触することにより形成される境界が存在する限り、凸領域１２の形状は本実施の形態に限られない。例えば、半導体基板１０の表面に対して所定の角度で傾斜する傾斜面を凸領域１２が有するように、凸領域１２を形成することができる。また、湾曲した面を凸領域１２が有するように、凸領域１２を形成することもできる。
【００２５】
（半導体素子１の製造方法）
図２Ａから図２Ｉは、本発明の第１の実施の形態に係る半導体素子の製造工程の部分断面の概要を示す。
【００２６】
まず、シリコンから形成される半導体基板１０に、複数の半導体素子１を形成する領域をそれぞれ分離する素子分離領域１２０を形成する（図示しない）。続いて、半導体基板１０の所定の領域に、ＳｉＯ２から形成されるゲート絶縁膜１００を介してポリシリコンから形成されるゲート電極１０２を形成する。そして、ゲート絶縁膜１００及びゲート電極１０２の両側壁に、エクステンション１１５ａの領域を規定するオフセットスペーサとしての機能を有するゲート側壁１０４を形成する。ゲート絶縁膜１００と、ゲート電極１０２と、ゲート側壁１０４とは、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法等の成膜法、及びフォトリソグラフィー法を用いて形成する。
【００２７】
次に、ゲート電極１０２上に、キャップ層１０６を形成する。キャップ層１０６は、一例として、ＣＶＤ法を用いて形成する（図２Ａ）。なお、キャップ層１０６は、後の工程において実施するエッチング処理、エピタキシャル成長等からゲート電極１０２が変質することを防止する。
【００２８】
次に、キャップ層１０６及びゲート側壁１０４をマスクとして、半導体基板１０にエッチング処理を施す。エッチング処理は、一例として、ドライエッチング処理としての反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）法を用いることができる。これにより、図２Ｂに示すように、キャップ層１０６及びゲート側壁１０４の直下を除く部分の半導体基板１０がエッチングされ、半導体基板１０の表面１０ｂ（ゲート絶縁膜１００と半導体基板１０との界面に略水平な表面）と、表面１０ｂに略垂直な表面１０ａが形成される。
【００２９】
ここで、ドライエッチング処理によって半導体基板１０をエッチングする深さは、半導体基板１０の表面とゲート絶縁膜１００とが接触する面と、ドライエッチング処理により形成される半導体基板１０の表面１０ｂとの距離が、少なくとも、製造されるべき半導体素子１が備えるエクステンション１１５ａの厚さ以上となる深さである。
【００３０】
次に、図２Ｃに示すように、ゲート側壁１０４及び半導体基板１０の表面１０ａにスペーサ１６０を形成する。スペーサ１６０は、例えば、ＳｉＮ等の絶縁性材料を半導体基板１０及びゲート側壁１０４並びにキャップ層１０６上に成膜した後、成膜した層にドライエッチング処理を施して形成する。また、スペーサ１６０は、フォトレジストから形成することもできる。
【００３１】
次に、図２Ｄに示すように、スペーサ１６０をマスクとして、半導体基板１０にドライエッチング処理を施す。これにより、スペーサ１６０の直下を除く部分の半導体基板１０がエッチングされ、半導体基板１０の表面１０ｃ（ゲート絶縁膜１００と半導体基板１０との界面に略水平な表面）と、表面１０ｃに略垂直な表面１０ａが形成され、凸領域１２が形成される。なお、スペーサ１６０をマスクとして、半導体基板１０にウェットエッチング処理を施すことにより、凸領域１２を形成することもできる。
【００３２】
ここで、図２Ｄの工程におけるドライエッチング処理によって半導体基板１０をエッチングする深さは、半導体基板１０の表面とゲート絶縁膜１００とが接触する面と、ドライエッチング処理により形成される半導体基板１０の表面１０ｃとの距離が、少なくとも、製造されるべき半導体素子１が備えるソースドレイン領域１１５の厚さ以上となる深さである。
【００３３】
次に、図２Ｅに示すように、スペーサ１６０を除去する。これにより、半導体基板１０及び凸領域１２と、後に形成されるｈａｌｏ層１１０との境界としての凸領域１２の表面１０ａ及び１０ｄと、半導体基板１０の表面１０ｃが形成される。すなわち、第１の実施の形態においては、半導体基板１０にエッチング処理を施すことにより、半導体基板１０及び凸領域１２と、ｈａｌｏ層１１０との境界が決定される。
【００３４】
次に、図２Ｆに示すように、半導体基板１０の表面、及び凸領域１２の側面に、ｈａｌｏ層１１０をエピタキシャル成長させる。ｈａｌｏ層１１０は、半導体基板１０の表面及び凸領域１２の表面に沿ってエピタキシャル成長する。具体的に、ｈａｌｏ層１１０を構成する半導体材料の原料と、成長させるｈａｌｏ層１１０に含ませるべき不純物の原料とを同時に用い、半導体基板１０及び凸領域１２の側面に半導体層をエピタキシャル成長させつつ、エピタキシャル成長している半導体層に不純物を添加することにより、半導体基板１０及び凸領域１２の側面にｈａｌｏ層１１０を形成する。なお、エピタキシャル成長中に所定の不純物を添加しながら半導体層を結晶成長させるエピタキシャル成長を、以下、ｉｎ ｓｉｔｕエピタキシャル成長という。そして、ｈａｌｏ層１１０は、ｉｎ ｓｉｔｕエピタキシャル成長によって、所定の膜厚に制御されて形成される。
【００３５】
ここで、図２Ｆに示すように、ｈａｌｏ層１１０が形成されると、凸領域１２の側面のうち、エクステンション１１５ａに対応する部分とｈａｌｏ層１１０とが接触する部分に境界１１１ｃが形成され、凸領域１２の側面のうち、エクステンション１１５ａに対応する部分を除く部分（ソースドレイン領域１１５に対応する部分）とｈａｌｏ層１１０とが接触する部分に境界１１１ｄが形成される。更に、ｈａｌｏ層１１０は、凸領域１２のリークパスになり得る部分１１２ａ及び部分１１２ｂに少なくとも接触して形成される。
【００３６】
次に、図２Ｇに示すように、ｈａｌｏ層１１０の上に、所定の半導体層をｉｎ ｓｉｔｕエピタキシャル成長させる。本実施の形態において凸領域１２は、エクステンション１１５ａに対応する部分の幅が、ソースドレイン領域１１５に対応する部分の幅より狭い。したがって、所定の半導体層をｉｎ ｓｉｔｕエピタキシャル成長させるだけで、凸領域１２の形状に応じたエクステンション１１５ａを有したソースドレイン領域１１５が形成される。
【００３７】
エクステンション１１５ａを有するソースドレイン領域１１５のｉｎ ｓｉｔｕエピタキシャル成長は、ソースドレイン領域１１５を形成する半導体に添加する所定の濃度の所定の不純物を添加しつつ実施する。なお、ソースドレイン領域１１５のｉｎ ｓｉｔｕエピタキシャル成長は、半導体基板１０側からエクステンション１１５ａの側への結晶成長の進行に応じて、添加する不純物濃度を変化させることもできる。
【００３８】
ここで、エクステンション１１５ａを有したソースドレイン領域１１５が形成されると、ｈａｌｏ層１１０の表面とエクステンション１１５ａとが接触する部分とに境界１１１ｂが形成され、ｈａｌｏ層１１０の表面とソースドレイン領域１１５とが接触する部分に境界１１１ａが形成される。なお、ｉｎ ｓｉｔｕエピタキシャル成長後において、エクステンション１１５ａの不純物濃度、及びソースドレイン領域１１５の不純物濃度が、製造すべき半導体素子１に要される不純物濃度に満たない場合、エクステンション１１５ａ及びソースドレイン領域１１５に対して、所定の導電型の不純物のイオンをイオン注入する。
【００３９】
続いて、ｈａｌｏ層１１０に含まれる不純物と、エクステンション１１５ａに含まれる不純物と、ソースドレイン領域１１５に含まれる不純物とのそれぞれを活性化させることを目的として、エクステンション１１５ａを有したソースドレイン領域１１５を形成した後、Ｓｐｉｋｅ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ（Ｓｐｉｋｅ ＲＴＡ）、又はＭｉｌｌｉ Ｓｅｃｏｎｄ Ａｎｎｅａｌｉｎｇ（ＭＳＡ）等の熱処理を施す。
【００４０】
次に、図２Ｈに示すように、ソースドレイン領域１１５の表面、ゲート側壁１０４の表面、及びキャップ層１０６の表面に接触するライナー膜１２５を形成する。続いて、ライナー膜１２５の上に、層間絶縁膜１３０をＣＶＤ法等により形成する。そして、層間絶縁膜１３０及びライナー膜１２５の所定の位置に、フォトリソグラフィー法及びＲＩＥ法等を用いて、所定の溝を形成した後、スパッタリング法等を用いて、コンタクトプラグ１４０を構成する材料からなるプラグ材料膜を、層間絶縁膜１３０及びライナー膜１２５に形成した溝に充填させつつ層間絶縁膜１３０上に堆積させる。
【００４１】
続いて、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法等により層間絶縁膜１３０の上面をストッパとしてプラグ材料膜に平坦化処理を施す。これにより、コンタクトプラグ１４０を形成する。そして、フォトリソグラフィー法及びＲＩＥ法等を用いて層間絶縁膜１３０の表面上に、コンタクト１５０を形成すべき領域が露出したマスクパターンを形成する。コンタクト１５０を形成すべき領域は、少なくともコンタクトプラグ１４０の上端が露出している領域を含む領域である。続いて、スパッタリング法等により、コンタクト１５０を形成すべき領域に、コンタクト１５０を構成する材料を成膜する。コンタクト１５０を形成後、マスクパターンを除去する。
【００４２】
以上の工程を経ることにより、図２Ｉに示すような、第１の実施の形態に係る半導体素子１が製造される。
【００４３】
（第１の実施の形態の効果）
第１の実施の形態に係る半導体素子１は、エッチングによって半導体基板１０に形成した凸領域１２の表面に、所定の濃度の所定の不純物を含むｈａｌｏ層１１０をエピタキシャル成長させるので、短チャネル効果の抑制が要求される部分に限定してｈａｌｏ層１１０を形成できる。したがって、第１の実施の形態に係る半導体素子１によれば、ｈａｌｏ層１１０の不純物がｈａｌｏ層１１０を形成すべき場所以外に分布することを抑制できる。
【００４４】
また、第１の実施の形態に係る半導体素子１は、エッチングによって半導体基板１０に形成した凸領域１２の表面に、所定の濃度の所定の不純物を含むｈａｌｏ層１１０をｉｎ ｓｉｔｕエピタキシャル成長させるので、ｈａｌｏ層１１０と凸領域１２との間、及びｈａｌｏ層１１０とソースドレイン領域１１５との間に境界が形成される。これにより、ｈａｌｏ層１１０に含まれる不純物の濃度のプロファイルは、少なくともイオン注入によりｈａｌｏ領域を形成する場合に比べて、急峻な傾きのプロファイルとなる。そして、ｈａｌｏ層１１０の領域内に不純物を分布させることができるので、ｈａｌｏ層１１０における不純物濃度を高濃度にすることができる。なお、イオン注入によりｈａｌｏ領域を形成する場合、イオン注入したイオンは注入した領域から拡散するので、ｈａｌｏ領域は境界を有さずに形成され、ｈａｌｏ領域とｈａｌｏ領域を包囲する半導体との間にｈａｌｏ領域の不純物の濃度が急峻に変化する領域は存在しない。
【００４５】
したがって、第１の実施の形態に係る半導体素子１は、ｈａｌｏ層１１０によって短チャネル効果の抑制を効率的にできると共に、ｈａｌｏ層１１０に含まれる不純物がチャネル領域１０１に拡がることを抑制できるので、チャネル領域１０１の移動度の低下を抑制できる。すなわち、第１の実施の形態に係る半導体素子１によれば、ｈａｌｏ層１１０の不純物がｈａｌｏ層１１０を形成すべき場所以外に分布することを抑制できるので、短チャネル効果の抑制と、チャネル領域１０１の移動度の低下の抑制に伴う駆動力の低下の抑制とを両立させることができる。
【００４６】
更に、第１の実施の形態に係る半導体素子１は、エピタキシャル成長によりｈａｌｏ層１１０を形成するので、ｈａｌｏ領域をイオン注入により形成する場合に比べて、半導体基板１０及び凸領域１２に与える結晶ダメージは実質的に無視し得る。したがって、第１の実施の形態においては、ｈａｌｏ層１２に含まれる不純物が、結晶欠陥を通じてチャネル層１０１に拡散することを抑制できる。
【００４７】
［第２の実施の形態］
（半導体素子１ａの構成）
図３は、本発明の第２の実施の形態に係る半導体素子の部分断面の概要を示す。
【００４８】
第２の実施の形態に係る半導体素子１ａは、第１の実施の形態に係る半導体素子１と、ｈａｌｏ層１１０ａの形状が異なる点を除き、半導体素子１と略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
【００４９】
第２の実施の形態に係るｈａｌｏ層１１０ａは、チャネル領域１０１を除く凸領域１２の側面と、半導体基板１０の表面とに接触して設けられる。したがって、第２の実施の形態においてエクステンション１１５ａは、チャネル領域１０１の側面に直接に接触して設けられる。なお、ｈａｌｏ層１１０ａは、リークパスの発生等の短チャネル効果を抑制する機能が発現する厚さを有して形成される。
【００５０】
ｈａｌｏ層１１０ａは、ソースドレイン領域１１５と接触して形成される境界１１１ａを有しており、エクステンション１１５ａと接触して形成される境界１１１ｂを有する。また、ｈａｌｏ層１１０ａは、チャネル領域１０１に対応する部分の凸領域１２の側面を除く凸領域１２の側面と接触して形成される境界１１１ｃを有しており、エクステンション１１５ａの部分を除くソースドレイン領域１１５に対応する部分の凸領域１２の側面と接触して形成される境界１１１ｄを有する。
【００５１】
（半導体素子１ａの製造方法）
図４は、本発明の第２の実施の形態に係る半導体素子の製造工程の途中における部分断面の概要を示す。
【００５２】
第２の実施の形態に係る半導体素子１ａの製造方法は、第１の実施の形態に係る半導体素子１の製造方法とは、ｉｎ ｓｉｔｕエピタキシャル成長したｈａｌｏ層に対してエッチング処理を施す点を除き、第１の実施の形態と略同一の工程を備える。したがって、相違点を除き詳細な説明は省略する。
【００５３】
まず、第１の実施の形態に係る半導体素子１の製造方法と同様に、ｉｎ ｓｉｔｕエピタキシャル成長によりｈａｌｏ層を形成する（例えば、図２Ａから図２Ｆ）。そして、形成したｈａｌｏ層にドライエッチング処理を施すことにより、図４に示すように、エクステンション１１５ａと接触する領域である接触領域１０１ａを露出させる。露出した接触領域１０１ａは、エクステンション１１５ａとチャネル領域１０１との間の電流経路に該当する領域である。なお、ｈａｌｏ層に施すドライエッチング処理によってエッチングされるｈａｌｏ層のエッチング量がｉｎ ｓｉｔｕエピタキシャル成長により成長したｈａｌｏ層の厚さに比べて薄い場合、半導体基板１０上にｈａｌｏ層が残存する。続いて、第１の実施の形態と同様の工程を経ることにより、第２の実施の形態に係る半導体素子１ａを製造することができる。
【００５４】
（第２の実施の形態の効果）
第２の実施の形態に係る半導体素子１ａは、ｈａｌｏ層１１０ａによって短チャネル効果を抑制することができると共に、ソースドレイン電流の電流経路であるチャネル領域１０１とエクステンション１１５ａとを直接、接触させることができるので、駆動電流を増大させることができる。
【００５５】
［第２の実施の形態の変形例］
（半導体素子１ｂの構成）
図５は、本発明の第２の実施の形態の変形例に係る半導体素子の部分断面の概要を示す。
【００５６】
第２の実施の形態の変形例に係る半導体素子１ｂは、第２の実施の形態に係る半導体素子１ａと、ｈａｌｏ層１１０ｂの形状が異なる点を除き、半導体素子１ａと略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
【００５７】
第２の実施の形態の変形例に係るｈａｌｏ層１１０ｂは、リークパスになり得る部分１１２ａ及び部分１１２ｂと、チャネル領域１０１を除く凸領域１２の側面とに接触して設けられる。すなわち、ｈａｌｏ層１１０ｂは、第２の実施の形態に係るｈａｌｏ層１１０ａと異なり、凸領域１２の近傍を除く半導体基板１０の表面上には設けられていない。
【００５８】
例えば、ｈａｌｏ層１１０ｂは、凸領域１２のエクステンション１１５ａに対応する部分の側面であって、チャネル領域１０１を除く凸領域１２の側面と、エクステンション１１５ａを除くソースドレイン領域１１５に対応する凸領域１２の側面とに接触して設けられる。すなわち、ｈａｌｏ層１１０ｂは、チャネル領域１０１に対応する凸領域１２の側面と、リークパスに大きな影響を与えない凸領域１２の部分、例えば、凸領域１２とソースドレイン領域１１５とが接触する凸領域１２の露出部分１１２ｃとを除く凸領域１２の側面に設けられる。
【００５９】
（半導体素子１ｂの製造方法）
図６は、本発明の第２の実施の形態の変形例に係る半導体素子の製造工程の途中における部分断面の概要を示す。
【００６０】
第２の実施の形態の変形例に係る半導体素子１ｂの製造方法は、第２の実施の形態に係る半導体素子１ａの製造方法とは、ｉｎ ｓｉｔｕエピタキシャル成長したｈａｌｏ層に対してエッチング処理を施す場合におけるエッチング量が異なる点を除き、第２の実施の形態と略同一の工程を備える。したがって、相違点を除き詳細な説明は省略する。
【００６１】
まず、第１の実施の形態に係る半導体素子１の製造方法と同様に、ｉｎ ｓｉｔｕエピタキシャル成長によりｈａｌｏ層を形成する（例えば、図２Ａから図２Ｆ）。そして、形成したｈａｌｏ層にドライエッチング処理を施して、図６に示すように、エクステンション１１５ａと接触する領域である接触領域１０１ｂを露出させる。また、凸領域１２とソースドレイン領域１１５とが接触する領域に対応する部分である露出部分１１２ｃが形成される。
【００６２】
ここで、ドライエッチング処理によるエッチング量は、凸領域１２の近傍を除く半導体基板１０の表面１０ｃ上に形成されたｈａｌｏ層が取り除かれる量に設定される。これにより、半導体基板１０の表面に形成されたｈａｌｏ層が除去されて、半導体基板１０の表面１０ｃが露出する。続いて、第１の実施の形態と同様の工程を経ることにより、第２の実施の形態の変形例に係る半導体素子１ｂを製造することができる。
【００６３】
（第２の実施の形態の変形例の効果）
第２の実施の形態の変形例に係る半導体素子１ｂにおいては、ソースドレイン領域１１５と半導体基板１０とが直接に接触するので、ソースドレイン領域１１５と半導体基板１０との間の接合容量を低下させることができる。これにより、半導体素子１ｂの動作速度を向上させることができる。
【００６４】
［第３の実施の形態］
（半導体素子１ｃの構成）
図７は、本発明の第３の実施の形態に係る半導体素子の部分断面の概要を示す。
【００６５】
第３の実施の形態に係る半導体素子１ｃは、第２の実施の形態の変形例に係る半導体素子１と、ｈａｌｏ層１１０ｃの形状が異なる点を除き、半導体素子１ｂと略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
【００６６】
第３の実施の形態に係るｈａｌｏ層１１０ｃは、リークパスになり得る部分１１２ａ及び部分１１２ｂと、チャネル領域１０１を除く凸領域１２の側面とに接触して設けられる。更に、ｈａｌｏ層１１０ｃは、半導体基板１０の表面から離れて形成される。すなわち、ソースドレイン領域１１５は、ｈａｌｏ層１１０ｃと半導体基板１０との間に位置する領域１１５ｂを有して形成される。
【００６７】
例えば、ｈａｌｏ層１１０ｃは、凸領域１２のエクステンション１１５ａに対応する部分の側面であって、チャネル領域１０１を除く凸領域１２の側面と、エクステンション１１５ａを除くソースドレイン領域１１５に対応する凸領域１２の側面の一部とに接触して設けられる。すなわち、ｈａｌｏ層１１０ｃは、チャネル領域１０１に対応する凸領域１２の側面と、リークパスに大きな影響を与えない凸領域１２の部分、例えば、凸領域１２とソースドレイン領域１１５とが接触する凸領域１２の露出部分１１２ｃとを除く凸領域１２の側面の一部に、半導体基板１０の表面から離れて形成される。
【００６８】
（半導体素子１ｃの製造方法）
図８Ａから図８Ｄは、本発明の第３の実施の形態に係る半導体素子の製造工程の途中における部分断面の概要を示す。
【００６９】
第３の実施の形態に係る半導体素子１ｃの製造方法は、第１の実施の形態に係る半導体素子１の製造方法とは、所望の領域に選択的にｈａｌｏ層１１０をエピタキシャル成長させる点を除き、第１の実施の形態と略同一の工程を備える。したがって、相違点を除き詳細な説明は省略する。
【００７０】
まず、第１の実施の形態の製造方法の図２Ａから図２Ｄの記載で説明した方法と同様にして、ゲート側壁１０４と凸領域１２の側面の一部にスペーサ１６０を形成した半導体基板１０を形成する。次に、この半導体基板１０の表面１０ｃに、エピタキシャル成長抑制物質としての所定のイオンを注入する。これにより、図８Ａに示すように、半導体基板の表面１０ｃから所定の深さを有するイオン注入領域１７０が形成される。第３の実施の形態において、イオン注入領域１７０を形成するイオンは、一例として、カーボン（Ｃ）である。そして、イオン注入領域１７０のＣ濃度は、例えば、１×１０２１ｃｍ−３程度に設定される。
【００７１】
次に、図８Ｂに示すように、スペーサ１６０を除去する。これにより、半導体基板１０及び凸領域１２と、後に形成されるｈａｌｏ層１１０との境界としての凸領域１２の表面１０ａ及び１０ｄが形成される。一方、第３の実施の形態において、凸領域１２を除く半導体基板１０の表面は、イオン注入領域１７０で覆われている。
【００７２】
次に、図８Ｃに示すように、凸領域１２の側面に、ｈａｌｏ層１１０をｉｎ ｓｉｔｕエピタキシャル成長させる。ｈａｌｏ層１１０がＳｉから形成される場合、イオン注入領域１７０上にＳｉはエピタキシャル成長しない。すなわち、本実施の形態に係るｈａｌｏ層１１０は、実質的に凸領域１２の側面にだけに選択的に形成される。これは、高濃度のＣが注入された領域がエピタキシャル成長を抑制する領域として機能するので、半導体基板１０としてのシリコン基板のイオン注入領域１７０の表面上に、シリコンがエピタキシャル成長しないからである。
【００７３】
次に、イオン注入領域１７０に対して酸化処理を施して、イオン注入領域１７０を酸化させる。そして、酸化したイオン注入領域１７０に対して酸処理を施すことにより、図８Ｄに示すように、酸化したイオン注入領域１７０を剥離する。これにより、半導体基板１０の表面１０ｆと、ｈａｌｏ層１１０ｃが形成されていない凸領域１２の側面の一部の表面１０ｅとが露出する。また、この酸処理により、ｈａｌｏ層１１０の一部も剥離、又はエッチングされ、少なくともチャネル領域１０１に対応する凸領域１２の側面１１２ｄが露出したｈａｌｏ層１１０ｃが形成される。なお、酸処理には、希フッ酸（ＤＨＦ）、又はバッファードフッ酸（ＢＨＦ）を含む薬液を用いることができる。
【００７４】
続いて、第１の実施の形態と同様の工程（例えば、図２Ｇから図２Ｉに対応する工程）を経ることにより、第３の実施の形態に係る半導体素子１ｃを製造することができる。
【００７５】
（第３の実施の形態の効果）
第３の実施の形態に係る半導体素子１ｃにおいては、ｈａｌｏ層１１０ｃにより短チャネル効果を抑制できると共に、ソースドレイン領域１１５と半導体基板１０とが直接に接触するので、ソースドレイン領域１１５と半導体基板１０との間の接合容量の増加を抑制することができる。これにより、半導体素子１ｃの動作速度を向上させることができる。
【００７６】
［第４の実施の形態］
（半導体素子１ｄの構成）
図９は、本発明の第４の実施の形態に係る半導体素子の部分断面の概要を示す。
【００７７】
第４の実施の形態に係る半導体素子１ｄは、第３の実施の形態と異なり、イオン注入領域１７０を備える点を除き、半導体素子１ｃと略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
【００７８】
第４の実施の形態に係るｈａｌｏ層１１０ｄは、リークパスになり得る部分１１２ａ及びリークパスになり得る部分１１２ｂと、チャネル領域１０１を除く凸領域１２の側面とに接触して設けられる。更に、ｈａｌｏ層１１０ｄは、半導体基板１０の表面から離れて形成される。また、半導体基板１０とソースドレイン領域１１５との間には、イオン注入領域１７０が設けられる。
【００７９】
（半導体素子１ｄの製造方法）
図１０は、本発明の第４の実施の形態に係る半導体素子の製造工程の途中における部分断面の概要を示す。
【００８０】
まず、第３の実施の形態の図８Ａから図８Ｃにおける上記説明と同様の工程により、凸領域１２の側面に、ｈａｌｏ層１１０をｉｎ ｓｉｔｕエピタキシャル成長させる。そして、ｈａｌｏ層１１０に対してドライエッチング処理を施して、図１０に示すように、チャネル領域１０１に対応する凸領域１２の側面に露出部分１０１ｂを形成する。露出部分１０１ｂは、半導体素子１ｄが完成した時に、エクステンション１１５ａとチャネル領域１０１とが直接に接触する部分となる。続いて、イオン注入領域１７０に酸化処理を施さずに、第１の実施の形態と同様にソースドレイン領域１１５をｉｎ ｓｉｔｕエピタキシャル成長させる。そして、第１の実施の形態と同様の工程を経ることにより、第４の実施の形態に係る半導体素子１ｄを製造する。
【００８１】
（第４の実施の形態の効果）
第４の実施の形態に係る半導体素子１ｄの製造方法は、半導体基板１０の表面に形成したイオン注入領域１７０を除去しないので、ｈａｌｏ層１１０の厚さを所定の厚さに保持したまま、簡易な工程により半導体素子１ｄを製造することができる。したがって、第４の実施の形態によれば、短チャネル効果を効率的に抑制できると共に、製造工程の簡略化、製造コストの低減、及び歩留りの向上を図ることができる。
【００８２】
［第５の実施の形態］
（半導体素子１ｅの構成）
図１１は、本発明の第５の実施の形態に係る半導体素子の部分断面の概要を示す。
【００８３】
第５の実施の形態に係る半導体素子１ｅは、第３の実施の形態に係る半導体素子１ｃと比べて、凸領域１２ａが段差を実質的に有さない点を除き、半導体素子１ｃと略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
【００８４】
第５の実施の形態に係る半導体素子１ｅは、凸領域１２ａを所定の領域に有する半導体基板１０と、半導体基板１０の表面の一部、及び凸領域１２ａの側面の所定の領域に接触して設けられるｈａｌｏ層１１０ｅと、凸領域１２ａと接触している面の反対側のｈａｌｏ層１１０ｅの表面に接触すると共に、エクステンション１１５ａを有するソースドレイン領域１１５とを備える。
【００８５】
凸領域１２ａは、一例として、ゲート絶縁膜１００と凸領域１２ａの上端とが接触する面から半導体基板１０の表面（ソースドレイン領域１１５と半導体基板１０とが接触する面）まで、実質的に同一の幅を有する。つまり、凸領域１２ａは、エクステンション１１５ａに対応する部分の幅と、ソースドレイン領域１１５に対応する部分の幅とが実質的に同一の幅を有して形成される。すなわち、第５の実施の形態に係る凸領域１２ａは、段差を有さずに形成される。
【００８６】
ｈａｌｏ層１１０ｅは、凸領域１２ａの側面とソースドレイン領域１１５との間に設けられる。具体的に、ｈａｌｏ層１１０ｅは、凸領域１２ａのチャネル領域１０１の側面を除く凸領域１２ａの側面に接触して設けられる。そして、ｈａｌｏ層１１０ｅと凸領域１２ａの側面とが接触する部分に境界１１１ｃが形成され、ｈａｌｏ層１１０ｅとソースドレイン領域１１５及びエクステンション１１５ａとが接触する部分に境界１１１ａが形成される。
【００８７】
（半導体素子１ｅの製造方法）
図１２Ａから図１２Ｄは、本発明の第５の実施の形態に係る半導体素子の製造工程の途中における部分断面の概要を示す。
【００８８】
まず、半導体基板１０に、複数の半導体素子１ｅを形成する領域をそれぞれ分離する素子分離領域１２０を形成する。続いて、半導体基板１０の所定の領域にゲート電極１０２を形成する。そして、ゲート絶縁膜１００及びゲート電極１０２の両側面にゲート側壁１０４を形成する。次に、ゲート電極１０２上に、キャップ層１０６を形成する。次に、キャップ層１０６及びゲート側壁１０４をマスクとして、半導体基板１０にエッチング処理を施す。第５の実施の形態においてエッチング処理によって半導体基板１０をエッチングする深さは、形成すべきソースドレイン領域１１５の厚さ以上となる深さである。
【００８９】
これにより、図１２Ａに示すように、キャップ層１０６及びゲート側壁１０４の直下を除く部分の半導体基板１０がエッチングされて凸領域１２ａが形成されると共に、半導体基板１０の表面１０ｃと、凸領域１２ａの側面である表面１０ａとが露出する。次に、図１２Ｂに示すように、半導体基板１０の表面、及び凸領域１２ａの側面に、ｈａｌｏ層１１０ｅをｉｎ ｓｉｔｕエピタキシャル成長させる。
【００９０】
次に、図１２Ｃに示すように、ｈａｌｏ層１１０ｅにエッチング処理を施して、凸領域１２ａのチャネル領域１０１の側面を露出させる。また、凸領域１２ａの近傍を除く半導体基板１０の表面に形成されたｈａｌｏ層１１０ｅも、エッチング処理により除去する。続いて、ソースドレイン領域１１５のｉｎ ｓｉｔｕエピタキシャル成長を実施して、図１２Ｄに示すように、エクステンション１１５ａを有するソースドレイン領域１１５を、半導体基板１０及びｈａｌｏ層１１０ｅ上に形成する。
【００９１】
第５の実施の形態においては、ｈａｌｏ層１１０ｅが所定の幅を有して形成されるので、ソースドレイン領域１１５のｉｎ ｓｉｔｕエピタキシャル成長により、自動的にエクステンション１１５ａを有するソースドレイン領域１１５が形成される。次に、第１の実施の形態と同様の工程を実施することにより、半導体素子１ｅが製造される。
【００９２】
（第５の実施の形態の効果）
本発明の第５の実施の形態に係る半導体素子１ｅの製造方法は、エクステンション１１５ａに対応する部分を除く凸領域１２ａの側面に、所定厚のｈａｌｏ層１１０ｅを形成して、ソースドレイン領域１１５のｉｎ ｓｉｔｕエピタキシャル成長を実施するので、ｈａｌｏ層１１０ｅの厚さに応じて、エクステンション１１５ａが自動的に形成される。これにより、第５の実施の形態においては、半導体素子１ｅの製造工程の工程数を低減させることができ、製造の手間、及び製造コストを低下でき、歩留りを向上させることができる。
【００９３】
［第５の実施の形態の変形例］
（第５の実施の形態の変形例に係る半導体素子の製造方法）
図１３Ａ及び図１３Ｂは、本発明の第５の実施の形態の変形例に係る半導体素子の製造工程の途中における部分断面の概要を示す。
【００９４】
第５の実施の形態の変形例に係る半導体素子の製造方法は、ソースドレイン領域１１６の形成方法を除き、第５の実施の形態に係る半導体素子１ｅの製造方法と略同一の工程を備える。したがって、相違点を除き詳細な説明は省略する。
【００９５】
第５の実施の形態の変形例では、まず、ソースドレイン領域１１６を構成する半導体材料を半導体基板１０及びｈａｌｏ層１１０ｅの上にエピタキシャル成長させる。このエピタキシャル成長は、ソースドレイン領域１１６に分散されるべき不純物を添加せずに実施する。これにより、図１３Ａに示すように、半導体基板１０及びｈａｌｏ層１１０ｅの上にソースドレイン領域１１６を構成する半導体材料からなる成長層１１４が形成される。成長層１１４は、一例として、Ｓｉから形成される。
【００９６】
次に、図１３Ｂに示すように、所定のイオンをイオン注入により成長層１１４に注入して、エクステンション１１６ａを有するソースドレイン領域１１６を形成する。成長層１１４に注入するイオンは、形成すべき半導体素子がｎ型のＭＯＳＦＥＴの場合、Ａｓ、Ｐ等のｎ型用の不純物のイオンである。また、半導体素子がｐ型のＭＯＳＦＥＴの場合、成長層１１４に注入するイオンは、Ｂ、Ｉｎ等のｐ型用の不純物のイオンである。なお、成長層１１４をｉｎ ｓｉｔｕエピタキシャル成長させ、その後、ｉｎ ｓｉｔｕエピタキシャル成長では成長層１１４に添加すべき不純物の濃度が十分でない場合に、所定のイオンを成長層１１４に更にイオン注入してソースドレイン領域１１６を形成することもできる。
【００９７】
［第６の実施の形態］
（半導体素子１ｆの構成）
図１４は、本発明の第６の実施の形態に係る半導体素子の部分断面の概要を示す。
【００９８】
第６の実施の形態に係る半導体素子１ｆは、ｈａｌｏ層１１０ｅとソースドレイン領域１１５との間にノンドープ層１８０を更に備える点を除き、第５の実施の形態に係る半導体素子１ｅと略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
【００９９】
第６の実施の形態に係る半導体素子１ｆは、少なくともｈａｌｏ層１１０ｅとソースドレイン領域１１５との間に、不純物がドープされていないノンドープ層１８０を備える。具体的に、ノンドープ層１８０は、エクステンション１１５ａとチャネル領域１０１の側面との間、ｈａｌｏ層１１０ｅとソースドレイン領域１１５との間、及び半導体基板１０とソースドレイン領域１１５との間に設けられる。第６の実施の形態では、ｈａｌｏ層１１０ｅは、凸領域１２ａの側面とｈａｌｏ層１１０ｅとの間、及びｈａｌｏ層１１０ｅとノンドープ層１８０との間にそれぞれ境界を有する。
【０１００】
ノンドープ層１８０は、一例として、不純物をドープしないＳｉから形成される。なお、本実施の形態において不純物をノンドープ層１８０にドープしないものの、ノンドープ層１８０に不可避的に混入する不純物は排除されない。また、ノンドープ層１８０は、ＳｉＧｅ等の半導体材料から形成することもできる。
【０１０１】
（半導体素子１ｆの製造方法）
図１５Ａ及び図１５Ｂは、本発明の第６の実施の形態に係る半導体素子の製造工程の途中における部分断面の概要を示す。
【０１０２】
第６の実施の形態に係る半導体素子１ｆの製造方法は、ｈａｌｏ層１１０ｅとソースドレイン領域１１５との間にノンドープ層１８０を更に形成する点を除き、第５の実施の形態に係る半導体素子１ｅの製造方法と略同一の工程を備える。したがって、相違点を除き詳細な説明は省略する。
【０１０３】
まず、図１５Ａに示すように、半導体層１０の表面、凸領域１２ａのチャネル領域１０１に対応する側面、及びｈａｌｏ層１１０ｅの表面に、所定厚のノンドープ層１８０をエピタキシャル成長させる。次に、図１５Ｂに示すように、エクステンション１１５ａを有するソースドレイン領域１１５をｉｎ ｓｉｔｕエピタキシャル成長させる。その他の工程は、第５の実施の形態と略同一である。
【０１０４】
図１６は、本発明の第６の実施の形態に係るノンドープ層の機能を説明する図である。
【０１０５】
図１６のグラフは、図１６に示したＡ−Ａ線におけるｈａｌｏ層１１０ｅとノンドープ層１８０とソースドレイン領域１１５とにおける不純物プロファイルを示す。
【０１０６】
第６の実施の形態に係る半導体素子１ｆにおいて、ｈａｌｏ層１１０ｅに含まれる不純物の濃度（ハロー濃度２００）は、グラフに示したように、ｈａｌｏ層１１０ｅの領域に集中している。そして、ｈａｌｏ層１１０ｅとノンドープ層１８０との界面を境にして、ハロー濃度２００は急激に減少する。また、ソースドレイン領域１１５に含まれる不純物の濃度（ソースドレイン濃度２１０）は、ソースドレイン領域１１５に集中している。そして、ソースドレイン領域１１５からノンドープ層１８０の側に向かって、ソースドレイン濃度２１０は徐々に減少する。なお、ハロー濃度２００のプロファイルとソースドレイン濃度２１０のプロファイルとが交差する点の不純物濃度を、バッティング濃度２２０と定義する。
【０１０７】
第６の実施の形態に係る半導体素子１ｆにおいて、仮にノンドープ層１８０がない場合を考えると、ソースドレイン濃度のプロファイルは、ノンドープ層１８０の厚さ分、ｈａｌｏ層１１０ｅの側に移動する（ソースドレイン濃度２１０ａ）。すると、ノンドープ層１８０がない場合におけるバッティング濃度２２０ａは、ノンドープ層１８０がある場合のバッティング濃度２２０に比べて高くなる。
【０１０８】
第６の実施の形態に係る半導体素子１ｆは、ｈａｌｏ層１１０ｅとソースドレイン領域１１５との間に所定の厚さを有するノンドープ層１８０を備えており、ノンドープ層１８０は、バッティング濃度２２０を低減させる機能を有する。
【０１０９】
（第６の実施の形態の効果）
第６の実施の形態に係る半導体素子１ｆは、ｈａｌｏ層１１０ｅとソースドレイン領域１１５との間にノンドープ層１８０を備えているので、バッティング濃度２２０を低減させることができ、ｈａｌｏ層１１０ｅとソースドレイン領域１１５との間に形成される空乏層を拡大させることができる。これにより、ｈａｌｏ層１１０ｅとソースドレイン領域１１５との間における接合容量を低減させることができるので、半導体素子１ｆを高速で動作させることができる。
【０１１０】
また、ノンドープ層１８０は、バッティング濃度を低減させることができるので、ｈａｌｏ層１１０ｅとソースドレイン領域１１５との間におけるジャンクションリークを低減させることができる。
【０１１１】
なお、第１から第６の実施の形態及びこれらの実施の形態の変形例に係るｈａｌｏ層は、ｈａｌｏ層と凸領域との境界、ｈａｌｏ層とエクステンションとの境界、及びｈａｌｏ層とソースドレイン領域との境界においてｈａｌｏ層の不純物濃度が急峻に変化する不純物プロファイルを有するが、この急峻な不純物プロファイルは、ｈａｌｏ層からこれらの境界を不可避的に拡散する不純物の存在を排除するものではない。
【０１１２】
以上、本発明の実施の形態を説明したが、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。
【図面の簡単な説明】
【０１１３】
【図１】第１の実施の形態に係る半導体素子の部分断面図である。
【図２Ａ】第１の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図２Ｂ】第１の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図２Ｃ】第１の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図２Ｄ】第１の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図２Ｅ】第１の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図２Ｆ】第１の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図２Ｇ】第１の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図２Ｈ】第１の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図２Ｉ】第１の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図３】第２の実施の形態に係る半導体素子の部分断面図である。
【図４】第２の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図５】第２の実施の形態の変形例に係る半導体素子の部分断面図である。
【図６】第２の実施の形態の変形例に係る半導体素子の製造工程の部分断面図である。
【図７】第３の実施の形態に係る半導体素子の部分断面図である。
【図８Ａ】第３の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図８Ｂ】第３の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図８Ｃ】第３の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図８Ｄ】第３の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図９】第４の実施の形態に係る半導体素子の部分断面図である。
【図１０】第４の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図１１】第５の実施の形態に係る半導体素子の部分断面図である。
【図１２Ａ】第５の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図１２Ｂ】第５の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図１２Ｃ】第５の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図１２Ｄ】第５の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図１３Ａ】第５の実施の形態の変形例に係る半導体素子の製造工程の部分断面図である。
【図１３Ｂ】第５の実施の形態の変形例に係る半導体素子の製造工程の部分断面図である。
【図１４】第６の実施の形態に係る半導体素子の部分断面図である。
【図１５Ａ】第６の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図１５Ｂ】第６の実施の形態に係る半導体素子の製造工程の部分断面図である。
【図１６】第６の実施の形態に係るノンドープ層の機能の説明図である。
【符号の説明】
【０１１４】
１ 半導体素子、１０ 半導体基板、１２ 凸領域、 １００ ゲート絶縁膜、１０１ チャネル領域、１１０ ｈａｌｏ層、１１５ ソースドレイン領域、１１５ａ エクステンション
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられる凸領域と、
前記凸領域上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜の下の前記凸領域内に位置するチャネル領域と、
前記凸領域の両側に設けられ、前記チャネル領域の両側にエクステンションを有するソースドレイン領域と、
前記凸領域と前記ソースドレイン領域との間に設けられ、前記凸領域と接触する部分に境界を有して設けられるｈａｌｏ層と
を備える半導体素子。
【請求項２】
前記ｈａｌｏ層は、前記エクステンションと前記チャネル領域の両端とが接触する形状を有する請求項１に記載の半導体素子。
【請求項３】
前記凸領域は、前記エクステンションに対応する部分と、前記エクステンションに対応する部分を除く部分とで異なる幅を有する請求項１に記載の半導体素子。
【請求項４】
前記凸領域は、前記エクステンションに対応する部分と、前記エクステンションに対応する部分を除く部分とで実質的に同一の幅を有し、
前記ｈａｌｏ層は、前記チャネル領域の両端が前記エクステンションと接触する形状を有する請求項１に記載の半導体素子。
【請求項５】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側面にゲート側壁を形成する工程と、
前記ゲート側壁が形成された前記ゲート電極をマスクとして、前記半導体基板をエッチングする工程と、
前記半導体基板をエッチングする工程においてエッチングされた前記半導体基板上に、ｈａｌｏ層をエピタキシャル成長させる工程と、
前記ｈａｌｏ層上にソースドレイン領域をエピタキシャル成長させる工程と
を備える半導体素子の製造方法。
【請求項１】
半導体基板と、
前記半導体基板に設けられる凸領域と、
前記凸領域上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜の下の前記凸領域内に位置するチャネル領域と、
前記凸領域の両側に設けられ、前記チャネル領域の両側にエクステンションを有するソースドレイン領域と、
前記凸領域と前記ソースドレイン領域との間に設けられ、前記凸領域と接触する部分に境界を有して設けられるｈａｌｏ層と
を備える半導体素子。
【請求項２】
前記ｈａｌｏ層は、前記エクステンションと前記チャネル領域の両端とが接触する形状を有する請求項１に記載の半導体素子。
【請求項３】
前記凸領域は、前記エクステンションに対応する部分と、前記エクステンションに対応する部分を除く部分とで異なる幅を有する請求項１に記載の半導体素子。
【請求項４】
前記凸領域は、前記エクステンションに対応する部分と、前記エクステンションに対応する部分を除く部分とで実質的に同一の幅を有し、
前記ｈａｌｏ層は、前記チャネル領域の両端が前記エクステンションと接触する形状を有する請求項１に記載の半導体素子。
【請求項５】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側面にゲート側壁を形成する工程と、
前記ゲート側壁が形成された前記ゲート電極をマスクとして、前記半導体基板をエッチングする工程と、
前記半導体基板をエッチングする工程においてエッチングされた前記半導体基板上に、ｈａｌｏ層をエピタキシャル成長させる工程と、
前記ｈａｌｏ層上にソースドレイン領域をエピタキシャル成長させる工程と
を備える半導体素子の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３Ａ】
【図１３Ｂ】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１６】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３Ａ】
【図１３Ｂ】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１６】
【公開番号】特開２０１０−１０５８７（Ｐ２０１０−１０５８７Ａ）
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願番号】特願２００８−１７０８９０（Ｐ２００８−１７０８９０）
【出願日】平成２０年６月３０日（２００８．６．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願日】平成２０年６月３０日（２００８．６．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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