【課題】ＬＤＭＯＳトランジスタのオン耐圧を改善する。
【解決手段】フィールドドレイン絶縁部１２０は、第１絶縁膜１２６及び高誘電率絶縁膜１２４を有している。第１絶縁膜１２６は、平面視で少なくともフィールドドレイン絶縁部１２０の中央部に位置している。高誘電率絶縁膜１２４は、フィールドドレイン絶縁部１２０の底面の縁のうち少なくともドレイン領域１４２に近接する部分に位置しており、第１絶縁膜１２６よりも誘電率が高い。また高誘電率絶縁膜１２４は、平面視でフィールドドレイン絶縁部１２０の中央部には位置していない。 （もっと読む）

【課題】携帯電話などのフロントエンドモジュールに使用されているハイパワーアンプは、シリコン系ＣＭＯＳ集積回路をベースとするデバイスであるが、その出力段に多数のＬＤＭＯＳＦＥＴセルを集積し、通常、複数のＬＤＭＯＳＦＥＴを構成したＬＤＭＯＳＦＥＴ部を有する。このＬＤＭＯＳＦＥＴセルにおいては、裏面のソース電極と表面のソース領域との間の抵抗を低減するために、半導体基板に高濃度にボロンドープされたポリシリコンプラグが埋め込まれている。このポリシリコンプラグは、熱処理に起因する固相エピタキシャル成長により収縮し、シリコン基板に歪が発生する。
【解決手段】本願発明は、ＬＤＭＯＳＦＥＴ等の半導体装置の製造方法において、基板の表面からエピタキシャル層を貫通するホールを形成し、ポリシリコンプラグを埋め込むに際して、ホールの内面に薄膜酸化シリコン膜が存在する状態で、ポリシリコン部材の堆積を行うものである。 （もっと読む）

【課題】工程数やコストを増加させることなく、信頼性の高い高耐圧ｐチャネル型トランジスタが形成された半導体装置を提供する。
【解決手段】主表面を有し、かつ内部にｐ型領域を有する半導体基板ＳＵＢと、ｐ型領域ＰＳＲ上であって主表面に配置された、ドレイン電極ＤＲを取り出すための第１のｐ型不純物領域ＰＲを有するｐ型ウェル領域ＰＬＤと、主表面に沿う方向に関してｐ型ウェル領域ＰＬＤと接するように配置された、ソース電極ＳＯを取り出すための第２のｐ型不純物領域ＰＲを有するｎ型ウェル領域ＮＷＲと、主表面に沿う方向に関して、第１のｐ型不純物領域ＰＲと第２のｐ型不純物領域ＰＲとの間に配置されたゲート電極ＧＥと、ｎ型ウェル領域ＮＷＲの上に配置された、主表面に沿って延びるｐ型埋め込みチャネルＰＰＲとを含んでいる。上記ｎ型ウェル領域ＮＷＲとｐ型ウェル領域ＰＬＤとの境界部は、ゲート電極ＧＥの、第１のｐ型不純物領域ＰＲに近い側の端部よりも、第１のｐ型不純物領域ＰＲに近い位置に配置される。 （もっと読む）

【課題】本発明は、チャネル抵抗を減少させてオン電流を増加させることが可能で、かつ各トランジスタを独立して、安定して動作させることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】Ｙ方向に延在するように半導体基板１３に設けられ、底面１８ｃ及び対向する第１及び第２の側面１８ａ，１８ｂを有するゲート電極用溝１８と、ゲート絶縁膜２１を介して、ゲート電極用溝１８の下部を埋め込むように配置されたゲート電極２２と、ゲート電極用溝１８を埋め込むように配置され、ゲート電極２２の上面２２ａを覆う埋め込み絶縁膜２４と、第１の側面１８ａに配置されたゲート絶縁膜２１の上部２１Ａを覆うように、半導体基板１３に設けられた第１の不純物拡散領域２８と、少なくとも第２の側面１８ｂに配置されたゲート絶縁膜２１を覆うように、半導体基板１３に設けられた第２の不純物拡散領域２９と、を有する。 （もっと読む）

【課題】好適な電界効果トランジスタ、その使用、およびその製造方法を提供すること。
【解決手段】窪み（７２）に沿ってドープチャネル領域が配置された半導体基板（１０）を有する、縦型電界効果トランジスタが説明される。「埋め込まれた」接続領域（１８、５４）は、半導体基板（１０）の表面に達する。第２の接続領域（１６）が、同一の表面の窪みの開口部の近傍内に配置される。好ましくは、分離窪み（７０、７４、７６）が、チャネル領域と導電性配線（５４）との間、および電界効果トランジスタと隣接する電気部品との間に製造される。電界効果トランジスタは優れた電気特性を有し、容易に製造される。 （もっと読む）

【課題】ドーパントの濃度をより高く確保しつつも、ドーパントが拡散されるジャンクション深さを制御することができ、改善された接触抵抗を実現し、チャネル領域との離隔間隔を減らしてチャネルのしきい電圧（Ｖｔ）を改善できる埋没ジャンクションを有する垂直型トランジスタ及びその形成方法を提供すること。
【解決手段】半導体基板に第１の側面に反対される第２の側面を有して突出した壁体）を形成し、壁体の第１の側面の一部を選択的に開口する開口部を有する片側コンタクトマスクを形成した後、開口部に露出した第１の側面部分に互いに拡散度が異なる不純物を拡散させて第１の不純物層及び該第１の不純物層を覆う第２の不純物層を形成することを特徴とする。 （もっと読む）

【課題】コンタクトホールの位置合わせが容易で、コンタクト抵抗の低いフィン型の電界効果型トランジスタを有する半導体装置に提供する。
【解決手段】フィン型の電界効果型トランジスタであって、ソース／ドレイン領域５０３の少なくともその幅が最も大きい部分では半導体領域５０２の幅よりも大きく、かつソース／ドレイン領域５０３の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部５１０を有し、該傾斜部表面にシリサイド膜５０４が形成されていることを特徴とする半導体装置とする。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、面方位が（１１０）のシリコン基板１と、ｐＭＩＳ領域１Ｂに形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。上記溝ｇ２は、ゲート電極側に位置する側壁部において、面方位が（１００）の第１の斜面と、第１の斜面と交差する面方位が（１００）の第２の斜面と、を有する。上記構成によれば、基板の表面（１１０）面と（１００）面とのなす角は４５°となり、比較的鋭角に第１斜面が形成されるため、効果的にｐチャネル型のＭＩＳＦＥＴのチャネル領域に圧縮歪みを印加することができる。 （もっと読む）

【課題】 チャネル領域に応力を印加するよう作用する階段状のソース／ドレイン・エピタキシャル領域を、製造プロセスを有意に複雑あるいは冗長とすることなく形成する。
【解決手段】 ゲート電極をマスクとしてドーパントを注入し、半導体基板内にドーパント注入領域を形成する（Ｓ２）。サイドウォールの形成（Ｓ３）後、ゲート電極及びサイドウォールをマスクとして半導体基板内に第１のリセスを形成する（Ｓ４）。このとき、第１のリセスの内壁の一部からドーパント注入領域が露出される。その後、上記ドーパント注入領域を選択エッチングにより除去し、第１のリセスに連通し且つ第１のリセスより浅い第２のリセスを形成する（Ｓ５）。それにより、階段状のリセスが形成される。そして、第１のリセス及び第２のリセス内に、チャネル領域へのストレッサとして作用する半導体材料を成長させてソース／ドレイン領域を形成する（Ｓ６）。 （もっと読む）

【課題】高耐電圧により大電流化が可能で、オン抵抗が低く高速動作が可能で、高集積化と省エネルギーが可能で、素子間分離の容易な、電気熱変換素子駆動用の半導体装置を提供する。
【解決手段】電気熱変換素子とそれに通電するためのスイッチング素子とがｐ型半導体基体１に集積化されている。スイッチング素子は、半導体基体１の表面に設けられたｎ型ウェル領域２と、それに隣接して設けられチャネル領域を提供するｐ型ベース領域６と、その表面側に設けられたｎ型ソース領域７と、ｎ型ウェル領域２の表面側に設けられたｎ型ドレイン領域８，９と、チャネル領域上にゲート絶縁膜を介して設けられたゲート電極４とを有する絶縁ゲート型電界効果トランジスタである。ベース領域６は、ドレイン領域８，９を横方向に分離するように設けられた、ウェル領域２より不純物濃度の高い半導体からなる。 （もっと読む）

【課題】高耐圧でオン電圧を低くできる双方向素子および半導体装置を提供すること。
【解決手段】分割半導体領域にｐオフセット領域５とその表面に第１、第２ｎソース領域９、１０を形成することで、第１、第２ｎソース領域９、１０の平面距離を短縮してセルの高密度化を図り、トレンチに沿って耐圧を維持させることで高耐圧化を図り、ゲート電極７の電圧を第１、第２ｎソース電極１１、１２より高くすることで、トレンチ側壁にチャネルを形成して、双方向へ電流が流れる高耐圧で低オン電圧の双方向ＬＭＯＳＦＥＴとすることができる。 （もっと読む）

【課題】低い寄生抵抗（例えば、Ｒｐａｒａ）および／または高い駆動電流の改善された特性を有するフィンフェットを提供する。
【解決手段】フィンフェット１００およびフィンフェットの製造方法が提供される。フィンフェットは、半導体基板１０６上に、２つまたは複数のフィン１０２，１０４と、前記フィンの側面に設けられるエピタキシャル層１０８，１１０と、前記エピタキシャル層の表面上を覆うように設けられる金属−半導体化合物１１２，１１４とを備える。フィンは、前記半導体基板の表面上に対して実質的に垂直な側面を有する。前記エピタキシャル層は、前記フィンの側面に対して斜角を有して延設される表面を有する。フィンフェットは、前記金属−半導体化合物上に設けられるコンタクト１１６を含み得る。 （もっと読む）

【課題】半導体装置の大きさを大きくすることなく、増幅率の向上と、高耐圧化を図ることを課題とする。
【解決手段】基板上にドレイン部，ゲート部およびソース部が形成され、ゲート部は、基板上に形成されたゲート絶縁膜と、その上に形成されたゲート電極とからなり、ドレイン部は、ゲート電極の一方の端部に隣接した位置に設け、基板内部の表面近傍に形成された低濃度ドレイン領域と、より表面近傍に形成された中間濃度ドレイン領域と、基板の上の高濃度ドレイン領域とからなり、ソース部は、ゲート電極の他方の端部に隣接した位置に設け、基板内部の表面近傍に形成された低濃度ソース領域と、より表面近傍に形成された中間濃度ソース領域と、基板上の高濃度ソース領域とからなり、高濃度ソース領域は、ゲート電極の上方であって基板表面に平行な方向に延長されたアーム部を備え、アーム部の端部近傍の位置にコンタクト部を有する電極配線部を備える。 （もっと読む）

【課題】新規なＦｉｎＦＥＴ構造及びその製造方法を提供する。
【解決手段】シングルゲートフィンＦＥＴ構造１００は、２つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する２つの徐々に細くなる首部を有するアクティブフィン構造を含む。２つのソース／ドレイン領域１０２，１０４が、２つの拡大された頭部にそれぞれドープされる。絶縁領域２６が、２つのソース／ドレイン領域の間に挿入される。溝分離構造２４が、音叉形状のフィン構造の一方の側に配置される。片面サイドウォールゲート電極１２ｂが、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置される。 （もっと読む）

【課題】オフトラ型ＥＳＤ保護素子のＥＳＤ耐量を増加する。
【解決手段】第２導電型ドレイン高濃度拡散層となる領域にトレンチを備え、トレンチ内に第２導電型の多結晶シリコン膜を埋め込むことで、第２導電型ドレイン高濃度拡散層の実効的な体積を増加することを実現する。これより、ゲート電極からドレインコンタクト孔の距離を大きくしたことと同じ効果が得られ、本発明の半導体装置はオフトラ型ＥＳＤ保護素子として、素子サイズを変更しなくてもＥＳＤ耐量の増加が可能となる。 （もっと読む）

【課題】配線の信頼性の高い半導体装置を提供する。
【解決手段】半導体基板４２上に台形状の凸部領域と台形状の凹部領域を設け、凹部領域のシリコン表面にはゲート酸化膜４５が設けられ、ゲート酸化膜上にはゲート電極４６が形成されている。凹部領域に設けられたゲート電極４６の両側の凸部領域にはソース・ドレイン高濃度領域４８が位置し、ソース・ドレイン高濃度領域４８とゲート電極４６の間にはソース・ドレイン低濃度領域４７が形成されている。ソース・ドレイン高濃度領域４８の上表面には第１層目の金属配線４９と第２層目の金属配線５０と第３層目の金属配線５２が積層され、ソース・ドレイン高濃度領域４８から第３金属配線までの接続にコンタクトホールやビアホールなどを利用していない。このように本発明の半導体装置は、コンタクトホールやビアホールなどの接続孔を形成しないで素子と配線との接続や配線間接続を行なうことができる。 （もっと読む）

【課題】半導体記憶装置に適するトランジスタ構造及びその製作方法の提供。
【解決手段】デュアルチャネルトランジスタ５０は、少なくとも、第一方向に沿って伸展する第一ＳＴＩ（シャロートレンチアイソレーション）と第二方向に沿って伸展する第二ＳＴＩにより分離され、第一ＳＴＩと第二ＳＴＩが交差する半導体アイランド２２と、第二方向に沿って伸展し、半導体アイランドの表面から内側に向かって凹んだゲートトレンチ２６と、第二方向に沿って伸展し、ゲートトレンチ内に設けられたゲート３０と、第二方向に沿って設けられ、半導体アイランドの上面に設けられた第一ソース／ドレイン領域と、第一ソース／ドレイン領域の間に設けられた第一Ｕ字型チャネル領域６０と、第二方向に沿って設けられ、半導体アイランドの上面に設けられた第二ソース／ドレイン領域と、第二ソース／ドレイン領域の間に設けられた第二Ｕ字型チャネル領域６２とを備える。 （もっと読む）

【課題】特性を劣化させることなく、微細化することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、主表面を有する半導体基板ＳＢと、主表面に互いに間隔をおいて形成されたソース領域ＳＲおよびドレイン領域ＤＲと、ソース領域ＳＲとドレイン領域ＤＲとに挟まれる主表面上に形成されたゲート電極層ＧＥと、ソース領域ＳＲの表面に接するように形成された第１導電層ＰＬ１と、ドレイン領域ＤＲの表面に接するように形成された第２導電層ＰＬ２とを備え、第１導電層ＰＬ１とソース領域ＳＲとの接触領域ＣＲ１からゲート電極層ＧＥの下側を通って第２導電層ＰＬ２とドレイン領域ＤＲとの接触領域ＣＲ２まで延びるように溝ＲＥが主表面に形成されている。 （もっと読む）

【課題】効率的に形成されかつボイドが僅かであるかまたは実質的に存在しないＦＣＣ構造を提供する。
【解決手段】基板内で上表面からある深さまで垂直に伸長し、かつ第１の側壁、第１の底部、及びトレンチの当該第１の底部近傍の当該第１の側壁に形成されているパターン２１５を有する第１のトレンチ２１０を基板内に形成するステップと、第１のトレンチの第１の側壁及び第１の底部上に酸化層２３５を形成するステップと、を含むＬＦＣＣデバイスの製造方法であって、酸化層は、第１のトレンチ内に配されかつ酸化層によって第１のトレンチから分離されている第２のトレンチをもたらす。第２のトレンチは、パターンを呈さず実質的に垂直な第２の側壁及び実質的に平坦な第２の底部を有する。当該パターンは、第１のトレンチの底部と第１の側壁との間の酸化レートの差を補償する。当該ＬＦＣＣ構造は、当該パターンを有する第１のトレンチを含む。 （もっと読む）

【課題】トランジスタの閾値電圧のバックゲート電圧依存性を低減することができる。
【解決手段】半導体装置１００は、基板（例えば、Ｐ型半導体基板３）と、基板に形成され素子形成領域１を他の領域と分離する素子分離領域２と、を有している。更に、素子形成領域１上に形成されたゲート電極４を有し、ゲート電極４は、素子分離領域２において素子形成領域１を介して互いに対向する第１及び第２領域２ａ、２ｂの上にそれぞれ延伸している。更に、ゲート電極４を基準としてチャネル長方向Ｄに相互に離間するように素子形成領域１に形成された一対の拡散領域（例えば、Ｎ型拡散領域５）を有する。第１領域２ａ及び第２領域２ｂの上面の少なくとも一部分ずつは、素子形成領域１の上面よりも下に、チャネル幅Ｗの５％以上の深さに凹んでおり、それら凹み７内にもゲート電極４の一部分ずつが存在している。 （もっと読む）