【課題】 極浅接合を形成する方法を提供する。
【解決手段】 ｐ型素子に極浅接合を形成する方法は、アルミニウムイオンをｎ型にドープされたシリコンに打ち込み、続いてアルミニウムを活性化させ、かつ拡散させるために低温アニーリングを行う。アルミニウムを使用することによりホウ素を使用した場合に比べ、より浅い接合を形成することができる、抵抗が低くなる、より低温でのアニーリングが可能となるといった様々な利点が生まれる。 （もっと読む）

【課題】オン抵抗の低減とＥＳＤ耐量などのサージ耐量の向上を図ることができる半導体装置を提供する。
【解決手段】ｐ型半導体基板１の表面層にストライプ状のｎウェル領域２を形成し、このｎウェル領域２の表面層にストライプ状のｐウェル領域３を形成し、このｐウェル領域３の表面層にストライプ状のｎソース領域４とストライプ状のｐコンタクト領域５を形成し、このｎソース領域４上とｐコンタクト領域５上にストライプ状のソース電極１１を形成し、ｎウェル領域２の表面層にｐウェル領域３と離してストライプ状のｎドレイン領域８を形成し、このｎドレイン領域８に囲まれるように四角形のｐアノード領域１５を複数個形成し、ｎドレイン領域８上とｐアノード領域１５上にドレイン電極１０を形成する。ｐウェル領域３（ｎソース領域４）と対向する四角形のｐアノード領域１５の辺とはドレイン電極１０は接しないようにする。 （もっと読む）

【課題】 絶縁ゲート型半導体装置及びその駆動方法に関し、高駆動電流化及び微細化構造においても基板バイアス効果によってオフリークＩ_off を低減して低消費電力化を実現する。
【解決手段】 幅が３〜２０ｎｍの第１のサイドウォール４、幅が３０ｎｍ〜６０ｎｍの第２のサイドウォール５、及び、その外側に第３のサイドウォール６を有するとともに、第１のサイドウォール４の直下に第１のサイドウォール４と自己整合する長さのエクスエンション領域７を設けるとともに、第２のサイドウォール５の直下に第２のサイドウォール５と自己整合する長さで且つエクステンション領域７と深接合のソース・ドレイン領域９の中間の深さのバッファ領域８を設けてソース・ドレイン構造を３重構造にする。 （もっと読む）

【課題】ゲート直下のｐウェルとｎウェルとの接合近傍のｎウェル濃度を高めること。ｐウェルの直下におけるｎウェルの不純物量および厚さを増加させ、ハイサイドスイッチに適した高いパンチスルー耐圧を得ること。
【解決手段】ｐ型半導体基板１の表面層にｎウェル２が形成され、ｎウェル２内にｎ⁺ドレイン領域８とｐウェル３が形成され、ｐウェル３内にｎ⁺ソース領域４が形成され、ｐウェル３の、ｎ⁺ソース領域４とｎウェル２とに挟まれた部分の表面上にゲート酸化膜６を介してゲート電極７が形成された横型ＭＯＳＦＥＴにおいて、ｐウェル３を内包するように第２のｎウェル１３を形成し、ゲート直下のｐウェル３とｎウェル２との接合近傍におけるｎ型不純物濃度を高くするとともに、ｐウェル３の直下におけるｎ型半導体領域の不純物量と厚さを増加させる。 （もっと読む）

【課題】電力用のような高耐圧用途に使用できるボディ部分のプロファイルのばらつきの少ないＤＭＯＳを提供することを課題とする。
【解決手段】半導体基板の主表面に形成された第一導電型のウェルの所定の領域に形成された第二導電型のＤＭＯＳのボディ部分と、半導体基板上に形成されたゲート誘電膜と、ゲート誘電膜上にボディ部分の端部を跨ぐように形成されたゲート電極と、ゲート電極の両側の半導体基板の主表面に形成された第一の導電型の拡散層（但し、拡散層の少なくとも一方がボディ部内に形成されている）と、ボディ部分内に形成されたボディ部分より高い不純物濃度の第二導電型のコンタクト層とを含み、ボディ部分は、深さ方向のボディ部分とウェルとの濃度差が、半導体基板表面におけるボディ部分とウェルとの濃度差より大きい領域を備えていることを特徴とする半導体装置により上記課題を解決する。 （もっと読む）

【課題】 素子面積を増大させずにオン抵抗の低減を実現した横型MOSFETにおいて、更にオン抵抗を低減させる。
【解決手段】 トレンチ構造を用いることで素子面積を増大させずにチャネル幅を増大させ、オン抵抗の低減を実現した横型トレンチMOSFETにおいて、トレンチ008の両端付近に多方向イオン注入によりソース層004およびドレイン層005を形成する。このような構成にすることでソース層004およびドレイン層005がトレンチ008より深く形成され、電子がチャネル全域に広がって流れ、実効的なL長も短くなることで更なるオン抵抗の低減化が実現できる。 （もっと読む）

【課題】 チャネルに応力が印加されるMOSトランジスタの特性のばらつきを防ぐことができる半導体装置とその製造方法を提供すること、及び、MOSトランジスタのチャネルにおけるキャリア分布を直接測定することができる半導体装置の評価方法を提供すること。
【解決手段】 シリコン（半導体）基板１０と、シリコン基板１０の上に順に形成されたゲート絶縁膜１３及びゲート電極１４ｃと、ゲート電極１４ｃの横のシリコン基板１０のリセス（穴）１０ａ、１０ｂに形成されたソース/ドレイン材料層１８ａ、１８ｂと、を有し、リセス１０ａ、１０ｂのゲート電極１４ｃ寄りの側面１０ｃ、１０ｄが、シリコン基板１０の少なくとも一つの結晶面で構成されることを特徴とする半導体装置による。 （もっと読む）

【課題】 信頼性の高い半導体装置を実現するために、寄生容量の大きな半導体装置を提供する。
【解決手段】 半導体装置は、第１方向に延在する突出部１ｂを有する半導体基板１を含む。ゲート絶縁膜１１は、突出部の上面上および第１方向に沿う側面上に配設される。ゲート電極１２は、第１部分１２ａと第２部分１２ｂを有する。第１部分は、突出部と交差し、且つ突出部の上面上のゲート絶縁膜上に配設される。第２部分は、突出部の側面上のゲート絶縁膜上に配設され、且つ第１方向における長さが第１部分の第１方向における長さより長い。１対のソース／ドレイン領域１３が、ゲート電極の第１部分の下方の領域を挟むように突出部の表面に形成される。 （もっと読む）

【課題】更なる微細化を促進できる半導体装置の製造方法を提供すること。
【解決手段】 第１の半導体層１上に、第１半導体層１よりも絶縁化し難い第２半導体層３を形成する工程と、第２半導体層３の上面から第１半導体層１にかけて、第２半導体層３、及び第１半導体層１を露出させる溝７を形成する工程と、溝７から露出する第１半導体層１、及び第２半導体層３を絶縁化し、溝を、絶縁化した第１半導体層９で閉じる工程とを具備する。 （もっと読む）

電界効果電子デバイス（１００，６００）（例えばＶＤＭＯＳ等のＦＥＴ）は、誘電体層（１０４，６０８）に隣接して配置されたフィールドプレート（１０５，６０７）を有しており、当該フィールドプレートは、半導体層（１０３，６０２）に隣接して配置されている。この場合、デバイスのドリフト領域は半導体層中にある。ドーピングレベルはドリフト領域に亘って略非線形的に変化し、デバイスは略一定の低減された表面電界を示す。電界効果デバイスの製造方法は、デバイスの半導体層のドリフト領域に非線形で不均一なドーピング密度を与えることを含んでいる。この場合、半導体層及び誘電体層の両方が一定でない厚さを有している。誘電体層は、ｌｏｗ−ｋ誘電材料によって形成され得る。
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マルチチャネル半導体デバイスは、完全に、または部分的に量子井戸が空乏化（排除）（depleted）されており、ＣＭＯＳＦＥＴのようなＵＬＳＩデバイスにおいて特に役立つ。マルチチャネル領域（１５）は、最上部のチャネル領域上に、例えばゲート絶縁膜（１４ｃ）により分離されるゲート電極が形成された状態で、基板（１２）上に形成される。マルチチャネル領域（１５）およびゲート電極（１６）の垂直方向の積み重なりが、デバイスによって占有されるシリコン領域を増加させることなく、半導体デバイス中の駆動電流を増加させることができる。
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【課題】 ｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を有する集積回路を提供することにある。
【解決手段】 第１の歪みは、ＮＦＥＴではなくＰＦＥＴのみのソースおよびドレイン領域内に配置されたシリコン・ゲルマニウムなどの格子不整合半導体層を介してＮＦＥＴではなくＰＦＥＴのチャネル領域に加えられる。ＰＦＥＴおよびＮＦＥＴを形成するプロセスが提供される。ＰＦＥＴのソースおよびドレイン領域になるためのエリア内にトレンチがエッチングされ、それに隣接するＰＦＥＴのチャネル領域に歪みを加えるために、格子不整合シリコン・ゲルマニウム層をそこにエピタキシャル成長させる。シリコン・ゲルマニウム層の上にシリコンの層を成長させ、シリコンの層からサリサイドを形成して、低抵抗ソースおよびドレイン領域を提供することができる。 （もっと読む）

半導体装置はセル（１８）に隣接するトレンチ（４２）を有する。このセルは、ソース・コンタクト領域及びドレイン・コンタクト領域（２６、２８）と、それとは逆の導電型の中央本体（４０）とを含む。この装置は双方向性であり、比較的低いオン抵抗で電流をいずれの方向にも制御する。好ましい実施形態は、ソース・ドリフト領域及びドレイン・ドリフト領域（３０、３２）と共に働いてＲＥＳＵＲＦ効果を生み出す電位プレート（６０）を含む。
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【課題】 サブミクロンＣＭＯＳトランジスタを、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗などと一緒に、それぞれの特性を劣化させることなく、同一基板上に混載すること。
【解決手段】 半導体基板１の一主面側にパンチスルーストッパー層を形成する際に、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗を形成する領域をマスクしてたとえばイオン注入をおこなう。それによって、サブミクロンＣＭＯＳトランジスタの形成領域にパンチスルーストッパー領域４を形成するとともに、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗の形成領域にパンチスルーストッパー領域が形成されるのを防ぐ。 （もっと読む）