【課題】層間絶縁膜を厚くしなくてもソース配線の外にドレイン配線を引き出せ、かつ、ＬＯＣＯＳ酸化膜や層間絶縁膜などの絶縁膜の絶縁破壊を防止できるようにする。
【解決手段】素子部８から配線引出し部９に延設されるようにｎ^-型ドリフト層４の裏面に裏面電極１９を備え、この裏面電極１９とソース配線１８との間に電流が流れるような構造、つまりｎ^-型ドリフト層４の表裏を貫通して縦方向に電流を流す構造にする。そして、裏面電極１９を配線引出し部９まで延設し、ｎ⁺型コンタクト領域２１、配線引出し部９のｎ^-型ドリフト層４、ｎウェル領域２０およびｎ⁺型コンタクト領域２１を通じてドレイン配線２３と接続する。すなわち、裏面電極１９を通じて電流が流れるようにすることにより、ドレイン配線２３を素子部８の外に引き出した構造とする。 （もっと読む）

【課題】Ｌｏｃｏｓ酸化膜のソース電極側での耐圧特性における電界集中を緩和した横型ＭＯＳトランジスタ及びその製造方法を提供することを課題とする。
【解決手段】
横型ＭＯＳトランジスタは、基板１００、ｎ−活性層１０１、ｎ−ドリフト層１０１ａ、Ｌｏｃｏｓ酸化膜１０２、ｎ−ウェル領域１０３、ｐ−ボディ拡散層１０４、ゲート酸化層１０５、ゲートポリサイド電極１０６、ｎ＋ドレイン領域１０７、ｎ＋ソース領域１０８、ｐ＋基板電極１０９、及びｐ＋拡散層１１０を備える。ｐ＋拡散層１１０は、Ｌｏｃｏｓ酸化層１０２のソース領域側の第１端部１０２ａに隣接する領域に形成され、ｎ−活性層１０１とは導電型が逆の不純物が注入される。これにより、第１端部１０２ａ付近に生じる過剰なキャリアが打ち消され、キャリア濃度を最適化され、第１端部１０２ａ付近における耐圧特性が緩和される。 （もっと読む）

【課題】ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴを有する半導体装置において、ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴのソース／ドレイン電極界面抵抗を低減する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１００にｐ型ＭＩＳＦＥＴ２００を備える半導体装置であって、ｐ型ＭＩＳＦＥＴ２００が、半導体基板１００中のチャネル領域２０４と、チャネル領域２０４上に形成されたゲート絶縁膜２０６と、ゲート絶縁膜２０６上に形成されたゲート電極２０８と、チャネル領域２０４の両側の、Ｎｉを含有するシリサイド層２１０で形成されたソース／ドレイン電極と、ソース／ドレイン電極と半導体基板１００との界面の半導体基板１００側に形成された、Ｍｇ、ＣａまたはＢａを含有する界面層２３０を有することを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】製造工程を追加せずに作製可能で、Ｌｏｃｏｓ酸化膜のソース電極側の電界集中を緩和した横型ＭＯＳトランジスタ及びその製造方法を提供することを課題とする。
【解決手段】
横型ＭＯＳトランジスタは、基板１００、活性層１０１、Ｌｏｃｏｓ酸化膜１０２、拡散層１０３、１０４、１０５、ゲート酸化層１０６、ドレイン領域１０７、ソース領域１０８、ボディ拡散層１０９、ゲートポリサイド電極１１０を備える。Ｌｏｃｏｓ酸化層１０２は、第１領域１０２ａと第２領域１０２ｂとを含む。第１領域１０２ａには拡散工程が重複して行われ、第２領域１０２ｂよりも不純物濃度が高くされる。犠牲酸化膜のエッチング工程で第１領域１０２ａと第２領域１０２ｂもエッチングされ、第１領域１０２ａは第２領域１０２ｂよりも薄くされる。これにより、Ｌｏｃｏｓ酸化層１０２のソース領域１０８に近い側での電界強度分布が緩和される。 （もっと読む）

【課題】所望の厚さで制御良くエピタキシャル成長され、良好な特性を示すシリコン混晶層を備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０内に形成された素子分離領域１１ａと、素子分離領域１１ａに囲まれた半導体基板１０からなり、トレンチ部を有する活性領域と、活性領域上に形成されたゲート電極１３、ゲート電極１３の側面上であって、平面的に見てゲート電極１３とトレンチ部との間に形成された第１のサイドウォール１９、及びトレンチ部内に充填された第１導電型のシリコン混晶層２１を有する第１導電型のＭＩＳトランジスタと、トレンチ部と素子分離領域１１ａ、１１ｂとの間に設けられ、半導体基板１０からなる基板領域と、基板領域に形成された第１導電型の不純物領域２２とを備えている。シリコン混晶層２１は、活性領域のチャネル領域に対して応力を生じさせる。 （もっと読む）

【課題】ボンディングパッドを減らして、素子サイズの小型化を可能にし、かつ、アバランシェ破壊を抑制して信頼性の向上を図ったＧａＮ系半導体装置及びその製造方法を提供する。
【解決手段】ＧａＮ系半導体装置２０は、オン状態で能動層２５を介して相互間に電流が流れるソース電極３１およびドレイン電極３２と、ゲート電極３３と、裏面電極３４とを備える。能動層２５におけるソース電極３１を形成する部分に、能動層２５の表面側からシリコン基板２１に達する深さの溝２７が形成されている。溝２７内には、能動層２５の表面とシリコン基板２１とを電気的に接続するソース電極３１と、ソース電極３１の溝２７内の部分を能動層２５に対して絶縁する絶縁層７０とが形成されている。溝２７内に、ソース電極３１と絶縁層７０を形成しているため、溝２７および絶縁膜７０の形成が容易になる。 （もっと読む）

【課題】不純物の注入量及びチャネル領域中の不純物濃度を容易に制御する。動作特性に優れたＦｉｎ型電界効果型トランジスタを備えた半導体装置を提供する。
【解決手段】Ｆｉｎ状の半導体基板の部分に犠牲酸化膜を形成した後、マスクパターンをマスクに用いて半導体基板に不純物を注入する。この後、犠牲酸化膜を除去して、半導体基板を露出させた後、露出した半導体基板上にゲート絶縁膜を形成する。 （もっと読む）

【課題】 装置規模の拡大を最小限に抑制しながら、高い耐圧性を維持するとともに、現実的な製造プロセスの下で容易に製造が可能な半導体装置を提供する。
【解決手段】 第１絶縁膜３ａを貫通するように基板面に直交する深さ方向に形成される導電膜１４ａと、第２絶縁膜３ｂの直上層から底面に達するまで一の外側壁に沿って深さ方向に形成される導電膜１４ｂと、導電膜１４ｂの底面の深さ位置から絶縁膜３ａ及び３ｂに挟まれた領域に係る基板２の上面位置に亘って、少なくとも導電膜１４ｂの底面及び絶縁膜３ｂと接触していない側の外側壁と接触して形成される絶縁膜１３ｂと、絶縁膜１３ｂと３ｂに挟まれた領域内において底面から上面に向かって、第１導電型の第１不純物拡散領域６、第２導電型の第２不純物拡散領域５ａ、第１導電型の第３不純物拡散領域７、及び高濃度の前記第１導電型の第４不純物拡散領域１７ｂを備える。 （もっと読む）

【課題】ゲート電極周辺の基板に生じるエッチングによる基板掘れを低減又は解消し、短チャネル効果を抑制しうる半導体装置の製造方法を提供することにある。
【解決手段】シリコン基板１０上にゲート絶縁膜１２を介してゲート電極１４を形成する工程と、シリコン基板１０上及びゲート電極１４上に、シリコン基板１０及びゲート電極１４を覆うように、引張応力を有する引張応力膜２２を形成する工程と、引張応力膜２２を除去する工程と、引張応力膜２２が除去されたゲート電極１４をマスクとして不純物をシリコン基板１０内に導入し、ゲート電極１４の両側のシリコン基板１０内に不純物層２４を形成する工程とを有している。 （もっと読む）

【課題】駆動能力に優れたＰＭＯＳトランジスタを実現する。
【解決手段】半導体装置は、半導体基板１０１における素子分離領域１０２によって分離された活性領域１０４上に形成されたＰＭＯＳトランジスタであって、このＰＭＯＳトランジスタは、活性領域１０４上に形成されたゲート絶縁膜１０５ｂと、ゲート絶縁膜上に形成されたゲート電極１０６ｂと、サイドウォール１０８ｂと、ソース・ドレイン拡散層領域１０７ｂとを備える。ソース・ドレイン拡散層領域１０７ｂは、半導体基板１０１の主面に対して傾斜面１０１Ｂを有している。 （もっと読む）

【課題】 化学機械研磨を行うことなく、比較的低コストでフルシリサイドゲート電極を形成することができる半導体装置の製造方法を提供する。
【解決手段】 半導体基板の表面上に第１の膜(27)及び第２の膜(28)を形成する。第２の膜をパターニングすることにより、内部に開口(41c)または凹部(41d)が配置された第１のパターン(41a)と、一方向に長い第２のパターン(31a)とを形成する。第１及び第２のパターンを覆い、それらのパターンの上面上の部分の膜厚が、半導体基板の表面上の部分の膜厚よりも薄くなるように、半導体基板の上に塗布法により、第３の膜(51)を形成する。第３の膜をエッチバックすることにより、第１及び第２のパターンの上面を露出させる。全面に第４の膜(55)を形成する。第１及び第２のパターンと、第４の膜とを反応させることにより、第１及び第２のパターンを、その底面まで、金属シリサイド化物にする。 （もっと読む）

【課題】 簡便な方法で{１１１}結晶面にトランジスタを形成することが可能な半導体装置を提供する。
【解決手段】 表面が｛１００｝結晶面で構成されたシリコンを有する基板(20)に、活性領域を画定する素子分離絶縁膜(21)が形成されている。この基板に、少なくとも側面の一部が、｛１１１｝結晶面が表れた第１の斜面で構成された凹部(36)が形成されている。第１の斜面上に、第１のトランジスタ(TL1)が形成されている。第１のトランジスタは、第１のゲート電極(41b)、第１のソース、及び第１のドレインを有する。 （もっと読む）

【課題】縦型絶縁ゲート型電界効果トランジスタのソースコンタクト抵抗を低減する。
【解決手段】半導体装置４０では、半導体基板１の上部に、第１のソース層２ａが設けられ、第１のソース層２ａ内に第１のソース層２ａより深く、凹部３を有する第２のソース層２ｂが設けられる。凹部３上には、積層された第１の層間絶縁膜４ａ、ゲート電極膜５、及び第２の層間絶縁膜４ｂを貫通するようにゲート開口部が設けられる。側面にゲート絶縁膜６が設けられたゲート開口部には、第３のソース層２ｃ、チャネル部７、及びドレイン層８が積層埋設される。第３のソース層２ｃは、下部が第２のソース層２ｂと接するように、凹部３上及びゲート開口部に埋設される。第１の層間絶縁膜４ａと凹部３の間に突起状のゲート絶縁膜凸部６ａが設けられる。 （もっと読む）

【課題】本発明は、ＭＯＳトランジスタの電流駆動能力をより向上させることができる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板１、ＰＭＯＳトランジスタＰ１、およびＳｉＣ層１０を備えている。半導体基板１は、シリコンから成る。ＰＭＯＳトランジスタＰ１は、半導体基板１の上面内に形成される。ＳｉＣ層は、ＰＭＯＳトランジスタＰ１のチャネル領域の下方から、ＰＭＯＳトランジスタＰ１を構成する電極領域内若しくは電極領域下に渡って、形成される。 （もっと読む）

【課題】電流リークパスの発生やロールオフ特性の劣化等の問題を発生させることなく、チャネル領域に導入される歪み量を大幅に高め、動作速度を向上させることを可能とする信頼性の高い半導体装置を実現する。
【解決手段】サイドウォール５内には、シリコン基板１とゲート絶縁膜３との界面位置よりも高い位置、ここではシリコン基板１の表面上に例えばエピタキシャル成長によりせり上げ形成されたＳｉエピ層６が形成され、シリコン基板１のソース／ドレイン領域８の上部には凹部１ａが形成される。そして、Ｓｉエピ層６と接触してシリコン基板１の表面から上部が突出するように凹部１ａ内にＳｉＧｅエピ層９が形成される。 （もっと読む）

【課題】電界効果トランジスタのオン電流を小さくすることなく、微細化を実現することのできる技術を提供する。
【解決手段】半導体基板の主面に素子分離領域２によって周囲を規定された活性領域３が配置され、この活性領域３は、周辺部３ａに凹状の段差３ｃを有する断面形状となっており、活性領域３の周辺部３ａの半導体基板の上面は、活性領域３の中央部３ｂの平坦な半導体基板の上面よりも低く形成されている。活性領域３の周辺部３ａに凹状の段差３ｃを設けることにより、この活性領域３に形成されるＭＩＳ・ＦＥＴの実質的なゲート幅を増加させて、ＭＩＳ・ＦＥＴのドレイン電流を増加させる。 （もっと読む）

【課題】構造を工夫することにより、ストレスライナー膜がチャネルに印加する応力を高め、電流駆動力が向上した半導体装置を得ることを目的とする。
【解決手段】本発明の半導体装置では、半導体基板１と、この半導体基板１に形成された素子分離絶縁膜２と、半導体基板１上から素子分離絶縁膜２上にかけて形成されたゲート電極４とを備えている。素子分離絶縁膜２は、ゲート電極４下以外の該素子分離絶縁膜２の上部を掘り下げることによって上段部と下段部の段差構造を有している。この半導体装置１は、ゲート電極４の両側の半導体基板１に形成されたソースあるいはドレインとなる半導体領域と、半導体領域、素子分離絶縁膜２の下段部、およびゲート電極４を覆って形成されたストレスライナー膜３とをさらに備えている。 （もっと読む）

【課題】 高駆動能力横型MOSトランジスタにおいて、単位面積当りのゲート幅を増大させつつ、素子特性の安定した高駆動能力横型MOSトランジスタの構造を提供する。
【解決手段】 MOSトランジスタにおいて、ゲート長方向に対し水平に配置するトレンチもしくはフィンの構造をゲート幅方向に階段状に形成することで半導体基板表面とトレンチ底部もしくはフィン頭頂部の段差が緩和されるため、単位面積当りの駆動能力を上げるために深いトレンチもしくは高いフィンを有している場合においても、イオン注入法を用いてチャネル領域、ソース拡散層およびドレイン拡散層の不純物濃度を均一に形成することができる構造と成る。これにより、チャネルが形成される面による特性の変動が現れない安定した特性が得られ、単位面積当りのオン抵抗が低減された高駆動能力横型MOSトランジスタを提供することが可能となる。 （もっと読む）

【課題】ロールオフ特性を劣化させずにチャネル領域に十分な歪みを生じさせることのできるエピタキシャル結晶を埋め込んだソース・ドレイン領域を有する半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の前記ゲート電極下の領域に形成されたチャネル領域と、前記チャネル領域を挟んで形成され、チャネル方向に平行な方向の導電型不純物の濃度分布が、前記ゲート電極から遠くなるに従って濃度が増加する部分を有するソース領域およびドレイン領域と、を有する。 （もっと読む）

【課題】ゲート電極下の絶縁膜の実装時のストレスによるクラックの発生を防止できるようにした半導体装置及びその製造方法、半導体装置の設計方法を提供する。
【解決手段】シリコン基板１に設けられたトランジスタと、このトランジスタを覆うようにシリコン基板１上に設けられた層間絶縁膜２１と、層間絶縁膜２１上にＡｌパッド３１を介して設けられたバンプ電極４１とを有し、バンプ電極４１下方の領域のシリコン基板１には、トランジスタとしてゲート電極１１の周縁部下のシリコン酸化膜が当該ゲート電極１１の中央部下のシリコン酸化膜よりも厚いＭＯＳトランジスタ１０のみが設けられ、それ以外の領域のシリコン基板１には、トランジスタとしてゲート電極の中央部下からその周縁部下にかけてのシリコン酸化膜の厚さが均一なＭＯＳトランジスタ７０が設けられている。 （もっと読む）