【課題】ｐ型ゲートを有するｎチャネル型ＦｉｎＦＥＴのリーク電流を従来よりも抑制する。
【解決手段】セルトランジスタ１３は、Ｆｉｎ形状のチャネル領域を有するｎチャネル型ＦｉｎＦＥＴであって、ポリシリコンにｐ型不純物をドープして形成されたｐ型ゲート電極を備えている。ワード線ドライバ１５は、アドレスデコーダ１６でデコードされたアドレスのワード線１０を選択し、Ｖ_ｋｋ電圧供給部１７から供給される正の電圧Ｖ_ｋｋを選択したワード線１０に供給することによってセルトランジスタ１３を非活性化し、Ｖ_ｐｐ電圧供給部１８から供給される正の電圧Ｖ_ｐｐを選択したワード線１０に供給することによってセルトランジスタ１３を活性化する。電圧Ｖ_ｋｋ及び電圧Ｖ_ｐｐは共に正の電圧であり、電圧Ｖ_ｐｐの方が電圧Ｖ_ｋｋより大きい。 （もっと読む）

【課題】垂直方向のチャンネルを有するアクセス素子、これを含む半導体装置、及びアクセス素子の形成方法が開示される。
【解決手段】アクセス素子及びこれを形成する方法において、アクセス素子は、下部ソース／ドレイン領域と上部ソース／ドレイン領域を分離する垂直方向のチャンネル、チャンネル上に具備されるゲート絶縁膜、ゲート絶縁膜を横切って前記チャンネルを連結する一体型ゲート電極／連結ラインを含み、一体型ゲート電極／連結ラインはゲート絶縁膜と隣接するように具備され、下部ソース／ドレインの一部と少なくともオーバーレイされるディセンディングリップ領域を含むことができる。 （もっと読む）

半導体装置は、第１の導電型の半導体層と、その上に形成された第２の導電型の半導体層とを含む。該半導体装置はまた、第２の導電型の半導体層内に第１の所定の距離だけ延在するボディ層と、第２の導電型の半導体層内に第２の所定の距離だけ延在する１対のトレンチとを含む。１対のトレンチのそれぞれは、基本的にその中に配置された誘電体材料から成り、第２の導電型の半導体層内に存在する不純物のドープ濃度、および１対のトレンチ間の距離は、半導体装置の電気的特性を画定する。該半導体装置は、第２の導電型の半導体層に結合された制御ゲートと、第２の導電型の半導体層に結合されたソース領域とをさらに含む。
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【課題】半導体素子及びその製造方法を提供する。
【解決手段】半導体基板、半導体柱及びコンタクトプラグを備える半導体素子において、活性領域として機能する少なくとも一対のフィンを備える半導体基板と、一対のフィンの一部分の間に該フィンを連結するように介在される半導体柱と、一対のフィンの上面に電気的に連結されるように半導体柱上に形成されるコンタクトプラグとを備える半導体素子である。 （もっと読む）

【課題】微細化されたゲートを有するＣＭＯＳトランジスタにおいて、ＭＯＳトランジスタのチャネル不純物濃度を低く維持し、かつ短チャネル効果を抑制する半導体装置及びその製造方法を提供する。
【解決手段】第１のゲート絶縁膜を介して形成され、対向する１対の側壁面上に１対の第１の側壁絶縁膜をそれぞれ担持する第１のゲート電極を有するＮＭＯＳトランジスタと、第２のゲート絶縁膜を介して形成され、対向する１対の側壁面上に１対の第２の側壁絶縁膜をそれぞれ担持する第２のゲート電極を有する、前記ＮＭＯＳトランジスタとともに１対で用いられるＰＭＯＳトランジスタと、を備え、前記第２の側壁絶縁膜と前記シリコン基板との距離が、前記第１の側壁絶縁膜と前記シリコン基板との距離よりも大きくなるように構成されていることを特徴とする半導体装置。 （もっと読む）

【課題】ソース−ドレイン間の耐圧を確保しつつ、その間隔の微細化を可能にした半導体装置を提供する。
【解決手段】半導体装置は、Ｐ型シリコン基板１上に形成したＮ型エピタキシャルシリコン層５および両者の界面に埋設したＮ型埋込拡散層３からなる半導体基板と、Ｎ型エピタキシャルシリコン層５の主表面ＳからＮ型埋込拡散層３に達するトレンチ１７と、トレンチ１７内の側面を被覆するシリコン酸化膜１８と、このシリコン酸化膜１８を介してトレンチ１７内を埋め込むとともにＮ型埋込拡散層３に接続する引き出し層１９と、同主表面Ｓに設けたトレンチ９と、このトレンチ９内にシリコン酸化膜１０ａを介して設けたゲート電極１１と、トレンチ９の両側面に設けたＮ型ソース拡散層１３と、同主表面Ｓにおいてトレンチ１７とＮ型ソース拡散層１３との間に設けたトレンチ１７ａと、このトレンチ１７ａ内に充填したシリコン酸化膜１８ａと、を備える。 （もっと読む）

【課題】表面耐圧および接合耐圧を向上でき、微細化に有利な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、ゲート絶縁膜23と、ゲート電極24と、前記ゲート電極から隔離して前記半導体基板中にそれぞれ設けられた一対の第１拡散層25,27と、前記ゲート電極を挟むように前記半導体基板中に設けられた一対の第２拡散層であってそれぞれ前記第１拡散層を囲むように設けられそれぞれ前記半導体基板表面からの深さが前記第１拡散層の深さよりも深くかつ不純物濃度が前記第１拡散層よりも低く形成された第２拡散層26,28と、前記第１拡散層上にそれぞれ設けられたコンタクト配線31,32と、少なくとも一方の前記ゲート電極と前記コンタクト配線との間の前記第２拡散層が形成された前記半導体基板中に形成され前記半導体基板中の深さが前記第１拡散層の深さよりも深くかつ前記第２拡散層の深さよりも浅く形成された絶縁層33とを具備する。 （もっと読む）

【課題】トレンチ横型ＭＯＳＦＥＴについて、プロセス工数もデバイスピッチも増やさず、デバイスの耐圧・ＲｏｎＡ特性を損なうことなく、ホットキャリア耐性を改善できる絶縁ゲート型半導体装置を提供すること。
【解決手段】ＴＬＰＭ（Ｔｒｅｎｃｈ Ｌａｔｅｒａｌ Ｐｏｗｅｒ ＭＯＳＦＥＴ）のｐベース領域の接合深さＸｊをトレンチ深さより浅く、トレンチ底部の曲率部に接触しないようにトレンチの深さ（Ｄｔ）をＤｔ＝１．２μｍ程度に形成すること （もっと読む）

【課題】ＭＩＳＦＥＴのオン電流を低下させることなく接合容量を低減し、ＭＩＳＦＥＴの高速化を図る。
【解決手段】ＭＩＳＦＥＴのソース／ドレイン領域１６、１７はそれぞれ、選択成長シリコン層２２と、選択成長シリコン層２２によって一括に接続された複数の分割拡散層領域２１ａとから構成する。分割拡散層領域２１ａは、ＳＴＩ法で形成された拡散層分割領域２３によって相互から分離される。 （もっと読む）

【課題】用途に応じてゲート幅を設計変更することが可能なフィン型ＦＥＴを含む半導体装置及びその製造方法を実現する。
【解決手段】半導体基板１１上面に、第１高さを有するフィン１２ａと、第１高さよりも低い第２高さを有するフィン１２ｂとを形成する工程と、フィン１２ａ及び１２ｂそれぞれの上面及び側面にシリコン酸化膜を形成する工程と、シリコン酸化膜上に導電性を有するポリシリコン膜を形成する工程と、シリコン酸化膜及びポリシリコン膜をパターニングすることで、フィン１２ａ及び１２ｂそれぞれの上面から側面にかけてゲート絶縁膜１５及びゲート電極１６を形成する工程と、フィン１２ａ及び１２ｂそれぞれにおけるゲート電極１６下を挟む２つの領域に一対の拡散領域１４を形成する工程とを備えた。 （もっと読む）

【課題】 ＦｉｎＦＥＴ構造を有する半導体装置に完全空乏化ＳＯＩ技術を適用した場合でも、トランジスタに十分なオン電流を流すことができる半導体装置及びその製造方法を提供する。
【解決手段】 活性領域であるフィン部を形成した後、フィン部を覆う第１ゲート絶縁膜２２及びシリコン窒化膜２３のチャネル部となる部分に対応する位置に開口を形成する。開口内に露出するシリコン基板２１の表面を酸化し酸化膜２８を形成し、その酸化膜２８を除去する。これにより、フィン部のチャネル部となる部分のみの幅を選択的に狭くする。 （もっと読む）

【課題】
【解決手段】半導体デバイスを形成するための方法が提供される。基板の表面の上にゲートスタックが形成される。ゲートスタックの側面にポリマスペーサを形成するための複数のサイクルが提供され、各サイクルは、ポリマスペーサの側面および基板の表面の上に材料を堆積させる堆積段階を提供すること、ならびに基板の表面の上のポリマを除去するとともに堆積された材料のプロファイルを成形するクリーニング段階を提供することを含む。ポリマスペーサをドーパントマスクとして使用して、基板にドーパントが注入される。ポリマスペーサは、除去される。 （もっと読む）

【課題】高耐電圧により大電流化が可能で、オン抵抗が低く高速動作が可能で、高集積化と省エネルギーが可能で、素子間分離の容易な、電気熱変換素子駆動用の半導体装置を提供する。
【解決手段】電気熱変換素子とそれに通電するためのスイッチング素子とがｐ型半導体基体１に集積化されている。スイッチング素子は、半導体基体１の表面に設けられたｎ型ウェル領域２と、それに隣接して設けられチャネル領域を提供するｐ型ベース領域６と、その表面側に設けられたｎ型ソース領域７と、ｎ型ウェル領域２の表面側に設けられたｎ型ドレイン領域８，９と、チャネル領域上にゲート絶縁膜を介して設けられたゲート電極４とを有する絶縁ゲート型電界効果トランジスタである。ベース領域６は、ドレイン領域８，９を横方向に分離するように設けられた、ウェル領域２より不純物濃度の高い半導体からなる。 （もっと読む）

【課題】過電圧に伴う大きな電流を効果的に逃がせる出力保護回路を、回路サイズを縮小した状態で提供する。
【解決手段】半導体基板主面上に選択的に形成されたフィールド酸化膜９に内外を区画するガードバンド領域４が形成され、ガードバンド領域４に囲まれた主面部分に高耐圧トランジスタＱＨとともに出力保護トランジスタＱＬが形成され、出力保護トランジスタと高耐圧トランジスタとはドレイン１４を共通にし、出力保護トランジスタのゲート電極１５はその一部が高耐圧トランジスタのドレイン１４のフィールド酸化膜９の上面に重なり合う状態に構成され、そのフィールド酸化膜９の下部にＮ型低濃度領域５が形成され、出力保護トランジスタのゲート酸化膜１１は高耐圧トランジスタのゲート酸化膜１０より薄く形成され、出力保護トランジスタのソース（６）はガードバンド領域４に接している。 （もっと読む）

【課題】サージ電圧／電流によってゲート酸化膜が破壊されることを防止する。
【解決手段】高耐圧トランジスタは、半導体基板８に形成されたトレンチに設けられたゲート電極４と、ゲート電極４の両側に、ゲート電極４からそれぞれ所定の間隔を空けて形成されたソース５及びドレイン６と、トレンチのソース５側の側壁とトレンチのドレイン６側の側壁とに沿って形成された電界緩和層２と、ゲート電極４とソース５との間と、ゲート電極４とドレイン６との間とに形成された電界緩和層３とを備える。 （もっと読む）

【課題】チャネル領域の両側からチャネル領域に応力を効果的に印加する半導体装置の製造方法および半導体装置を提供する。
【解決手段】まず、シリコン基板１１上にゲート絶縁膜１２を介してゲート電極１３を形成する工程を行う。次に、ゲート電極１３をマスクにした異方性のリセスエッチングにより、シリコン基板１１を掘り下げて、リセス領域１８を形成する。リセス領域１８の表面に、ＳｉＧｅ層１９をエピタキシャル成長させる工程とを行うことを特徴とする半導体装置の製造方法およびこれにより得られる半導体装置である。 （もっと読む）

【課題】追加的な注入工程及びマスク段階なしに、ＥＳＤ（electro static discharge）機能を有する半導体素子及びその製造方法を提供する。
【解決手段】本発明による半導体素子は、半導体基板１００に備えられた多数の素子分離膜の間に不純物を注入して形成されたウェル領域と、上記ウェル領域の上部の一側に形成されたドリフト領域１４０と、上記半導体基板１００の上側で上記ドリフト領域の一側に重畳して形成されたゲートパターン１５０と、上記ドリフト領域で上記ゲートパターンに近接して備えられた少なくとも１つのＳＴＩ（Shallow Trench Isolation）１３０とを含む。 （もっと読む）

【課題】上述した積み上げソース／ドレイン構造とブースター技術とを両立させることが可能で、これによりキャリア移動度を向上させた素子構造の微細化を図ることができ、これにより更なる高機能化を達成することが可能な半導体装置およびその製造方法を提供する。
【解決手段】シリコン基板１上にゲート絶縁膜３を介して設けられたゲート電極４ａと、ゲート電極４ａの側壁に形成された絶縁性のオフセットスペーサ６と、オフセットスペーサ６との間に間隔を保った状態でシリコン基板１１の表面側に設けられた掘り込みパターンａ内にエピタキシャル成長によって形成された化合物半導体層１１と、オフセットスペーサ６によってゲート電極４ａと絶縁された状態でシリコン基板１上および化合物半導体層１１上にエピタキシャル成長によって積上げ形成されたシリコン層１３とを備えたことを特徴とする半導体装置Ｔｒ１。 （もっと読む）

【課題】ゲート電極間の寸法を低減し得る半導体装置を提供する。
【解決手段】半導体装置は、半導体基板（５）と、半導体基板（５）に埋設された複数のゲート電極１１ａ〜１１ｃと、複数のゲート電極１１ａ〜１１ｃの各々の上に設けられた第１の絶縁層（１２ａ〜１２ｃ）と、半導体基板（５）の表面に形成された導電層（１３）と、導電層（１３）上に設けられた導体層１５とを備える。 （もっと読む）

【課題】ゲート長の微細化に対応し、完全空乏化素子として動作させることができ、ジュール熱に起因した発熱や基板浮遊効果が低減できる半導体装置を提供する。
【解決手段】ｐ型半導体基板１１上に形成された基板突起部３１Ａと、突起部３１Ａ上にゲート絶縁膜１３を介して形成されたゲート電極１４と、ゲート電極１４を挟むように突起部３１Ａに形成されたソース領域１５及びドレイン領域１６と、基板突起部３１Ａを挟む半導体基板１１上に形成された素子分離絶縁膜１２と、素子分離絶縁膜１２下の半導体基板１１内に形成された第１、第２不純物領域１７とを有する。第１及び第２不純物領域１７同士が基板突起部３１Ａ下の半導体基板１１内で接続され、ゲート電極１４がその側面上に形成されている基板突起部３１Ａの高さ及び幅方向の長さは、ソース領域１５及びドレイン領域１６が形成される基板突起部３１Ａの高さ及び幅方向の長さよりそれぞれ短い。 （もっと読む）