半導体装置および半導体装置の製造方法
【課題】構造を工夫することにより、ストレスライナー膜がチャネルに印加する応力を高め、電流駆動力が向上した半導体装置を得ることを目的とする。
【解決手段】本発明の半導体装置では、半導体基板１と、この半導体基板１に形成された素子分離絶縁膜２と、半導体基板１上から素子分離絶縁膜２上にかけて形成されたゲート電極４とを備えている。素子分離絶縁膜２は、ゲート電極４下以外の該素子分離絶縁膜２の上部を掘り下げることによって上段部と下段部の段差構造を有している。この半導体装置１は、ゲート電極４の両側の半導体基板１に形成されたソースあるいはドレインとなる半導体領域と、半導体領域、素子分離絶縁膜２の下段部、およびゲート電極４を覆って形成されたストレスライナー膜３とをさらに備えている。
【解決手段】本発明の半導体装置では、半導体基板１と、この半導体基板１に形成された素子分離絶縁膜２と、半導体基板１上から素子分離絶縁膜２上にかけて形成されたゲート電極４とを備えている。素子分離絶縁膜２は、ゲート電極４下以外の該素子分離絶縁膜２の上部を掘り下げることによって上段部と下段部の段差構造を有している。この半導体装置１は、ゲート電極４の両側の半導体基板１に形成されたソースあるいはドレインとなる半導体領域と、半導体領域、素子分離絶縁膜２の下段部、およびゲート電極４を覆って形成されたストレスライナー膜３とをさらに備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ストレスライナー膜を有する半導体装置およびその半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、MOSトランジスタの高集積化および高機能化の要求に伴い、MOSトランジスタの性能を向上させるためにスケーリングを行ってきた。しかしながら、スケーリングによる性能向上が限界に近づいている現在の半導体集積回路では、スケーリング以外の技術によってMOSトランジスタの性能を向上させる試みがなされている。その１つがストレスライナー膜を使ったローカル歪みの印加であり、シリコン基板に機械的に応力を加えて、電子や正孔の移動度を向上させる技術である。下記非特許文献１，２に、このストレスライナー膜を使ってローカル歪みを印加した半導体装置が開示されている。以下、ストレスライナー膜を形成したMOSトランジスタについて説明する。
【０００３】
図８（a）は、従来の技術におけるストレスライナー膜の付加方法を用いて形成したMOSトランジスタを示した図である。図８（b）は、図８（a）のMOSトランジスタをC−Dに沿った断面図である。図８（c）は、図８（a）のMOSトランジスタをE−Fに沿った断面図である。このMOSトランジスタは、シリコン基板１、シリコン基板１に形成されたSTI（Shallow Trench Isolation）２、シリコン基板１およびSTI２上に形成されたゲート電極４、ゲート電極４の側面上であってシリコン基板１およびSTI２上に形成されたサイドウォール５、シリコン基板１、STI２、およびゲート電極４の上に形成されたストレスライナー膜３を備えている。ここで、寸法Lはゲート長、寸法Wはチャネル幅である。
【０００４】
図９，１０は、このMOSトランジスタの製造方法を示したプロセスフローである。図９は、図８（a）のC−Dに沿った断面を表し、図１０は、図８（a）のE−Fに沿った断面を表した図である。図を参照して、このMOSトランジスタの製造方法について説明する。はじめに、一般的なMOSトランジスタの製造方法を用いてSTI２を形成し、ウェル・チャネル注入、ゲート酸化、ポリシリコン堆積を経て、フォトリソグラフィ工程と異方性エッチングによってゲート電極４を形成する（図９（a），図１０（a））。次に、ゲート電極４をマスクとしてextension注入およびhalo注入を行う（図９（b），図１０（b））。次に、ゲート電極４の側面上であってシリコン基板１およびSTI２上にサイドウォール５を形成する（図９（c），図１０（c））。次に、シリコン基板１およびサイドウォール５をマスクとしてイオン注入を行い、不純物活性化のためのアニールを行って、ゲート電極４の両側の下に位置するシリコン基板１の領域にソースあるいはドレインとなる半導体領域を形成する（図９（d），図１０（d））。次に、ストレスライナー膜３を堆積する（図９（e），図１０（e））。
【０００５】
図１１は、図９，１０に示した工程をプロセスシミュレーションを用いて計算した結果を示した図である。図１１は、図８の点線で囲まれた部分に相当し、ゲート長Lは０．０６μm、チャネル幅Wは０．２５μmの場合である。図１１（a）は、異方性エッチングによってゲート電極４を形成した後の形状である。図１１（b）は、ストレスライナー膜３を堆積した後の形状である。図１１（a）において、STI２の上端面がシリコン基板１の上端面よりやや低くなっているのは、実際のSTI２形状を模擬するために便宜的にそのようにしているものである。実際のSTI２の形状は、図１２のような形状をしている。STI２形成後の犠牲酸化、エッチングによる酸化膜除去、ゲート酸化、エッチングによる酸化膜除去を繰り返した結果、STI２端には図１２に示すようなくぼみを生じる。このくぼみを模擬するために図１１（a）では便宜的にSTI２上端面をシリコン基板１上端よりやや低くしている。
【０００６】
このような工程を経て形成されるMOSトランジスタがNMOSの場合には、ストレスライナー膜３が引っ張りの真性応力（自らが縮もうとする）を持つように成膜条件を調整する。このとき、MOSFETのチャネルには、チャネル方向には引っ張り、ウエハ垂直方向には圧縮の応力が印加される。従って、このMOSチャネルに印加される応力によって、電子の移動度が向上し、MOSFETの電流駆動能力を向上することができる。PMOSの場合には、ストレスライナー膜３が圧縮の真性応力を持つように成膜条件を調整することで、MOSのチャネルには、チャネル方向に圧縮、ウエハ垂直方向には引っ張りの応力が印加され、電流駆動能力を向上することができる。
【０００７】
【非特許文献１】高木信一、“Si系高移動度MOSトランジスタ技術”、応用物理、２００５年７月４日、第７４巻、第９号
【非特許文献２】F．Ootsuka、“A Highly Dense, High-Performance １３０nm node CMOS Technology for Large Scale System-on-a-Chip Applications”、IEDM ２０００、Tech．Digest、p５７５
【非特許文献３】S．T．Ahn，H，W．Kennel，J．D．Plummer，W．A．Tiller、“Film stress-related vacancy supersaturation in silicon under low-pressure chemical vapor deposited silicon nitride films”１９８８年１１月１５日、Volume 64、Issue 10、p４９１４−４９１９
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の技術におけるストレスライナー膜を用いたMOSトランジスタの電流駆動力は、ストレスライナー膜中の真性応力が高いほど、電流駆動力は大きくなる。このストレスライナー膜中の真性応力は、流量比などの成膜条件の調整によって高めることができる（非特許文献３参照）。
【０００９】
しかしながら、流量比などの成膜条件の調整によって真性応力を高めることは、現在の技術ではほぼ限界に達しているという問題があった。
【００１０】
そこで本発明はかかる問題を解決するためになされたものであり、MOSトランジスタの構造を工夫することにより、ストレスライナー膜がチャネルに印加する応力を高め、電流駆動力が向上した半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一実施形態における半導体装置では、半導体基板と、半導体基板に形成された素子分離絶縁膜と、半導体基板上から素子分離絶縁膜上にかけて形成されたゲート電極とを備えている。素子分離絶縁膜は、ゲート電極下以外の該素子分離絶縁膜の上部を掘り下げることによって上段部と下段部の段差構造を有している。この半導体装置は、ゲート電極の両側の半導体基板に形成されたソースあるいはドレインとなる半導体領域と、半導体領域、素子分離絶縁膜の下段部、およびゲート電極を覆って形成されたストレスライナー膜とをさらに備えている。
【００１２】
本発明の一実施形態における半導体装置の製造方法では、半導体基板に素子分離絶縁膜を形成されるとともに、この半導体基板および素子分離絶縁膜上にゲート電極が形成される。次に、異方性エッチングを行ってゲート電極下以外の素子分離絶縁膜の上部をエッチングして上段部と下段部の段差構造が形成される。次に、ゲート電極の両側の下に位置する半導体基板の領域にソースあるいはドレインとなる半導体領域が形成される。その後、半導体基板、素子分離絶縁膜の下段部、およびゲート電極の上にストレスライナー膜が形成される。
【発明の効果】
【００１３】
本発明の一実施形態における半導体装置では、素子分離絶縁膜は上部を掘り下げることによって上段下段を有する段差構造を形成するため、素子分離絶縁膜上に堆積するストレスライナー膜は、この掘り下げられた深い位置に配置することができる。従って、従来よりもより大きい応力をMOSチャネルに印加できることになり、より高い電流駆動力を得ることができる。
【００１４】
本発明の一実施形態における半導体装置の製造方法によれば、素子分離絶縁膜の上部をエッチングした部分に堆積したストレスライナー膜もMOSチャネルへの応力に寄与することになる。従って、従来よりもより大きい応力をMOSチャネルに印加できることになり、より高い電流駆動力を得ることができる。
【発明を実施するための最良の形態】
【００１５】
＜実施の形態１＞
図１（a）は、本発明の実施の形態１におけるストレスライナー膜の付加方法を用いて形成したMOSトランジスタの構成を示した図である。図１（b）は、図１（a）のMOSトランジスタをC−Dに沿った断面図である。図１（c）は、図１（a）のMOSトランジスタをE−Fに沿った断面図である。このMOSトランジスタは、半導体基板（以下、シリコン基板１と記載）、シリコン基板１に形成された素子分離絶縁膜（以下、STI（Shallow Trench Isolation）２と記載）、シリコン基板１上からSTI２上にかけて形成されたゲート電極４、ゲート電極４の側面上であってシリコン基板１およびSTI２上に形成されたサイドウォール５、シリコン基板１、STI２、およびゲート電極４を覆って形成されたストレスライナー膜３を備えている。
【００１６】
ここで、本発明の実施の形態１におけるMOSトランジスタの構造の特徴は、STI２がゲート電極４下以外の上部を掘り下げることによって上段部と下段部の段差を有した構造となっており、また、STI２上に堆積するストレスライナー膜３は、STI２の下段部上に堆積する構造となっている点である。ここで、寸法Lはゲート長、寸法Wはチャネル幅である。
【００１７】
図２，３は、このMOSトランジスタの製造方法を示したプロセスフローである。図２は、図１（a）のC−Dに沿った断面を表し、図３は、図１（a）のE−Fに沿った断面を表した図である。図を参照して、このMOSトランジスタの製造方法について説明する。はじめに、一般的なMOSトランジスタの製造方法を用いてSTI２を形成し、ウェル・チャネル注入、ゲート酸化、ポリシリコン堆積を経て、フォトリソグラフィ工程と異方性エッチングによってゲート電極４を形成する（図２（a），図３（a））。次に、ゲート電極４をマスクとして、ゲート電極４下以外のSTI２の上部を部分的にエッチングして除去する（図２（b），図３（b））。次に、ゲート電極４をマスクとしてextension注入およびhalo注入を行う（図２（c），図３（c））。次に、ゲート電極４の側面上であってシリコン基板１およびSTI２上にサイドウォール５を形成する（図２（d），図３（d））。次に、ゲート電極４およびサイドウォール５をマスクとしてイオン注入を行い、不純物活性化のためのアニールを行って、ゲート電極４の両側の下に位置するシリコン基板１の領域にソースあるいはドレインとなる半導体領域を形成する（図２（e），図３（e））。次に、ストレスライナー膜３を堆積する（図２（f），図３（f））。
【００１８】
図４は、図２，３に示した工程をプロセスシミュレーションを用いて計算した結果を示した図である。図４は、図１の点線で囲まれた部分に相当し、ゲート長Lは０．０６μm、チャネル幅Wは０．２５μmの場合である。図４では、簡単のため、STI２側壁に付着したサイドウォール５は示していない。図４（a）は、異方性エッチングによってゲート電極４を形成した後の形状である。図４（b）は、STI２上部をエッチングによって除去した形状である。図４（c）は、ストレスライナー膜３を堆積した後の形状である。以上のような工程によりMOSトランジスタを製造することにより、STI２は、ゲート電極４下以外の上部を掘り下げた上段部と下段部の段差を有した構造となる。また、STI２上に堆積するストレスライナー膜３は、STI２の下段部上に堆積する構造となる。
【００１９】
図５は、MOSトランジスタのMOSチャネル６分布を示した図である。図５は、図１の点線で囲まれた部分のゲート電極に対し対角の位置に相当し、ゲート電極側から見た図である。本実施の形態の製造方法により形成されるMOSトランジスタは、STI２上部の酸化膜をエッチングし、STI２の下段部分にストレスライナー膜３が埋め込まれる構造である。よって、この掘り下げられた下段部分に堆積するストレスライナー膜３もMOSチャネルへの応力に寄与することになるので、MOSチャネル６に印加される応力が増加する。
【００２０】
図６は、プロセスシミュレーションによって計算したMOSチャネル６中の応力分布を示した図である。図６（a）のA−Bに沿った応力分布が図６（b）および図６（c）である。図６（b）がチャネル方向の応力成分であり、図６（c）がウエハ垂直方向の応力成分である。正の応力値は引っ張り応力を、負の応力値は圧縮応力を表す。これらの計算結果から分かるように、いずれの成分も従来の技術におけるストレスライナー膜３の付加方法よりも、本発明の方法におけるストレスライナー膜３の付加方法の方が、応力が大きくなっていることが分かる。
【００２１】
図７は、応力の増加によるMOS電流の変化をデバイスシミュレーションによって計算した結果を示した図である。本発明の方法におけるストレスライナー膜３の付加方法を用いることによって、MOS駆動電流が約３％増加することが分かる。
【００２２】
以上より、本発明におけるMOSトランジスタの製造方法によれば、STI２の上部をエッチングした部分（下段部分）に堆積したストレスライナー膜３もMOSチャネル６への応力に寄与することになる。従って、従来よりもより大きい応力をMOSチャネル６に印加できることになり、より高い電流駆動力を得ることができる。
【００２３】
＜実施の形態２＞
実施の形態１では、ソース・ドレインのシリコン上に直接ストレスライナー膜３を付加したが、シリコン表面にはシリサイドを形成してもよい。すなわち、図２（e），図３（e）の工程後に、ソース・ドレイン領域の表面にシリサイド層を形成する。また、シリサイド層の代わりに、熱酸化によって薄く酸化膜を形成してもよい。また、薄く酸化膜を堆積してもよい。このような構造であっても、実施の形態１と同様に、STI２の上部をエッチングした部分（下段部分）に堆積したストレスライナー膜３もMOSチャネル６への応力に寄与することになる。従って、従来よりもより大きい応力をMOSチャネル６に印加できることになり、より高い電流駆動力を得ることができる。
【００２４】
また、実施の形態１では、NMOSを想定して引っ張り応力を持ったストレスライナー膜３を堆積しているが、PMOSも場合には、圧縮応力を持ったストレスライナー膜３を堆積する。
【００２５】
また、図２，３に示すプロセス・フローにおいて、工程（b）のSTI２上部のエッチングと工程（c）のextension／halo注入の順序は逆にしてもよい。
【産業上の利用可能性】
【００２６】
本発明は、STIを用いて素子分離を行い、ストレスライナー膜を用いてMOS電流駆動力を向上させている半導体集積回路全般に適用できる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態１におけるMOSトランジスタの構造を示した図である。
【図２】本発明の実施の形態１におけるMOSトランジスタの製造方法を示した図である。
【図３】本発明の実施の形態１におけるMOSトランジスタの製造方法を示した図である。
【図４】本発明の実施の形態１におけるMOSトランジスタのストレスライナー膜の付加方法を示した図である。
【図５】本発明の実施の形態１におけるMOSトランジスタのチャネル分布を示した図である。
【図６】本発明の実施の形態１におけるMOSトランジスタと従来技術におけるMOSトランジスタとのチャネル表面の応力分布を比較した図である。
【図７】本発明の実施の形態１におけるMOSトランジスタと従来技術におけるMOSトランジスタとの駆動電流を比較した図である。
【図８】従来技術におけるMOSトランジスタの構造を示した図である。
【図９】従来技術におけるMOSトランジスタの製造方法を示した図である。
【図１０】従来技術におけるMOSトランジスタの製造方法を示した図である。
【図１１】従来技術におけるMOSトランジスタのストレスライナー膜の付加方法を示した図である。
【図１２】実際のシリコン基板とSTIの形状を示した断面図である。
【符号の説明】
【００２８】
１ シリコン基板、２ STI、３ ストレスライナー膜、４ ゲート電極、５ サイドウォール、６ MOSチャネル。
【技術分野】
【０００１】
本発明は、ストレスライナー膜を有する半導体装置およびその半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、MOSトランジスタの高集積化および高機能化の要求に伴い、MOSトランジスタの性能を向上させるためにスケーリングを行ってきた。しかしながら、スケーリングによる性能向上が限界に近づいている現在の半導体集積回路では、スケーリング以外の技術によってMOSトランジスタの性能を向上させる試みがなされている。その１つがストレスライナー膜を使ったローカル歪みの印加であり、シリコン基板に機械的に応力を加えて、電子や正孔の移動度を向上させる技術である。下記非特許文献１，２に、このストレスライナー膜を使ってローカル歪みを印加した半導体装置が開示されている。以下、ストレスライナー膜を形成したMOSトランジスタについて説明する。
【０００３】
図８（a）は、従来の技術におけるストレスライナー膜の付加方法を用いて形成したMOSトランジスタを示した図である。図８（b）は、図８（a）のMOSトランジスタをC−Dに沿った断面図である。図８（c）は、図８（a）のMOSトランジスタをE−Fに沿った断面図である。このMOSトランジスタは、シリコン基板１、シリコン基板１に形成されたSTI（Shallow Trench Isolation）２、シリコン基板１およびSTI２上に形成されたゲート電極４、ゲート電極４の側面上であってシリコン基板１およびSTI２上に形成されたサイドウォール５、シリコン基板１、STI２、およびゲート電極４の上に形成されたストレスライナー膜３を備えている。ここで、寸法Lはゲート長、寸法Wはチャネル幅である。
【０００４】
図９，１０は、このMOSトランジスタの製造方法を示したプロセスフローである。図９は、図８（a）のC−Dに沿った断面を表し、図１０は、図８（a）のE−Fに沿った断面を表した図である。図を参照して、このMOSトランジスタの製造方法について説明する。はじめに、一般的なMOSトランジスタの製造方法を用いてSTI２を形成し、ウェル・チャネル注入、ゲート酸化、ポリシリコン堆積を経て、フォトリソグラフィ工程と異方性エッチングによってゲート電極４を形成する（図９（a），図１０（a））。次に、ゲート電極４をマスクとしてextension注入およびhalo注入を行う（図９（b），図１０（b））。次に、ゲート電極４の側面上であってシリコン基板１およびSTI２上にサイドウォール５を形成する（図９（c），図１０（c））。次に、シリコン基板１およびサイドウォール５をマスクとしてイオン注入を行い、不純物活性化のためのアニールを行って、ゲート電極４の両側の下に位置するシリコン基板１の領域にソースあるいはドレインとなる半導体領域を形成する（図９（d），図１０（d））。次に、ストレスライナー膜３を堆積する（図９（e），図１０（e））。
【０００５】
図１１は、図９，１０に示した工程をプロセスシミュレーションを用いて計算した結果を示した図である。図１１は、図８の点線で囲まれた部分に相当し、ゲート長Lは０．０６μm、チャネル幅Wは０．２５μmの場合である。図１１（a）は、異方性エッチングによってゲート電極４を形成した後の形状である。図１１（b）は、ストレスライナー膜３を堆積した後の形状である。図１１（a）において、STI２の上端面がシリコン基板１の上端面よりやや低くなっているのは、実際のSTI２形状を模擬するために便宜的にそのようにしているものである。実際のSTI２の形状は、図１２のような形状をしている。STI２形成後の犠牲酸化、エッチングによる酸化膜除去、ゲート酸化、エッチングによる酸化膜除去を繰り返した結果、STI２端には図１２に示すようなくぼみを生じる。このくぼみを模擬するために図１１（a）では便宜的にSTI２上端面をシリコン基板１上端よりやや低くしている。
【０００６】
このような工程を経て形成されるMOSトランジスタがNMOSの場合には、ストレスライナー膜３が引っ張りの真性応力（自らが縮もうとする）を持つように成膜条件を調整する。このとき、MOSFETのチャネルには、チャネル方向には引っ張り、ウエハ垂直方向には圧縮の応力が印加される。従って、このMOSチャネルに印加される応力によって、電子の移動度が向上し、MOSFETの電流駆動能力を向上することができる。PMOSの場合には、ストレスライナー膜３が圧縮の真性応力を持つように成膜条件を調整することで、MOSのチャネルには、チャネル方向に圧縮、ウエハ垂直方向には引っ張りの応力が印加され、電流駆動能力を向上することができる。
【０００７】
【非特許文献１】高木信一、“Si系高移動度MOSトランジスタ技術”、応用物理、２００５年７月４日、第７４巻、第９号
【非特許文献２】F．Ootsuka、“A Highly Dense, High-Performance １３０nm node CMOS Technology for Large Scale System-on-a-Chip Applications”、IEDM ２０００、Tech．Digest、p５７５
【非特許文献３】S．T．Ahn，H，W．Kennel，J．D．Plummer，W．A．Tiller、“Film stress-related vacancy supersaturation in silicon under low-pressure chemical vapor deposited silicon nitride films”１９８８年１１月１５日、Volume 64、Issue 10、p４９１４−４９１９
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の技術におけるストレスライナー膜を用いたMOSトランジスタの電流駆動力は、ストレスライナー膜中の真性応力が高いほど、電流駆動力は大きくなる。このストレスライナー膜中の真性応力は、流量比などの成膜条件の調整によって高めることができる（非特許文献３参照）。
【０００９】
しかしながら、流量比などの成膜条件の調整によって真性応力を高めることは、現在の技術ではほぼ限界に達しているという問題があった。
【００１０】
そこで本発明はかかる問題を解決するためになされたものであり、MOSトランジスタの構造を工夫することにより、ストレスライナー膜がチャネルに印加する応力を高め、電流駆動力が向上した半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一実施形態における半導体装置では、半導体基板と、半導体基板に形成された素子分離絶縁膜と、半導体基板上から素子分離絶縁膜上にかけて形成されたゲート電極とを備えている。素子分離絶縁膜は、ゲート電極下以外の該素子分離絶縁膜の上部を掘り下げることによって上段部と下段部の段差構造を有している。この半導体装置は、ゲート電極の両側の半導体基板に形成されたソースあるいはドレインとなる半導体領域と、半導体領域、素子分離絶縁膜の下段部、およびゲート電極を覆って形成されたストレスライナー膜とをさらに備えている。
【００１２】
本発明の一実施形態における半導体装置の製造方法では、半導体基板に素子分離絶縁膜を形成されるとともに、この半導体基板および素子分離絶縁膜上にゲート電極が形成される。次に、異方性エッチングを行ってゲート電極下以外の素子分離絶縁膜の上部をエッチングして上段部と下段部の段差構造が形成される。次に、ゲート電極の両側の下に位置する半導体基板の領域にソースあるいはドレインとなる半導体領域が形成される。その後、半導体基板、素子分離絶縁膜の下段部、およびゲート電極の上にストレスライナー膜が形成される。
【発明の効果】
【００１３】
本発明の一実施形態における半導体装置では、素子分離絶縁膜は上部を掘り下げることによって上段下段を有する段差構造を形成するため、素子分離絶縁膜上に堆積するストレスライナー膜は、この掘り下げられた深い位置に配置することができる。従って、従来よりもより大きい応力をMOSチャネルに印加できることになり、より高い電流駆動力を得ることができる。
【００１４】
本発明の一実施形態における半導体装置の製造方法によれば、素子分離絶縁膜の上部をエッチングした部分に堆積したストレスライナー膜もMOSチャネルへの応力に寄与することになる。従って、従来よりもより大きい応力をMOSチャネルに印加できることになり、より高い電流駆動力を得ることができる。
【発明を実施するための最良の形態】
【００１５】
＜実施の形態１＞
図１（a）は、本発明の実施の形態１におけるストレスライナー膜の付加方法を用いて形成したMOSトランジスタの構成を示した図である。図１（b）は、図１（a）のMOSトランジスタをC−Dに沿った断面図である。図１（c）は、図１（a）のMOSトランジスタをE−Fに沿った断面図である。このMOSトランジスタは、半導体基板（以下、シリコン基板１と記載）、シリコン基板１に形成された素子分離絶縁膜（以下、STI（Shallow Trench Isolation）２と記載）、シリコン基板１上からSTI２上にかけて形成されたゲート電極４、ゲート電極４の側面上であってシリコン基板１およびSTI２上に形成されたサイドウォール５、シリコン基板１、STI２、およびゲート電極４を覆って形成されたストレスライナー膜３を備えている。
【００１６】
ここで、本発明の実施の形態１におけるMOSトランジスタの構造の特徴は、STI２がゲート電極４下以外の上部を掘り下げることによって上段部と下段部の段差を有した構造となっており、また、STI２上に堆積するストレスライナー膜３は、STI２の下段部上に堆積する構造となっている点である。ここで、寸法Lはゲート長、寸法Wはチャネル幅である。
【００１７】
図２，３は、このMOSトランジスタの製造方法を示したプロセスフローである。図２は、図１（a）のC−Dに沿った断面を表し、図３は、図１（a）のE−Fに沿った断面を表した図である。図を参照して、このMOSトランジスタの製造方法について説明する。はじめに、一般的なMOSトランジスタの製造方法を用いてSTI２を形成し、ウェル・チャネル注入、ゲート酸化、ポリシリコン堆積を経て、フォトリソグラフィ工程と異方性エッチングによってゲート電極４を形成する（図２（a），図３（a））。次に、ゲート電極４をマスクとして、ゲート電極４下以外のSTI２の上部を部分的にエッチングして除去する（図２（b），図３（b））。次に、ゲート電極４をマスクとしてextension注入およびhalo注入を行う（図２（c），図３（c））。次に、ゲート電極４の側面上であってシリコン基板１およびSTI２上にサイドウォール５を形成する（図２（d），図３（d））。次に、ゲート電極４およびサイドウォール５をマスクとしてイオン注入を行い、不純物活性化のためのアニールを行って、ゲート電極４の両側の下に位置するシリコン基板１の領域にソースあるいはドレインとなる半導体領域を形成する（図２（e），図３（e））。次に、ストレスライナー膜３を堆積する（図２（f），図３（f））。
【００１８】
図４は、図２，３に示した工程をプロセスシミュレーションを用いて計算した結果を示した図である。図４は、図１の点線で囲まれた部分に相当し、ゲート長Lは０．０６μm、チャネル幅Wは０．２５μmの場合である。図４では、簡単のため、STI２側壁に付着したサイドウォール５は示していない。図４（a）は、異方性エッチングによってゲート電極４を形成した後の形状である。図４（b）は、STI２上部をエッチングによって除去した形状である。図４（c）は、ストレスライナー膜３を堆積した後の形状である。以上のような工程によりMOSトランジスタを製造することにより、STI２は、ゲート電極４下以外の上部を掘り下げた上段部と下段部の段差を有した構造となる。また、STI２上に堆積するストレスライナー膜３は、STI２の下段部上に堆積する構造となる。
【００１９】
図５は、MOSトランジスタのMOSチャネル６分布を示した図である。図５は、図１の点線で囲まれた部分のゲート電極に対し対角の位置に相当し、ゲート電極側から見た図である。本実施の形態の製造方法により形成されるMOSトランジスタは、STI２上部の酸化膜をエッチングし、STI２の下段部分にストレスライナー膜３が埋め込まれる構造である。よって、この掘り下げられた下段部分に堆積するストレスライナー膜３もMOSチャネルへの応力に寄与することになるので、MOSチャネル６に印加される応力が増加する。
【００２０】
図６は、プロセスシミュレーションによって計算したMOSチャネル６中の応力分布を示した図である。図６（a）のA−Bに沿った応力分布が図６（b）および図６（c）である。図６（b）がチャネル方向の応力成分であり、図６（c）がウエハ垂直方向の応力成分である。正の応力値は引っ張り応力を、負の応力値は圧縮応力を表す。これらの計算結果から分かるように、いずれの成分も従来の技術におけるストレスライナー膜３の付加方法よりも、本発明の方法におけるストレスライナー膜３の付加方法の方が、応力が大きくなっていることが分かる。
【００２１】
図７は、応力の増加によるMOS電流の変化をデバイスシミュレーションによって計算した結果を示した図である。本発明の方法におけるストレスライナー膜３の付加方法を用いることによって、MOS駆動電流が約３％増加することが分かる。
【００２２】
以上より、本発明におけるMOSトランジスタの製造方法によれば、STI２の上部をエッチングした部分（下段部分）に堆積したストレスライナー膜３もMOSチャネル６への応力に寄与することになる。従って、従来よりもより大きい応力をMOSチャネル６に印加できることになり、より高い電流駆動力を得ることができる。
【００２３】
＜実施の形態２＞
実施の形態１では、ソース・ドレインのシリコン上に直接ストレスライナー膜３を付加したが、シリコン表面にはシリサイドを形成してもよい。すなわち、図２（e），図３（e）の工程後に、ソース・ドレイン領域の表面にシリサイド層を形成する。また、シリサイド層の代わりに、熱酸化によって薄く酸化膜を形成してもよい。また、薄く酸化膜を堆積してもよい。このような構造であっても、実施の形態１と同様に、STI２の上部をエッチングした部分（下段部分）に堆積したストレスライナー膜３もMOSチャネル６への応力に寄与することになる。従って、従来よりもより大きい応力をMOSチャネル６に印加できることになり、より高い電流駆動力を得ることができる。
【００２４】
また、実施の形態１では、NMOSを想定して引っ張り応力を持ったストレスライナー膜３を堆積しているが、PMOSも場合には、圧縮応力を持ったストレスライナー膜３を堆積する。
【００２５】
また、図２，３に示すプロセス・フローにおいて、工程（b）のSTI２上部のエッチングと工程（c）のextension／halo注入の順序は逆にしてもよい。
【産業上の利用可能性】
【００２６】
本発明は、STIを用いて素子分離を行い、ストレスライナー膜を用いてMOS電流駆動力を向上させている半導体集積回路全般に適用できる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態１におけるMOSトランジスタの構造を示した図である。
【図２】本発明の実施の形態１におけるMOSトランジスタの製造方法を示した図である。
【図３】本発明の実施の形態１におけるMOSトランジスタの製造方法を示した図である。
【図４】本発明の実施の形態１におけるMOSトランジスタのストレスライナー膜の付加方法を示した図である。
【図５】本発明の実施の形態１におけるMOSトランジスタのチャネル分布を示した図である。
【図６】本発明の実施の形態１におけるMOSトランジスタと従来技術におけるMOSトランジスタとのチャネル表面の応力分布を比較した図である。
【図７】本発明の実施の形態１におけるMOSトランジスタと従来技術におけるMOSトランジスタとの駆動電流を比較した図である。
【図８】従来技術におけるMOSトランジスタの構造を示した図である。
【図９】従来技術におけるMOSトランジスタの製造方法を示した図である。
【図１０】従来技術におけるMOSトランジスタの製造方法を示した図である。
【図１１】従来技術におけるMOSトランジスタのストレスライナー膜の付加方法を示した図である。
【図１２】実際のシリコン基板とSTIの形状を示した断面図である。
【符号の説明】
【００２８】
１ シリコン基板、２ STI、３ ストレスライナー膜、４ ゲート電極、５ サイドウォール、６ MOSチャネル。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された素子分離絶縁膜と、
前記半導体基板上から前記素子分離絶縁膜上にかけて形成されたゲート電極と、を備え、
前記素子分離絶縁膜は、前記ゲート電極下以外の該素子分離絶縁膜の上部を掘り下げることによって上段部と下段部の段差構造を有し、
前記ゲート電極の両側の前記半導体基板に形成されたソースあるいはドレインとなる半導体領域と、
前記半導体領域、前記素子分離絶縁膜の下段部、および前記ゲート電極を覆って形成されたストレスライナー膜と、をさらに備える半導体装置。
【請求項２】
前記ゲート電極の側面上であって前記半導体基板上および素子分離絶縁膜上に形成されたサイドウォールをさらに備える請求項１に記載の半導体装置。
【請求項３】
前記半導体領域の上部に形成されたシリサイド層をさらに備える請求項１または２に記載の半導体装置。
【請求項４】
前記半導体領域上に形成された絶縁膜をさらに備える請求項１または２に記載の半導体装置。
【請求項５】
（a）半導体基板に素子分離絶縁膜を形成する工程と、
（b）前記半導体基板および前記素子分離絶縁膜上にゲート電極を形成する工程と、
（c）異方性エッチングを行って前記ゲート電極下以外の前記素子分離絶縁膜の上部をエッチングして上段部と下段部の段差構造を形成する工程と、
（d）前記ゲート電極の両側の下に位置する前記半導体基板の領域にソースあるいはドレインとなる半導体領域を形成する工程と、
（e）前記半導体基板、前記素子分離絶縁膜の下段部、および前記ゲート電極の上にストレスライナー膜を形成する工程と、を備える半導体装置の製造方法。
【請求項６】
（f）前記工程（c）の後に、前記ゲート電極の側面上であって前記半導体基板上および前記素子分離絶縁膜上にサイドウォールを形成する工程をさらに備える請求項５に記載の半導体装置の製造方法。
【請求項７】
（g）前記工程（d）の後に、前記半導体領域の上部にシリサイド層を形成する工程をさらに備える請求項５または６に記載の半導体装置の製造方法。
【請求項８】
（h）前記工程（d）の後に、前記半導体領域上に絶縁膜を形成する工程をさらに備える請求項５または６に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板に形成された素子分離絶縁膜と、
前記半導体基板上から前記素子分離絶縁膜上にかけて形成されたゲート電極と、を備え、
前記素子分離絶縁膜は、前記ゲート電極下以外の該素子分離絶縁膜の上部を掘り下げることによって上段部と下段部の段差構造を有し、
前記ゲート電極の両側の前記半導体基板に形成されたソースあるいはドレインとなる半導体領域と、
前記半導体領域、前記素子分離絶縁膜の下段部、および前記ゲート電極を覆って形成されたストレスライナー膜と、をさらに備える半導体装置。
【請求項２】
前記ゲート電極の側面上であって前記半導体基板上および素子分離絶縁膜上に形成されたサイドウォールをさらに備える請求項１に記載の半導体装置。
【請求項３】
前記半導体領域の上部に形成されたシリサイド層をさらに備える請求項１または２に記載の半導体装置。
【請求項４】
前記半導体領域上に形成された絶縁膜をさらに備える請求項１または２に記載の半導体装置。
【請求項５】
（a）半導体基板に素子分離絶縁膜を形成する工程と、
（b）前記半導体基板および前記素子分離絶縁膜上にゲート電極を形成する工程と、
（c）異方性エッチングを行って前記ゲート電極下以外の前記素子分離絶縁膜の上部をエッチングして上段部と下段部の段差構造を形成する工程と、
（d）前記ゲート電極の両側の下に位置する前記半導体基板の領域にソースあるいはドレインとなる半導体領域を形成する工程と、
（e）前記半導体基板、前記素子分離絶縁膜の下段部、および前記ゲート電極の上にストレスライナー膜を形成する工程と、を備える半導体装置の製造方法。
【請求項６】
（f）前記工程（c）の後に、前記ゲート電極の側面上であって前記半導体基板上および前記素子分離絶縁膜上にサイドウォールを形成する工程をさらに備える請求項５に記載の半導体装置の製造方法。
【請求項７】
（g）前記工程（d）の後に、前記半導体領域の上部にシリサイド層を形成する工程をさらに備える請求項５または６に記載の半導体装置の製造方法。
【請求項８】
（h）前記工程（d）の後に、前記半導体領域上に絶縁膜を形成する工程をさらに備える請求項５または６に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００９−７１２２８（Ｐ２００９−７１２２８Ａ）
【公開日】平成２１年４月２日（２００９．４．２）
【国際特許分類】
【出願番号】特願２００７−２４０７９９（Ｐ２００７−２４０７９９）
【出願日】平成１９年９月１８日（２００７．９．１８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年４月２日（２００９．４．２）
【国際特許分類】
【出願日】平成１９年９月１８日（２００７．９．１８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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