凹状のドレイン及びソース区域並びに非共形的な金属シリサイド領域を有するＭＯＳトランジスタを備えたＣＭＯＳデバイス
【解決手段】
凹状のドレイン及びソース構造のトランジスタ（１５０）における非共形的金属シリサイド層（１５６）は、歪誘起メカニズム、ドレイン／ソース抵抗等に関して高い性能を提供することができる。このために場合によっては、シリサイド化プロセスに先立ちアモルファス化注入プロセスが実行されてよい一方で、他の場合には高融点金属（１５６）の異方的な堆積が用いられてよい。
凹状のドレイン及びソース構造のトランジスタ（１５０）における非共形的金属シリサイド層（１５６）は、歪誘起メカニズム、ドレイン／ソース抵抗等に関して高い性能を提供することができる。このために場合によっては、シリサイド化プロセスに先立ちアモルファス化注入プロセスが実行されてよい一方で、他の場合には高融点金属（１５６）の異方的な堆積が用いられてよい。
【発明の詳細な説明】
【技術分野】
【０００１】
ここに開示される主題は概して集積回路に関し、更に特定的には、凹状の(recessed)ドレイン及びソース領域と応力を与えられたオーバレイヤ(stressed overlayers)等の応力源を用いることにより歪を与えられたチャネル領域とを有することでＭＯＳトランジスタのチャネル領域における電荷キャリア移動度を高めた高性能トランジスタに関する。
【背景技術】
【０００２】
概して多くのプロセス技術が現在のところ半導体製造の分野において実施されており、マイクロプロセッサ、高度なストレージチップ等の複雑な回路に対しては、動作速度及び／又は電力消費及び／又は費用効果を考慮した優れた特性により、現在のところＣＭＯＳ技術が最も有望な手法である。ＣＭＯＳ技術を用いる複雑な集積回路の製造においては、何百万のトランジスタ、即ちＮチャネルトランジスタ及びＰチャネルトランジスタが結晶性の半導体層を含む基板上に形成される。ＭＯＳトランジスタは、Ｎチャネルトランジスタ又はＰチャネルトランジスタのいずれが考慮されているかにかかわらず、複数の所謂ＰＮ接合を備えており、ＰＮ接合は、高濃度にドープされたドレイン及びソース領域と、ドレイン及びソース領域の間に配置される逆に又は弱くドープされたチャネル領域との界面によって形成されている。チャネル領域の伝導性、即ち伝導性チャネルの駆動電流能力は、チャネル領域に隣接して形成され且つ薄い絶縁層によってチャネル領域から隔てられているゲート電極によって制御される。ゲート電極への適切な制御電圧の印加により伝導性チャネルが形成されている場合、チャネル領域の伝導性は特にドーパント濃度、主たる電荷キャリアの移動度に依存し、加えてトランジスタ幅方向におけるチャネル領域の所与の拡張に対しては、チャネル長とも称されるソース及びドレイン領域間の距離にも依存する。従って、ゲート電極への制御電圧の印加に際して絶縁層の下方の伝導性チャネルを急速に生じさせる能力と相俟って、チャネル領域の全体の伝導性がＭＯＳトランジスタの性能を実質的に決定する。このようにチャネル長の減少は、集積回路の動作速度及び充填密度の向上を達成するための支配的設計基準である。
【０００３】
しかし、トランジスタ寸法の継続的な減少は、それに伴い多くの問題を引き起こしており、それらの問題は、ＭＯＳトランジスタのチャネル長を堅実に減少させることによって得られる利益を過度に相殺することのないように対処される必要がある。この点において１つの主要な課題は、ドレイン及びソース領域並びにそれらに接続される任意のコンタクトの低いシート及び接触抵抗を提供し且つチャネル可制御性を維持することである。例えばチャネル長の減少は、ゲート電極とチャネル領域の間の容量性結合の増大を余儀なくさせるであろうし、それによりゲート絶縁層の厚みの減少が必要にあるであろう。現在のところ、二酸化シリコンベースのゲート絶縁層の厚みは１〜２ｎｍの範囲にあり、更なる減少は、ゲート誘電体厚みを減少させるに際して典型的には指数関数的に増大する漏れ電流を考慮すると好ましくないであろう。この理由により、進化したトランジスタ設計においては、高ｋ誘電体材質がゲート誘電体層内に用いられることがあり、場合によってはゲート電極内の金属と組み合わされて、チャネル可制御性を高めると共に、金属シリサイドと組み合わされる多結晶シリコンのような従来のゲート材質の高いゲート抵抗に起因する信号伝搬遅延を低減している。
【０００４】
限界寸法、即ちトランジスタのゲート長の継続的な寸法減少は、上述した問題に関して高度に複雑なプロセス技術の適合及び場合によってはその新たな開発を必要としている。そのために、所与のチャネル長に対するチャネル領域内での電荷キャリア移動度を高めてトランジスタ要素のチャネル伝導性を向上させることによってトランジスタ性能を改善し、それにより、将来の技術ノードへの進歩と同等の性能改善を達成する可能性を提示する一方で上述した問題の多くを回避し若しくは先送りし、又は高ｋ誘電体等の他の性能強化技術と組み合わせたときに更なる高性能を達成することが提案されてきた。電荷キャリア移動度を高めるための１つの効果的なメカニズムは、例えばチャネル領域の近傍に引張り又は圧縮応力を発生させて対応する歪をチャネル領域内に生じさせることによるチャネル領域内の格子構造の改良であり、それにより電子及びホールに対する改良された移動度がそれぞれもたらされる。例えば標準的なシリコン基板に対して、チャネル領域内に引張り歪を生じさせることは、電子の移動度を増大させ、次いで伝導性の対応する増大並びにそれによる駆動電流及び動作速度の対応する増大に直接的に形を変えるであろう。一方、チャネル領域内の圧縮歪はホールの移動度を高めることができ、それによりＰ型トランジスタの性能を高める可能性が提供される。例えば歪を与えられたシリコンは、高価な半導体材質を必要とすることなしに高速且つ強力な半導体デバイスの製造を可能にする「新たな」種類の半導体材質であると考えることができる一方で、十分に確立された多くの製造技術がそのまま使用可能であるので、集積回路製造への応力又は歪エンジニアリングの導入は、極めて有望な手法である。
【０００５】
トランジスタ要素のチャネル領域内に歪を生じさせる１つの有望な手法によると、基本トランジスタ構造の上方に形成される誘電体材質が、所望の種類の歪をトランジスタにそして特にそのチャネル領域内に誘起するように、高度に応力を与えられた状態で提供されることがある。例えば、トランジスタ構造は典型的には層間誘電体材質内に埋め込まれ、層間誘電体材質は、個々のトランジスタ構造の所望の機械的及び電気的な整合性(integrity)を提供することができ、また付加的な複数の配線層の形成のためのプラットホームを提供することができ、配線層は典型的には個々の回路要素間での電気的な相互接続を提供するために必要とされる。即ち、複数の水平金属線と、電気的接続を確立するための適切な伝導性材質が内包される複数の垂直ビアとを含むことのある複数の配線レベル又は複数のメタライゼーション層が典型的には提供されるであろう。従って、トランジスタ、キャパシタ等の実際の回路要素又はそれらのそれぞれの部分を一番最初のメタライゼーション層に接続する適切なコンタクト構造が提供されなければならない。この目的で、回路要素の所望のコンタクト区域に接続するそれぞれの開口を提供するために、層間誘電体材質は適切にパターニングされる必要があり、このことは、典型的にはエッチング停止材質を実際の層間誘電体材質と組み合わせて用いることによって達成され得る。
【０００６】
例えば二酸化シリコンは、シリコン窒化物と組み合わせにおいて十分に確立された層間誘電体材質であり、シリコン窒化物は、コンタクト開口の形成の間に効果的なエッチング停止材質として作用することができる。その結果、エッチング停止材質、即ちシリコン窒化物材質が基本トランジスタ構造と密着して、特にシリコン窒化物は十分に確立されたプラズマ強化化学的気相堆積（ＣＶＤ）技術に基いて大きな内部応力で堆積させることができるので、従ってシリコン窒化物はトランジスタ内に歪を誘起するために効果的に使用され得る。例えばシリコン窒化物は、２ＧＰａに至る高い内部圧縮応力で堆積させることができ、また適切な堆積パラメータを選択することによってそれより高い内部圧縮応力で堆積させることができる。一方、１ＧＰａに至る適度に高い内部引張り応力レベルを生じさせることができ、またプロセスパラメータ、例えば特にシリコン窒化物材質の堆積の間におけるイオン照射（ion bombardment）の程度を適切に調節することによって、より高い内部引張り応力レベルを生じさせることができる。その結果、トランジスタ要素のチャネル領域内に生じる歪の大きさは、大きな応力を受けている誘電体材質のチャネル領域に対する実効的なオフセットとの組み合わせにおいて、誘電体エッチング停止材質の内部応力レベルと応力を受けている誘電体の厚みとに依存するであろう。従って、トランジスタ性能を高める上では、内部応力レベルを増大すると共にトランジスタ要素の近傍に設けられる高度に応力を与えられた誘電体材質の量を増大させる一方で、応力を与えられた誘電体材質をできるだけチャネル領域に近づけることが望ましいであろう。
【０００７】
しかし、シリコン窒化物材質の内部応力レベルは現在利用可能なプラズマ強化ＣＶＤ技術の総合的な堆積能力によって制限されることがある一方、実効的な層厚は基本的トランジスタトポロジ及び隣り合う回路要素間の距離によって実質的に決定されることが判明している。従って、所与のデバイストポロジ及びそれぞれの堆積プロセスのギャップ充填能力は、最新のスペーサ構造に起因する、大きな応力を与えられた材質のチャネル領域からの適度に大きなオフセットと相俟って、チャネル領域内に最終的に得られる歪を小さくすることがあるので、応力転移メカニズムの効率は、顕著な優位性をもたらすものの、プロセス及びデバイスの仕様に大きく依存するであろうし、また５０ｎｍ以下のゲート長を有する十分に確立された標準的なトランジスタ設計に対する性能向上を阻害する結果をもたらす可能性がある。
【０００８】
これらの理由により、凹状のトランジスタアーキテクチャ、即ち、二次元トランジスタ構造がチャネル領域とゲート絶縁層の間の界面近傍に考えられている場合に、非凹状構造と比較してより低い高さレベルでの、大きな応力を与えられた誘電体材質の堆積を可能にするために、ドレイン及びソース領域の部分部分がチャネル領域、少なくともその上面に対して窪まされたアーキテクチャを用いることが示唆されてきており、それにより、誘電体材質の内部応力は、半導体材質の表面区域に制限されないだけでなく、横方向にも印加され得るので、チャネル領域への横方向の応力転移メカニズムが効果的に高められる。また、全体的な応力転移メカニズムを高める原理におけるのに加えて、ドレイン及びソース領域内に形成された凹部は、シリサイド化プロセスのために利用可能な増大された表面積をも提供し、シリサイド化プロセスは典型的には、ドレイン及びソース領域内における全体の直列抵抗を減少させるために適用される。先進のトランジスタ要素においては、歪を与えられた半導体材質のような複数の歪誘起メカニズムが典型的には用いられていることがあり、歪を与えられた半導体材質は例えばＰチャネルトランジスタのドレイン及びソース領域内に埋め込むことができ、Ｐチャネルトランジスタ内では例えばシリコン／ゲルマニウム合金が歪を与えられた状態をドレイン及びソース領域内に提供することができ、ドレイン及びソース領域はまたチャネル領域内に圧縮歪を誘起することができる。また、適度に大きな内部応力レベルがこの場合にも生じる堆積レシピに基いてコンタクト要素を形成することができ、この適度に大きな内部応力レベルもまた、トランジスタ性能を高めるために有利に用いることができる。従って、歪誘起メカニズムによって得られる種々の影響の繊細な組み合わせ、金属シリサイドとの組み合わせにおける凹部の寸法及び形状は、このようにトランジスタの総合的な駆動電流能力を決定するであろう。例えば、金属シリサイドの量を増やすことは、基本的シリコン材質の伝導性を高める上では有益であるが、総合的なトランジスタ特性を調節するときの他の性能向上メカニズムとの相互依存性を考慮すると、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド等の所与の材質組成に対する金属シリサイドの品質、及び金属シリサイドのチャネル領域への距離等が考慮に入れられる必要があろう。例えば、チャネル領域に対する金属シリサイドの距離を減少させることは、それ自体で有益であると考えられるが、歪を与えられたチャネル構造においては、金属シリサイドとチャネル領域の間の距離を減少させることによって達成されるであろう直列抵抗の僅かな局部的減少を、歪の増大の程度が過補償してしまうかもしれない。即ち、金属シリサイドがバッファ材質として、従って応力のチャネル領域内への伝搬に対する抵抗として作用するので、金属シリサイドをチャネル領域に近づけて配置することによって、歪転移の一定の減少がまた観察されることがある。その結果、電気抵抗の減少が「応力転移抵抗」の増大によって過補償される可能性があり、それにより、性能向上メカニズムの各々を個別に考慮した場合に予想されるであろう性能向上の減少がもたらされるかもしれない。他の場合には、例えばシリコン／ゲルマニウム材質がドレイン及びソース領域内に埋め込まれてよいときに、チャネル領域の近くに位置させられた金属シリサイドが、歪を与えられたシリコン／ゲルマニウム材質を消費してしまうことによりその効率性をも低下させるかもしれず、また予測される性能向上の抑制をもたらし、それによりそれぞれの製造技術、例えばエピタキシャル成長技術等を低い効率の状態にしてしまう一方で、にもかかわらずサイクル時間及びそれに伴い全体的な製造コストに関して多大なる努力を必要とすることになろう。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本開示は、上述の問題の１つ以上の影響を回避し又は少なくとも低減することができる種々の方法及びデバイスに向けられている。
【課題を解決するための手段】
【００１０】
本発明の幾つかの側面の基本的な理解をもたらすために、本発明の単純化された概要を以下に提示する。この概要は本発明の網羅的な概観ではない。本発明の鍵となる若しくは臨界的な要素を特定し又は本発明の範囲を表現することは意図されていない。その唯一の目的は、後で論じられる更なる詳細な説明への序として、単純化された形態での幾つかの概念を提示することである。
【００１１】
概して本開示は、凹状のドレイン領域及び／又はソース領域の露出させられた表面部分に形成される金属シリサイド層の厚みプロファイルを適合させることによって、凹状のトランジスタ構造内のドレイン及び／又はソース抵抗を高めることができる技術及び半導体デバイスに関連している。実質的に均一な層厚、従って実質的に共形的な(conformal)金属シリサイド層がドレイン及びソース領域内に設けられるであろう金属シリサイド領域を形成するための従来の戦略とは異なり、本開示は、少なくとも１つの種類のトランジスタのドレイン及びソース領域の少なくとも一方において非共形的なシリサイド化プロセスを検討し、それにより凹部内における実質的に垂直な表面部分での金属シリサイド厚みの減少を可能にする一方で、実質的に水平な部分、即ち凹部の底での望ましい増大させられた厚みを維持することを可能にする。その結果、チャネル領域から電荷キャリアを受け取るための全体的な増大させられた面積を引き続き提供することができ、それによりドレイン／ソース電流を「波及させる(spreading)」ための抵抗を減少させる一方で、厚み及びそれに伴いゲート絶縁層の近傍のチャネル領域から金属シリサイドまでの距離を減少させることができる。従って、凹部内に形成される応力を与えられた誘電体材質、埋め込まれた半導体合金等のような他の歪誘起メカニズムに対する金属シリサイドの影響の低減を達成することができ、組み合わせにおいて、総合的なトランジスタ性能の向上を達成することができる。ここに開示される幾つかの例示的な側面においては、例えばイオン注入プロセスを実行することによって、凹状のドレイン及び／又はソース区域の結晶構造を「非共形的に(non-conformally)」改質することで、金属シリサイドの非共形的な形成を達成することができ、それにより対応するプロセスの間において金属及びシリコンの拡散を強化することができ、従って高い正確性で制御可能な注入パラメータに基いて反応速度を調節することができる。その結果、凹部内の金属シリサイド層の局部的厚みを適切に適合させることにおいて高度な柔軟性が提供され、従ってトランジスタ特性の漸次的な適応(gradual adaptation)が可能になる。ここに開示される他の例示的な側面においては、非共形的な金属シリサイドは、高融点金属を設けるための高度に異方的な堆積レシピに基いて得ることができ、次いでこれにより対応する非共形的な層厚が結果としてもたらされ得る。
【００１２】
ここに開示される１つの例示的な半導体デバイスは、チャネル領域に接続するドレイン及びソース領域を備えているトランジスタを備えており、ドレイン領域及び／又はソース領域は凹状構造を有していると共に非共形的厚みを有する金属シリサイド層を備えている。半導体デバイスは金属シリサイド層に接触する応力誘起誘電体層を更に備えている。
【００１３】
ここに開示される１つの例示的な方法は、トランジスタのドレイン領域及び／又はソース領域内に凹部を形成することを備えている。また、金属シリサイド層が凹部内に非共形的に形成され、そして最終的には歪誘起層がドレイン及びソース領域の上方に形成される。
【００１４】
ここに開示される更に他の例示的な方法は、トランジスタのドレイン領域及び／又はソース領域内に凹部を形成することを備えている。また、凹部内におけるドレイン領域及び／又はソース領域の露出させられた区域を非共形的に改質するためにイオン注入プロセスが実行される。方法は更に、ドレイン及びソース領域の上方に金属を堆積させることと、凹部内に非共形的に金属シリサイドを生成するために熱処理を実行することとを備えている。
【図面の簡単な説明】
【００１５】
本開示は添付図面と共に以下の記述を参照することによって理解することができ、図面において同様の参照番号は同様の要素を特定する。
【００１６】
【図１ａ】図１ａは例示的な実施形態に従って格子損傷イオン注入プロセスを用いることによって金属シリサイドが非共形的に提供され得る種々の製造段階の間に凹状のドレイン及びソース構造を受け入れるトランジスタを含む半導体デバイスを模式的に示す断面図（その１）である。
【図１ｂ】図１ｂは例示的な実施形態に従って格子損傷イオン注入プロセスを用いることによって金属シリサイドが非共形的に提供され得る種々の製造段階の間に凹状のドレイン及びソース構造を受け入れるトランジスタを含む半導体デバイスを模式的に示す断面図（その２）である。
【図１ｃ】図１ｃは例示的な実施形態に従って格子損傷イオン注入プロセスを用いることによって金属シリサイドが非共形的に提供され得る種々の製造段階の間に凹状のドレイン及びソース構造を受け入れるトランジスタを含む半導体デバイスを模式的に示す断面図（その３）である。
【図１ｄ】図１ｄは例示的な実施形態に従って格子損傷イオン注入プロセスを用いることによって金属シリサイドが非共形的に提供され得る種々の製造段階の間に凹状のドレイン及びソース構造を受け入れるトランジスタを含む半導体デバイスを模式的に示す断面図（その４）である。
【図１ｅ】図１ｅは例示的な実施形態に従って格子損傷イオン注入プロセスを用いることによって金属シリサイドが非共形的に提供され得る種々の製造段階の間に凹状のドレイン及びソース構造を受け入れるトランジスタを含む半導体デバイスを模式的に示す断面図（その５）である。
【図１ｆ】図１ｆは例示的な実施形態に従って格子損傷イオン注入プロセスを用いることによって金属シリサイドが非共形的に提供され得る種々の製造段階の間に凹状のドレイン及びソース構造を受け入れるトランジスタを含む半導体デバイスを模式的に示す断面図（その６）である。
【図１ｇ】図１ｇは注入パラメータを変化させることによって非共形性の程度の選択的な適合が達成され得る更なる例示的な実施形態に従う半導体デバイスを模式的に示す図である。
【図１ｈ】図１ｈは更に他の例示的な実施形態に従い凹状のドレイン及びソース構造に関して非対称的な構造を非共形的な金属シリサイドとの組み合わせにおいてトランジスタ要素が受け取ることができる半導体デバイスの模式的な断面図（その１）である。
【図１ｉ】図１ｉは更に他の例示的な実施形態に従い凹状のドレイン及びソース構造に関して非対称的な構造を非共形的な金属シリサイドとの組み合わせにおいてトランジスタ要素が受け取ることができる半導体デバイスの模式的な断面図（その２）である。
【図１ｊ】図１ｊは一方のトランジスタが非共形的な金属シリサイドに基き凹状の構造を受け入れることができるのに対して他方のトランジスタがプレーナ構造を代表することができる更に他の例示的な実施形態に従う半導体デバイスの模式的な断面図（その１）である。
【図１ｋ】図１ｋは一方のトランジスタが非共形的な金属シリサイドに基き凹状の構造を受け入れることができるのに対して他方のトランジスタがプレーナ構造を代表することができる更に他の例示的な実施形態に従う半導体デバイスの模式的な断面図（その２）である。
【図１ｌ】図１ｌは一方の種類のトランジスタにおいては非共形的な金属シリサイド領域を提供しまた他方の種類のトランジスタにおいては実質的に共形的な金属シリサイドを提供するために選択的イオン注入プロセスを実行することができる更に他の例示的な実施形態に従う半導体デバイスを模式的に示す図である。
【図２ａ】図２ａは更に他の例示的な実施形態に従い異方的堆積技術に基いて非共形的な金属シリサイドを形成するためのシリサイド化シーケンスの間における半導体デバイスを模式的に示す断面図（その１）である。
【図２ｂ】図２ｂは更に他の例示的な実施形態に従い異方的堆積技術に基いて非共形的な金属シリサイドを形成するためのシリサイド化シーケンスの間における半導体デバイスを模式的に示す断面図（その２）である。
【００１７】
ここに開示される主題が種々の修正及び代替的な形態を許容し得る一方で、その具体的な実施形態が例示の目的で図面に示されてきており、ここに更に詳細に説明されている。しかしながら、具体的な実施形態のここでの説明は、開示された特定の形態に本発明を限定することを意図しているのではなく、むしろ添付の特許請求の範囲により画定されるような本発明の精神及び範囲内にある全ての変更、均等なもの及び代替案を網羅する意図であることが理解されるべきである。
【発明を実施するための形態】
【００１８】
本発明の種々の例示的な実施形態が以下に説明される。明瞭化のために、実際の実装の全ての特徴は本明細書において説明されていない。言うまでもなく、そのようないかなる実際の実施形態の開発においても、１つの実装と他とで異なるものになるであろうシステム関連及びビジネス関連の制約の遵守のような開発者の特定の目標を達成するために、多くの実装固有の決定がなされなければならないことが理解されるであろう。また、そのような開発努力は得てして複雑で且つ時間のかかるものになろうが、この開示の利益を享受する当業者にとっては経常的業務であろうことが理解されよう。
【００１９】
添付図面を参照して本主題を以下に説明する。種々の構成、システム及びデバイスが、説明のみを目的とし且つ当業者に周知の詳細と相俟って本開示を不明確にすることのないように、図面内に模式的に描かれている。それでもなお、本開示の例示的な実例を説明するために添付図面が含まれているものである。ここで用いられている語句(words and phrases)は、関連分野を含めた当業者によるそれらの語句の理解と矛盾しないような意味において理解され且つ解釈されるべきである。用語又は句(term or phrase)の特別な定義、即ち当業者によって理解されるようなありふれた且つ慣例的な意味とは異なる定義は、ここでの用語又は句の一貫した使用によって暗示されることを意図したものではない。用語又は句が特別な意味、即ち当業者によって理解される以外の意味を有することが意図される限りにおいて、そのような特別の定義は、用語又は句に対する特別な定義を直接的に且つ明白に提供する定義的な方法で明細書中に明示的に記載されるであろう。
【００２０】
概して本開示は半導体デバイス及びそれを形成するための技術を提供し、その半導体デバイスにおいては凹状の構造がＭＯＳトランジスタ内、即ちプレーナトランジスタ構造内で実現されてよく、ドレイン及びソース領域内に形成される金属シリサイドの一部分は、トランジスタのゲート絶縁層とチャネル領域の間の界面によって定義される高さレベルの下方に位置させられてよい。ＦｉｎＦＥＴｓ、トライゲート(tri-gate)トランジスタ等のような三次元トランジスタ構造においては、凹状のトランジスタ構造は、ドレイン及びソース領域内の金属シリサイドの少なくとも一部分が、対応するフィン(fin)の上面の高さレベルの下方に位置してよいトランジスタアーキテクチャとして理解されるべきであり、フィン内においては完全に減損したチャネル(fully depleted channel)がトランジスタ動作の間に確立される(builds up)。また本開示の文脈においては、凹状のトランジスタ構造は、ドレイン領域若しくはソース領域又はそれら両方が、ゲート絶縁層とチャネル領域の界面よりも下方に位置し、又は三次元トランジスタアーキテクチャ内の対応するフィンの上面よりも下方に位置する金属シリサイドの一部分を備えているトランジスタとして理解されるべきである。ここに開示される原理に従い、ドレイン及びソース領域の少なくとも一方の内部に非共形的な金属シリサイド層を形成することによって、高いトランジスタ性能が凹状構造において達成され、それにより、直列抵抗を減少することと一般的には全体的な応力転移を強化することとに関する凹状構造の利点が維持され得るように、総合的なトランジスタ特性を適切に調節する能力が提供される一方で同時に、チャネル領域にすぐ隣接する金属シリサイドの厚みを適切に適合させることによって、従来の凹状トランジスタ構造に付随するであろうある程度の移動度の低下を低減することができる。例えば凹状構造においては、ドレイン及び／又はソース領域の実質的に垂直に延在する表面区域が適度に薄い金属シリサイドを受け入れ得ることで、任意の他の応力誘起源、例えば凹部内に設けられる高度に応力を与えられた誘電体材質、半導体合金、コンタクト要素等によって生成される応力の効率を過度に減少させることはなく、一方、適度に厚い金属シリサイドが凹部の水平表面部分に設けられてよく、それにより全体的な直列抵抗を低いレベルで維持することができる。その結果、金属シリサイドを含む表面区域の増大に起因して、「波及(spreading)」抵抗、即ちトランジスタのチャネル領域に接続するための抵抗を、一般的には増大された表面積によって減少させることができる一方で、チャネル領域に極く接近して位置する金属シリサイドの量の「遮蔽(shielding)」効果を低減することができる。従って一般的にＮチャネルトランジスタにおいては、ソース／ドレイン接合抵抗の低減を達成することができ、この場合、結果として得られる金属シリサイドの量の増大を一般的にはもたらすであろうアモルファス化イオン注入に基いて非共形的な金属シリサイド厚を提供することによって、概して高い性能を得ることができる。また、凹部内に形成される引張り応力を与えられた誘電体材質の強化された応力転移に起因して、そして場合によってはコンタクト要素によって生成される引張り応力との組み合わせに起因して、従来の凹状構造と比較して、電子移動度及びこれに伴い駆動電流を高めることができる。一方、応力転移の効率は上述したようにして高められる。同様にＰチャネルトランジスタに対しては、プレーナトランジスタ構造と比較して金属シリサイドが更にチャネル領域に近いであろうし、また凹部内に誘電体キャップ層も形成されるであろう点において、凹状構造はこの場合にも有利であろう一方で同時に、上述したようにして応力転移の向上を達成することができる。特に埋め込まれたシリコン／ゲルマニウム合金等との組み合わせにおいて、非共形的な金属シリサイドを設けることによって、ドレイン及びソース領域内の波及抵抗を低減したままで、材質消費のある程度の減少を達成することができる。
【００２１】
図１ａは基板１０１を備えた半導体デバイス１００の断面図を模式的に示しており、基板１０１の上方には半導体材質１０２、例えばシリコンベースの半導体材質が形成されていてよく、半導体材質１０２に対して、上述したように応力誘起技術に基いて電荷キャリア移動度等の電子的な特性が局部的に調節されてよい。基板１０１は、シリコン基板、絶縁基板等のような、その上方に半導体材質１０２を形成するための適切なキャリア材質を代表してよい。幾つかの例示的な実施形態（図示せず）においては、基板１０１は半導体材質１０２との組み合わせにおいて、その内部において埋設絶縁層（図示せず）が半導体材質１０２と基板１０１の間に位置させられていてよいシリコン・オン・絶縁体（ＳＯＩ）を代表してよい。他の場合には、半導体材質１０２は、基板１０１の実質的に結晶性の半導体材質の上部又は少なくともその一部分を代表してよい。このようにして、バルク構造、即ちその内部において半導体層１０２内に設けられるトランジスタアクティブ区域の典型的な深さと比較して半導体材質１０２の厚みが十分に大きくなり得る構造を画定することができる。更に他の場合には、半導体デバイス１００は、デバイス１００に対する全体的な要求に応じて、複数のＳＯＩ区域及び複数のバルク区域を異なるデバイス領域に備えていてよい。また図示される製造段階においては、半導体デバイス１００は、ゲート電極材質１５１Ａ及びゲート絶縁層１５１Ｂを含むゲート電極構造１５１を備えているトランジスタ１５０を備えていてよく、ゲート絶縁層１５１Ｂは、半導体材質１０２内に形成されるチャネル領域１５３からゲート電極材質１５１Ａを分離している。ゲート電極材質１５１Ａは、全体的なデバイス構造に応じて、多結晶シリコン、金属含有材質等から構成されてよい。同様にゲート絶縁層１５１Ｂは、二酸化シリコンベースの誘電体、又は概ね１０．０以上の誘電率を有する誘電体材質として理解される高ｋ誘電体材質であってよい任意の他の適切な誘電体材質の形態で設けられてよい。他の場合には、ゲート電極構造１５１は、例えば金属含有材質と高ｋ誘電体の組み合わせを備えている高性能なゲート電極構造によって置換されるであろうプレースホルダ(place holder)構造を代表してよい。更にゲート電極構造１５１は、その側壁にスペーサ構造１５４が形成されたものであってよい。またドレイン及びソース領域１５５が半導体材質１０２内に形成されていてよく、トランジスタ特性に応じて、程度の差こそあれ明白なドーパントプロファイルが確立されてよく、例えばいわゆる拡張領域１５５Ｅが領域１５３の実効チャネル長を規定してよい。図１ａにおいてトランジスタ１５０は対称構造を有していてよいので、ドレイン及びソース領域はトランジスタ１５０の動作を前提として区別され得るが、他の場合には、非対称なドーパントプロファイルがドレイン及びソース領域に対して提供されてよく、例えば適切と考えられる場合には、拡張領域１５５Ｅの重なりがソース側で増大させられたものが提供されてよい一方で、過剰なゲート漏洩等を低減するために、重なりがドレイン領域で減少させられ又はなくされたものが提供されてよいことが理解されるべきである。
【００２２】
図１ａに示されるような半導体デバイス１００は、以下のプロセスに基いて形成することができる。半導体層１０２のそれそれの領域の適切なベースドーピングを画定する前又は後に、例えばＮチャネルトランジスタ及びＰチャネルトランジスタを画定するために、溝分離(trench isolations)等（図示せず）のそれぞれの分離構造が形成されてよい。その後、例えばゲート誘電体材質を形成し次いで適切なゲート電極材質又はプレースホルダ材質を堆積させることによってゲート電極構造１５１が設けられてよく、プレートホルダ材質は、対応するプロセス戦略によって要求されるであろう他の材質、例えば中間エッチング停止層、反射防止膜（ＡＲＣ）層又は他のキャップ層を含んでいてよい。例えば幾つかの実施形態では、キャップ層（図示せず）が、ゲート電極材質１５１Ａの上端上に設けられてよく、そして全体の製造シーケンスを通して維持されてよく、そしてドレイン及び／又はソース領域内に対応する凹部を形成するためのエッチングプロセス１０３の間におけるゲート電極材質１５１Ａの過度な材質除去を回避するためのエッチングマスクとして用いられてよい。ゲート電極構造１５１のパターニングは、最新のリソグラフィ及びエッチング技術を含む任意の適切な技術に基いて達成することができる。次いで、拡張領域１５５Ｅが、トランジスタ１５０の伝導性タイプに応じて必要とされるＮタイプドーパント種又はＰタイプドーパント種の導入との組み合わせにおいて、ハロー注入(halo implants)、アモルファス化注入等を含む適切な注入シーケンスによって画定されてよい。この目的のため、所望の実効チャネル長１５３を調節するのに拡張領域１５５Ｅの所望のオフセットを維持するために、スペーサ構造１５４が形成されてオフセットスペーサ（図示せず）が設けられてよい。その後、スペーサ構造１５４、即ち個々のスペーサ要素が、場合によってはエッチング停止ライナ(etch stop liners)（図示せず）との組み合わせにおいて形成されてよく、所望の全体的な横方向のドーパントプロファイルを得るために、適切に設計された注入プロセスが実行されてよく、所望の全体的な横方向のドーパントプロファイルの形状は、後続の焼鈍技術に基いて調節されてよく、後続の焼鈍技術においては、ドーパント種は一定の程度まで活性化されると共に注入誘起の損傷が再結晶化されてよい。既に論じられたように、最新の製造レジームにおいては、付加的な歪誘起メカニズムが実装されてよく、例えばゲート電極構造１５１をパターニングした後にキャビティ又は凹部を形成し、キャビティ又は凹部を適切な歪誘起半導体材質で再充填することによって、例えば半導体材質がドレイン及びソース区域１５５内に埋め込まれてよい。
【００２３】
例えばＰチャネルトランジスタに対しては、概ね３０原子パーセントまでのゲルマニウム含有量を有するシリコン／ゲルマニウム合金は、適度に高い歪成分を提供することができ、歪成分はまた効果的にチャネル領域１５３内へ転移させられるであろう。他の場合には、ドレイン及びソース区域を再結晶化させるために実行される１つ以上の焼鈍プロセスが、適切な剛性材質の存在の下で実行されてよく、剛性材質もまた必要に応じて大きな内部応力レベルを備えていてよく、それにより既に著しく損傷を受けているドレイン及びソース区域又は既にアモルファス化されているであろう他の区域の再成長が歪を与えられた状態で生じてよく、歪を与えられた状態は、覆っているキャップ層の部分的な又は完全な除去の後まで少なくともある程度は維持されてよい。それぞれの技術は応力記憶技術と称されることもあり、それにより特にＮチャネルトランジスタにおいて適度に大きな歪を受けた状態が可能になり、その効果は非共形的(non-conformal)金属シリサイド生成との組み合わせにおいて更に高めることができ、それについては後述する。従って、基本的なトランジスタ構造を設けた後に、例えば十分に確立されたエッチングレシピに基いてエッチングプロセス１０３が実行されてよく、この場合、シリコン材質又はシリコン含有材質をスペーサ構造１５４に対して選択的に、効率的に除去することができる。図１ａに示される実施形態においては、ゲート電極材質１５１Ａの一部分もまたエッチングプロセス１０３の間に除去され得るが、他の場合において対応する材質除去が全体的なプロセス戦略に適合しない可能性があるときには、既に論じられたように、シリコン窒化物層のようなキャップ層がゲート電極材質１５１Ａの上面に維持されてよい。
【００２４】
図１ｂはエッチングプロセス１０３の後の半導体デバイス１００を模式的に示している。図示されるように、エッチングプロセス１０３のプロセスパラメータに基いて適応させられ得る寸法及び形状を有する凹部１５５Ｒがドレイン及びソース領域１５５内に形成される。即ち、エッチングプロセス１０３の所与のパラメータ設定に対して、具体的には所与のエッチングレートに対して、凹部１５５Ｒの深さ１５５Ｄはエッチング時間に基いて調節することができる一方、チャネル領域１５３に対する凹部１５５Ｒのオフセットは、スペーサ構造１５４の幅によって規定することができる。幾つかの例示的な実施形態においては、実質的に異方性のエッチングレシピが用いられてよく、それにより、スペーサ幅１５４によって画定されるであろう十分に境界が明確なオフセットの提供が可能になる。従って凹部１５５Ｒは、実質的に垂直な表面部分Ｓ１、即ち実質的に電流フローの方向又はトランジスタ長の方向、つまり図１ｂにおいては水平方向を向いていてよい表面法線Ｎ１を含む表面部分を備えていてよく、一方、表面法線Ｎ２によって定義される他の表面部分Ｓ２が実質的に水平な部分として考えられてよく、表面法線Ｎ２はチャネル長の方向に対して実質的に垂直である。
【００２５】
図１ｃは進んだ製造段階における半導体デバイス１００を模式的に示しており、その段階においてはドレイン及びソース領域の露出させられた部分、即ち凹部１５５Ｒの表面及びゲート電極材質１５１Ａが後続のシリサイド化プロセスのために準備されてよい。図示される実施形態においては、注入プロセス１０４が実行されてよく、ドレイン及びソース領域１５５の露出させられた部分に著しい結晶損傷が生成され又は実質的にアモルファス化された区域が提供され得る。例えば、シリコン、ゲルマニウム等のイオン種が注入プロセス１０４の間に用いられてよく、望ましい程度の格子損傷を得るために、エネルギ及び照射量(dose)のような注入パラメータが適切に選択されてよい。対応するパラメータ設定は、シミュレーション、試験実行等に基き容易に確立され得る。上に論じられたような応力記憶技術において、またドレイン及びソース拡張領域１５５Ｅ（図１ａ）を形成するためのプロセスシーケンスにおいて、アモルファス化前注入がしばしば用いられてよいことが理解されるべきである。他の場合には、適度に小さい注入照射量値で激しい結晶損傷を提供し得る効率的な注入種として、キセノンが用いられてよく、それにより全体的なサイクル時間を減少させることができる。図示される実施形態においては、プロセス１０４の間に実質的に垂直なイオンビームが用いられ、それによりドレイン及びソース領域１５５の露出された部分の高度に非共形的な改質を提供することができる。即ち、実質的に非傾斜のイオンビームに起因して、表面区域Ｓ１内の損傷ゾーンの厚みＴ１は、表面Ｓ２に対応する損傷ゾーンの厚みＴ２よりも小さいであろう。このため、激しい結晶損傷又は実質的にアモルファス化された状態は、結果として異なる程度の金属の拡散をもたらし、この金属は後の製造段階において金属シリサイドを形成するように提供され得る。従って、対応する拡散プロセスもまた、ドレイン及びソース領域１５５内の損傷ゾーンの種々の厚みＴ１，Ｔ２に対応して非共形的に伝搬するであろう。尚、損傷ゾーンの寸法及び形状は、注入プロセス１０４のパラメータに基いて、即ち傾斜角度に基いて効果的に調節することができ、傾斜角度は、予め定められたイオン種のエネルギ及び照射量等によって、ゼロから任意の適切な値まで変化させることができ、これについては後で更に詳細に説明する。
【００２６】
図１ｄは進んだ製造段階における半導体デバイス１００を模式的に示しており、その段階においては高融点金属(refractory metal)の層１０５がトランジスタ１５０内に形成されていてよい。金属層１０５は、望ましい種類の金属シリサイドに対して要求されるであろうようなニッケル、コバルト、ニッケル白金等の任意の適切な材質を備えていてよい。層１０５はスパッタ堆積等のような十分に確立された堆積技術に基いて形成することができ、プロセスパラメータは堆積温度、圧力、バイアス電圧等に基いて調節することができる。図１ｄに示される実施形態においては、実質的に共形的な堆積挙動が層１０５を形成するために用いられてよい。層１０５の堆積に先立ち、金属層１０５を受け取るための露出させられた表面部分を適切に準備するために、洗浄プロセス等のような他のプロセスが十分に確立されたプロセス戦略に従って実行されてよいことが理解されるべきである。その後、層１０５内の金属とゲート電極材質１５１Ａ並びにドレイン及びソース領域１５５のシリコンとの化学反応を開始するために、熱処理１０６が実行されてよい。プロセス１０４に基いて予め形成された損傷に起因して、シリサイド化は、損傷ゾーンの非共形的厚み、例えば厚みＴ１及びＴ２（図１ｃ）による損傷ゾーンの形状に従って、非共形的に進行することができ、層１０４の金属は非共形的に金属シリサイドに変換され得る。その後、任意の非反応性材質は十分に確立された選択的エッチング技術に基いて除去されてよく、必要であれば任意の更なる熱処理が、例えば結果として得られる金属シリサイドを安定化し、金属シリサイドの高い導電性の化合物等を形成するために用いられてよい。
【００２７】
図１ｅは上述したプロセスシーケンスの後の半導体デバイス１００を模式的に示している。図示されるように、層１０５の金属を備えている金属シリサイド１５６が非共形的に形成されており、つまり表面区域Ｓ１での金属シリサイドの厚み１５６Ａは、表面区域Ｓ２に対応する厚み１５６Ｂと比較して著しく小さいであろう。このように、表面区域Ｓ１に対応する実質的に垂直方向に向いた金属シリサイドは、残っているドレイン及びソース拡張領域１５５Ｅの極めて少量の材質を消費するであろうし、従って例えば予め提供された歪誘起材質、例えば応力記憶技術によって得られた歪を与えられた材質によって、領域１５５Ｅ内に生成されている任意の歪レベルを維持することができる一方、他の場合には、拡張領域１５５Ｅは、既に論じられたような歪を与えられた半導体合金を備えていてよい。一方、表面区域Ｓ１はチャネル領域１５３から拡張領域１５５Ｅを介した電荷キャリア収集のための増大された面積を提供し、それにより全体的な直列抵抗が減少するが、金属シリサイド１５６の実質的に水平な部分での増大された厚みは、低減された接触抵抗を提供することができる。
【００２８】
図１ｆは更に進んだ製造段階における半導体デバイス１００を模式的に示しており、その段階においては、応力を与えられた誘電体材質１１０がトランジスタ１５０上又はトランジスタ１５０の上方であって従い凹部１５５Ｒ内に形成されていてよい。誘電体材質１１０はシリコン窒化物材質、窒素含有シリコン炭化物等の任意の適切な材質を代表していてよく、適切な材質は、既に論じられたように、チャネル領域１５３内における電荷キャリア移動度を高めるために必要であろう高い内部応力レベルを有していてよい。材質１１０は十分に確立された堆積レシピ、例えば適切なプロセスパラメータを用いるプラズマ強化ＣＶＤに基いて形成することができるが、他の場合には、複数の個別の層が、高い内部応力レベルを提供しつつ、層１１０の材質の適度に低い誘電率を得るために順次堆積させられてよい。従って、凹部１５５Ｒに起因して、対応する応力成分が格子方向においても効果的に作用することができ、それにより高度に効果的な歪誘起メカニズムの提供が可能になり、この場合、減少させられた厚み１５６Ａは応力転移を過度に「邪魔する」ことはないであろう。このように、層１１０の内部応力レベルに応じて適度に高い引張り又は圧縮歪を得ることができる。即ち、Ｎチャネルトランジスタに対しては引張り応力を与えられた材質を用いることができ、一方Ｐチャネルトランジスタに対しては圧縮応力を与えられた材質を用いることができる。その後、二酸化シリコン等のような層間誘電体材質１１１が十分に確立されたレシピに基いて堆積させられてよい。次いで、表面トポロジが平坦化されてよく、またドレイン及び／又はソース領域１５５、即ち対応する金属シリサイド１５６と接続するようにコンタクト開口が形成されてよく、そして対応するコンタクト開口は、コンタクト要素１１２を提供するように適切な金属で充填されてよい。多くの場合には、コンタクト開口内への金属の充填は、コンタクト要素１１２内でおける所望の種類の応力を生成するために適切に選択された堆積パラメータに基いて達成することができる。例えば引張り応力成分は、周知の技術に従ってタングステン材質を堆積させるためのＣＶＤプロセスの間における圧力、温度、ガス流量のようなパラメータを適切に設定することによって得ることができる。
【００２９】
図１ｇは例示的な実施形態に従う半導体デバイス１００を模式的に示しており、その実施形態においては、凹部１５５Ｒを形成した後に、注入プロセス１０４Ａを実行することによって、全体的な注入プロセス１０４Ａの少なくとも特定の局面の間に傾斜角度αを用いて損傷ゾーン１５５Ｄを改質することができる。この点において、傾斜角度は基板１０１の表面１０１Ａの表面法線１０１Ｎに対してゼロでない角度として理解されるべきである。場合によっては適合させられた注入エネルギ及び照射量との組み合わせにおいて、適切な傾斜角度を選択することによって、損傷ゾーン１５５Ｄの寸法及び形状をドレイン及びソース領域１５５に対して個別に調節する場合における高度な柔軟性が得られる。例えば図１ｇにおいては、ソース領域が左側にあり、垂直表面区域Ｓ１において増大させられた厚みが必要とされているであろうことが想定されてよい。概ね５〜１０度の対応する傾斜角度を用いることによって、ドレイン領域１５５であることが想定されよい右側でイオンビームを遮蔽することができ、それに対応して注入１０４Ａの間の損傷効果を低減することができる。しかし、図１ａ〜１ｆを参照して上述されているのと同様に、ドレイン領域１５５の表面部分Ｓ１内の低減された損傷ゾーンを提供するように、プロセス１０４Ａは実質的に非傾斜の注入ステップをも含んでいてよいことが理解されるべきである。従って、注入パラメータの少なくとも１つを変化させることによって、最終的に得られる金属シリサイド領域１５６（図示せず）の寸法及び形状を全体のデバイス要求に従って適合させることができる。例えば傾斜角度によって得られるある程度の非共形性が、両側からの傾斜角度を用いることによって対称的手法において適用され得る一方で、他の場合には図１ｇに示されるような非対称的な構成が用いられてよいことが理解されるべきである。その後に、上述したような更なる処理が続けられてよい。
【００３０】
図１ｈは更なる例示的な実施形態に従う半導体デバイス１００を模式的に示しており、その実施形態においては凹部１５５Ｒの形成に関して非対象構造が達成され得る。この目的のために、エッチングマスク１０７が、場合によってはゲート電極材質１５１Ａを保護するためのキャップ層１５１Ｃと組み合わせにおいて、例えば窒化シリコン、二酸化シリコン等の形態で設けられていてよい。キャップ層１５１Ｃは、既に論じられたように、ゲート電極構造１５１のパターニングの間に設けられてよい。基本的なトランジスタ構造を形成した後に、図１ｈに示されるようにマスク層１０７がリソグラフィによって設けられてよく、リソグラフィにおいては、他のトランジスタ（図示せず）の他にトランジスタ１５０の一方の側が覆われていてよい。
【００３１】
図１ｉは更に進んだ製造段階における半導体デバイス１００を模式的に示している。図示されるように、凹部１５５Ｒはドレイン及びソース領域１５５の一方に選択的に形成されている。また、マスク１０７は、全体的なプロセス戦略に応じて場合によってはキャップ層１５１Ｃとの組み合わせにおいて除去される。更にデバイス１００は、前述したようなイオン照射１０４又は１０４Ａにさらされる。その結果、凹状のドレイン及びソース領域内の損傷ゾーン１５５Ｄが非共形的形状で設けられてよい一方で、損傷ゾーン及び非凹状のドレイン及びソース領域１５５が実質的に共形的に設けられてよい。従って、デバイス１００の更なる処理の間に、所望の非共形的金属シリサイドが右側に形成されてよい一方で、実質的に共形的で且つ平坦な金属シリサイド構造が左側に形成されてよい。
【００３２】
図１ｊは第２のトランジスタ１５０Ａを備えていてよい半導体デバイス１００を模式的に示しており、第２のトランジスタ１５０Ａは図１ａに示されるトランジスタと実質的に同一な構造を有しているとして図示されており、この場合トランジスタ１５０Ａは凹状の金属シリサイド領域を必要としなくてよい任意のトランジスタを代表してよいことが理解されるべきである。例えばトランジスタ１５０Ａは異なる伝導性タイプを代表してよく、その伝導性タイプに対しての総合的なデバイス性能は、例えばチャネル領域１５３内に望まれる小さい歪レベル等に起因して、凹状構造を設けない方がより高くなることがある。また、エッチングマスク１０７Ａが追加されてトランジスタ１５０Ａを覆う一方、トランジスタ１５０は前述したようにエッチング環境１０３に露出させられている。その結果、凹部１５５Ｒをトランジスタ１５０内に選択的に形成することができる。
【００３３】
図１ｋはトランジスタ１５０内の金属シリサイド領域の望ましい構造によりエッチングマスク１０７Ａの除去の後であって且つ注入プロセス１０４，１０４Ａの間における半導体デバイス１００を模式的に示している。即ち、トランジスタ１５０Ａに対する傾斜注入の適合性に応じて、傾斜又は非傾斜の注入シーケンスが実行されてよい。その後、トランジスタ１５０内に非共形的な金属シリサイドを得る一方でトランジスタ１５０Ａ内に実質的に共形的な金属シリサイド層を設けるために、更なる処理が前述したように続けられてよい。
【００３４】
図１ｌは更なる例示的な実施形態に従う半導体デバイス１００を模式的に示しており、その実施形態においては、凹状構造は両方のトランジスタ１５０，１５０Ａに対して設けられてよいが、トランジスタ１５０内には非共形的な金属シリサイド領域が形成されてよい。このため、トランジスタ１５０，１５０Ａの両方に対して対応するエッチングプロセス１０３（図１ｊ）を実行した後に、イオン注入プロセス１０４，１０４Ａの間にトランジスタ１５０Ａを覆うために、注入マスク１０７Ｂが例えばレジストマスクとして形成されてよい。その結果、非共形的な損傷ゾーン１５５Ｄがトランジスタ１５０内に選択的に形成されてよい一方で、後続のプロセスの間にトランジスタ１５０Ａ内では標準的なシリサイド化プロセスが実行されてよい。総合的なデバイス要求に応じて、例えば対称な傾斜角度を用いて、例えば修正された対象性が適合させられるプロファイルを提供することによって、又は非対称構造を提供することによって、トランジスタ１５０内の損傷ゾーン１５０Ｄの非共形的な層の厚みの程度が前述したように適切に適合させられてよいことが理解されるべきである。その後、更なる処理が前述したように続けられてよい。
【００３５】
従って、上述した実施形態によって高度な柔軟性を提供することができ、実際のシリサイド化プロセスを制御するために損傷ゾーン１５０Ｄを適切に位置決めすると共に成形することができる。このように、凹状構造に関連する利益を得るために凹状構造が選択的に設けられてよい一方でまた、表面区域Ｓ１に対応する遮蔽効果を低減することができるが、他の場合には、金属シリサイドそれ自体によって誘起されてよい例えば圧縮応力成分の形態にあるある程度の応力を受けている構成部分が、表面区域Ｓ２に対応する部分で維持されていてよい。また前述したように、注入プロセス１０４，１０４Ａに対するプロセスパラメータを適切に選択することによって、金属シリサイドのある程度の非共形的な厚み並びに同一のトランジスタのドレイン及びソース領域に関する又は異なるトランジスタに関する任意の程度の非対称性を、対応するマスキングレジームに基いて容易に得ることができる。
【００３６】
図２ａ，２ｂを参照して、金属層を非共形的に設けることによってシリサイド化プロセスの非共形的な進行を達成することができる更なる例示的な実施形態を以下に説明する。
【００３７】
図２ａはトランジスタ２５０の一部に対応する半導体デバイス２００を模式的に示している。デバイスは基板２０１、半導体層２０２を備えていてよく、半導体層２０２内にはドレイン及びソース領域２５５が凹状構造で形成されていてよく、ゲート電極構造２５１が設けられていてよい。これらの構成要素に対して、デバイス１００を参照して既に説明したのと同一の基準が適用される。また図示される製造段階においては、既に特定されたような金属シリサイドを形成するための任意の適切な材質を備えていてよい金属層２０５が、トランジスタ２５０の上方及び凹部２５５Ｒ内に形成される。層２０５の厚みは、表面部分Ｓ１で異なる厚みＴ１を提供するように、非共形的に変化していてよく、厚みＴ１は表面部分Ｓ２上に形成される層２０５の厚みＴ２よりも小さくてよい。例えばＴ１は厚みＴ２の概ね半分より小さくてよいが、堆積プロセス２０９のプロセスパラメータに基いてＴ１及びＴ２に関して他の値が調節されてよい。既に示されたように、高融点金属の堆積はスパッタ堆積、ＣＶＤ等の十分に確立された技術に基いて行うことができ、少なくとも幾つかの堆積技術、例えばスパッタ堆積においては、対応する表面法線の角度に応じて異なる堆積速度が得られるように、プロセスパラメータが調節されてよい。例えば、堆積プロセス２０９の間の温度及び圧力は、バイアス電圧が印加されている場合にはそのバイアス電圧との組み合わせにおいて、方向性の程度を高める結果をもたらすことができ、即ち対応する粒子(particles)は基板２０１に対して実質的に垂直な方向に好適に移動することができる。このように、水平表面部分上の堆積速度は、表面区域Ｓ１のような実質的に垂直な表面部分と比較して大きくてよい。
【００３８】
図２ｂは更に進んだ製造段階における半導体デバイス２００を模式的に示しており、その段階においては、非共形的な金属シリサイド領域２５６が設けられていてよく、領域２５６は表面区域Ｓ１に対応する減少させられた厚み２５６Ａ及び表面区域Ｓ２に対応する位置での増大させられた厚み２５６Ｂを有している。
【００３９】
金属シリサイド２５６は前述したようなプロセス技術に基いて形成することができ、即ち層２０５（図２ａ）の厚みにおける差が、シリサイド化プロセスによって消費されるであろうシリコンの異なる量を結果としてもたらす熱処理が実行されてよい。その後、非反応性の材質が例えば誘電体部分から除去されてよく、また金属シリサイド２５６の総合的な特性を安定化させ又は調節するための任意の更なる熱処理が実行されてよい。次いで、前述したのと同様なプロセス技術に基いて更なる処理が続けられてよい。
【００４０】
従ってこの場合にも、非共形的な金属シリサイド２５６は、応力記憶技術、埋め込まれた半導体合金、凹部２５５Ｒ内に形成される高度に応力を与えられた誘電体等のような任意の歪誘起メカニズムに対する悪影響を低減することができる。
【００４１】
結果として、例えば誘電体キャップ層、応力記憶技術や埋め込まれた半導体合金等によって形成され得る歪を与えられたドレイン及びソース区域、応力を与えられたコンタクト材質等の歪誘起メカニズムの効果の使用を減らさないことによって総合的なデバイス性能を高めるために、ドレイン及びソース領域の少なくとも一方が非共形的な金属シリサイド領域を有していてよい技術及び半導体デバイスを本開示は提供する。ここに開示される原理はまた、ＦｉｎＦＥＴＳ、トライゲートトランジスタ等の三次元トランジスタ構造にも容易に適用可能であることが理解されるべきであり、同構造においては金属シリサイドの一部分は対応するチャネル領域の上面に対して窪まされていてよく、この場合にもまた金属シリサイドの少なくとも一部分の低減された歪緩和効果が達成可能である。
【００４２】
以上開示された特定の実施形態は例示にすぎず、本発明は修正されてよく、また、ここでの教示の利益を享受する当業者に明らかな、均等であるが異なるやり方で実施されてよい。例えば、上述したプロセスステップは異なる順序で実行されてよい。また、以下の特許請求の範囲に記載されていることを除き、ここで示されている構成又は設計の詳細に限定することは意図されていない。従って、以上開示された特定の実施形態が変更され又は修正されてよく、そのような全ての変形が本発明の精神及び範囲内にあるものとみなされることは明らかである。従って、ここでの保護の対象は以下の特許請求の範囲に記載された通りである。
【技術分野】
【０００１】
ここに開示される主題は概して集積回路に関し、更に特定的には、凹状の(recessed)ドレイン及びソース領域と応力を与えられたオーバレイヤ(stressed overlayers)等の応力源を用いることにより歪を与えられたチャネル領域とを有することでＭＯＳトランジスタのチャネル領域における電荷キャリア移動度を高めた高性能トランジスタに関する。
【背景技術】
【０００２】
概して多くのプロセス技術が現在のところ半導体製造の分野において実施されており、マイクロプロセッサ、高度なストレージチップ等の複雑な回路に対しては、動作速度及び／又は電力消費及び／又は費用効果を考慮した優れた特性により、現在のところＣＭＯＳ技術が最も有望な手法である。ＣＭＯＳ技術を用いる複雑な集積回路の製造においては、何百万のトランジスタ、即ちＮチャネルトランジスタ及びＰチャネルトランジスタが結晶性の半導体層を含む基板上に形成される。ＭＯＳトランジスタは、Ｎチャネルトランジスタ又はＰチャネルトランジスタのいずれが考慮されているかにかかわらず、複数の所謂ＰＮ接合を備えており、ＰＮ接合は、高濃度にドープされたドレイン及びソース領域と、ドレイン及びソース領域の間に配置される逆に又は弱くドープされたチャネル領域との界面によって形成されている。チャネル領域の伝導性、即ち伝導性チャネルの駆動電流能力は、チャネル領域に隣接して形成され且つ薄い絶縁層によってチャネル領域から隔てられているゲート電極によって制御される。ゲート電極への適切な制御電圧の印加により伝導性チャネルが形成されている場合、チャネル領域の伝導性は特にドーパント濃度、主たる電荷キャリアの移動度に依存し、加えてトランジスタ幅方向におけるチャネル領域の所与の拡張に対しては、チャネル長とも称されるソース及びドレイン領域間の距離にも依存する。従って、ゲート電極への制御電圧の印加に際して絶縁層の下方の伝導性チャネルを急速に生じさせる能力と相俟って、チャネル領域の全体の伝導性がＭＯＳトランジスタの性能を実質的に決定する。このようにチャネル長の減少は、集積回路の動作速度及び充填密度の向上を達成するための支配的設計基準である。
【０００３】
しかし、トランジスタ寸法の継続的な減少は、それに伴い多くの問題を引き起こしており、それらの問題は、ＭＯＳトランジスタのチャネル長を堅実に減少させることによって得られる利益を過度に相殺することのないように対処される必要がある。この点において１つの主要な課題は、ドレイン及びソース領域並びにそれらに接続される任意のコンタクトの低いシート及び接触抵抗を提供し且つチャネル可制御性を維持することである。例えばチャネル長の減少は、ゲート電極とチャネル領域の間の容量性結合の増大を余儀なくさせるであろうし、それによりゲート絶縁層の厚みの減少が必要にあるであろう。現在のところ、二酸化シリコンベースのゲート絶縁層の厚みは１〜２ｎｍの範囲にあり、更なる減少は、ゲート誘電体厚みを減少させるに際して典型的には指数関数的に増大する漏れ電流を考慮すると好ましくないであろう。この理由により、進化したトランジスタ設計においては、高ｋ誘電体材質がゲート誘電体層内に用いられることがあり、場合によってはゲート電極内の金属と組み合わされて、チャネル可制御性を高めると共に、金属シリサイドと組み合わされる多結晶シリコンのような従来のゲート材質の高いゲート抵抗に起因する信号伝搬遅延を低減している。
【０００４】
限界寸法、即ちトランジスタのゲート長の継続的な寸法減少は、上述した問題に関して高度に複雑なプロセス技術の適合及び場合によってはその新たな開発を必要としている。そのために、所与のチャネル長に対するチャネル領域内での電荷キャリア移動度を高めてトランジスタ要素のチャネル伝導性を向上させることによってトランジスタ性能を改善し、それにより、将来の技術ノードへの進歩と同等の性能改善を達成する可能性を提示する一方で上述した問題の多くを回避し若しくは先送りし、又は高ｋ誘電体等の他の性能強化技術と組み合わせたときに更なる高性能を達成することが提案されてきた。電荷キャリア移動度を高めるための１つの効果的なメカニズムは、例えばチャネル領域の近傍に引張り又は圧縮応力を発生させて対応する歪をチャネル領域内に生じさせることによるチャネル領域内の格子構造の改良であり、それにより電子及びホールに対する改良された移動度がそれぞれもたらされる。例えば標準的なシリコン基板に対して、チャネル領域内に引張り歪を生じさせることは、電子の移動度を増大させ、次いで伝導性の対応する増大並びにそれによる駆動電流及び動作速度の対応する増大に直接的に形を変えるであろう。一方、チャネル領域内の圧縮歪はホールの移動度を高めることができ、それによりＰ型トランジスタの性能を高める可能性が提供される。例えば歪を与えられたシリコンは、高価な半導体材質を必要とすることなしに高速且つ強力な半導体デバイスの製造を可能にする「新たな」種類の半導体材質であると考えることができる一方で、十分に確立された多くの製造技術がそのまま使用可能であるので、集積回路製造への応力又は歪エンジニアリングの導入は、極めて有望な手法である。
【０００５】
トランジスタ要素のチャネル領域内に歪を生じさせる１つの有望な手法によると、基本トランジスタ構造の上方に形成される誘電体材質が、所望の種類の歪をトランジスタにそして特にそのチャネル領域内に誘起するように、高度に応力を与えられた状態で提供されることがある。例えば、トランジスタ構造は典型的には層間誘電体材質内に埋め込まれ、層間誘電体材質は、個々のトランジスタ構造の所望の機械的及び電気的な整合性(integrity)を提供することができ、また付加的な複数の配線層の形成のためのプラットホームを提供することができ、配線層は典型的には個々の回路要素間での電気的な相互接続を提供するために必要とされる。即ち、複数の水平金属線と、電気的接続を確立するための適切な伝導性材質が内包される複数の垂直ビアとを含むことのある複数の配線レベル又は複数のメタライゼーション層が典型的には提供されるであろう。従って、トランジスタ、キャパシタ等の実際の回路要素又はそれらのそれぞれの部分を一番最初のメタライゼーション層に接続する適切なコンタクト構造が提供されなければならない。この目的で、回路要素の所望のコンタクト区域に接続するそれぞれの開口を提供するために、層間誘電体材質は適切にパターニングされる必要があり、このことは、典型的にはエッチング停止材質を実際の層間誘電体材質と組み合わせて用いることによって達成され得る。
【０００６】
例えば二酸化シリコンは、シリコン窒化物と組み合わせにおいて十分に確立された層間誘電体材質であり、シリコン窒化物は、コンタクト開口の形成の間に効果的なエッチング停止材質として作用することができる。その結果、エッチング停止材質、即ちシリコン窒化物材質が基本トランジスタ構造と密着して、特にシリコン窒化物は十分に確立されたプラズマ強化化学的気相堆積（ＣＶＤ）技術に基いて大きな内部応力で堆積させることができるので、従ってシリコン窒化物はトランジスタ内に歪を誘起するために効果的に使用され得る。例えばシリコン窒化物は、２ＧＰａに至る高い内部圧縮応力で堆積させることができ、また適切な堆積パラメータを選択することによってそれより高い内部圧縮応力で堆積させることができる。一方、１ＧＰａに至る適度に高い内部引張り応力レベルを生じさせることができ、またプロセスパラメータ、例えば特にシリコン窒化物材質の堆積の間におけるイオン照射（ion bombardment）の程度を適切に調節することによって、より高い内部引張り応力レベルを生じさせることができる。その結果、トランジスタ要素のチャネル領域内に生じる歪の大きさは、大きな応力を受けている誘電体材質のチャネル領域に対する実効的なオフセットとの組み合わせにおいて、誘電体エッチング停止材質の内部応力レベルと応力を受けている誘電体の厚みとに依存するであろう。従って、トランジスタ性能を高める上では、内部応力レベルを増大すると共にトランジスタ要素の近傍に設けられる高度に応力を与えられた誘電体材質の量を増大させる一方で、応力を与えられた誘電体材質をできるだけチャネル領域に近づけることが望ましいであろう。
【０００７】
しかし、シリコン窒化物材質の内部応力レベルは現在利用可能なプラズマ強化ＣＶＤ技術の総合的な堆積能力によって制限されることがある一方、実効的な層厚は基本的トランジスタトポロジ及び隣り合う回路要素間の距離によって実質的に決定されることが判明している。従って、所与のデバイストポロジ及びそれぞれの堆積プロセスのギャップ充填能力は、最新のスペーサ構造に起因する、大きな応力を与えられた材質のチャネル領域からの適度に大きなオフセットと相俟って、チャネル領域内に最終的に得られる歪を小さくすることがあるので、応力転移メカニズムの効率は、顕著な優位性をもたらすものの、プロセス及びデバイスの仕様に大きく依存するであろうし、また５０ｎｍ以下のゲート長を有する十分に確立された標準的なトランジスタ設計に対する性能向上を阻害する結果をもたらす可能性がある。
【０００８】
これらの理由により、凹状のトランジスタアーキテクチャ、即ち、二次元トランジスタ構造がチャネル領域とゲート絶縁層の間の界面近傍に考えられている場合に、非凹状構造と比較してより低い高さレベルでの、大きな応力を与えられた誘電体材質の堆積を可能にするために、ドレイン及びソース領域の部分部分がチャネル領域、少なくともその上面に対して窪まされたアーキテクチャを用いることが示唆されてきており、それにより、誘電体材質の内部応力は、半導体材質の表面区域に制限されないだけでなく、横方向にも印加され得るので、チャネル領域への横方向の応力転移メカニズムが効果的に高められる。また、全体的な応力転移メカニズムを高める原理におけるのに加えて、ドレイン及びソース領域内に形成された凹部は、シリサイド化プロセスのために利用可能な増大された表面積をも提供し、シリサイド化プロセスは典型的には、ドレイン及びソース領域内における全体の直列抵抗を減少させるために適用される。先進のトランジスタ要素においては、歪を与えられた半導体材質のような複数の歪誘起メカニズムが典型的には用いられていることがあり、歪を与えられた半導体材質は例えばＰチャネルトランジスタのドレイン及びソース領域内に埋め込むことができ、Ｐチャネルトランジスタ内では例えばシリコン／ゲルマニウム合金が歪を与えられた状態をドレイン及びソース領域内に提供することができ、ドレイン及びソース領域はまたチャネル領域内に圧縮歪を誘起することができる。また、適度に大きな内部応力レベルがこの場合にも生じる堆積レシピに基いてコンタクト要素を形成することができ、この適度に大きな内部応力レベルもまた、トランジスタ性能を高めるために有利に用いることができる。従って、歪誘起メカニズムによって得られる種々の影響の繊細な組み合わせ、金属シリサイドとの組み合わせにおける凹部の寸法及び形状は、このようにトランジスタの総合的な駆動電流能力を決定するであろう。例えば、金属シリサイドの量を増やすことは、基本的シリコン材質の伝導性を高める上では有益であるが、総合的なトランジスタ特性を調節するときの他の性能向上メカニズムとの相互依存性を考慮すると、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド等の所与の材質組成に対する金属シリサイドの品質、及び金属シリサイドのチャネル領域への距離等が考慮に入れられる必要があろう。例えば、チャネル領域に対する金属シリサイドの距離を減少させることは、それ自体で有益であると考えられるが、歪を与えられたチャネル構造においては、金属シリサイドとチャネル領域の間の距離を減少させることによって達成されるであろう直列抵抗の僅かな局部的減少を、歪の増大の程度が過補償してしまうかもしれない。即ち、金属シリサイドがバッファ材質として、従って応力のチャネル領域内への伝搬に対する抵抗として作用するので、金属シリサイドをチャネル領域に近づけて配置することによって、歪転移の一定の減少がまた観察されることがある。その結果、電気抵抗の減少が「応力転移抵抗」の増大によって過補償される可能性があり、それにより、性能向上メカニズムの各々を個別に考慮した場合に予想されるであろう性能向上の減少がもたらされるかもしれない。他の場合には、例えばシリコン／ゲルマニウム材質がドレイン及びソース領域内に埋め込まれてよいときに、チャネル領域の近くに位置させられた金属シリサイドが、歪を与えられたシリコン／ゲルマニウム材質を消費してしまうことによりその効率性をも低下させるかもしれず、また予測される性能向上の抑制をもたらし、それによりそれぞれの製造技術、例えばエピタキシャル成長技術等を低い効率の状態にしてしまう一方で、にもかかわらずサイクル時間及びそれに伴い全体的な製造コストに関して多大なる努力を必要とすることになろう。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本開示は、上述の問題の１つ以上の影響を回避し又は少なくとも低減することができる種々の方法及びデバイスに向けられている。
【課題を解決するための手段】
【００１０】
本発明の幾つかの側面の基本的な理解をもたらすために、本発明の単純化された概要を以下に提示する。この概要は本発明の網羅的な概観ではない。本発明の鍵となる若しくは臨界的な要素を特定し又は本発明の範囲を表現することは意図されていない。その唯一の目的は、後で論じられる更なる詳細な説明への序として、単純化された形態での幾つかの概念を提示することである。
【００１１】
概して本開示は、凹状のドレイン領域及び／又はソース領域の露出させられた表面部分に形成される金属シリサイド層の厚みプロファイルを適合させることによって、凹状のトランジスタ構造内のドレイン及び／又はソース抵抗を高めることができる技術及び半導体デバイスに関連している。実質的に均一な層厚、従って実質的に共形的な(conformal)金属シリサイド層がドレイン及びソース領域内に設けられるであろう金属シリサイド領域を形成するための従来の戦略とは異なり、本開示は、少なくとも１つの種類のトランジスタのドレイン及びソース領域の少なくとも一方において非共形的なシリサイド化プロセスを検討し、それにより凹部内における実質的に垂直な表面部分での金属シリサイド厚みの減少を可能にする一方で、実質的に水平な部分、即ち凹部の底での望ましい増大させられた厚みを維持することを可能にする。その結果、チャネル領域から電荷キャリアを受け取るための全体的な増大させられた面積を引き続き提供することができ、それによりドレイン／ソース電流を「波及させる(spreading)」ための抵抗を減少させる一方で、厚み及びそれに伴いゲート絶縁層の近傍のチャネル領域から金属シリサイドまでの距離を減少させることができる。従って、凹部内に形成される応力を与えられた誘電体材質、埋め込まれた半導体合金等のような他の歪誘起メカニズムに対する金属シリサイドの影響の低減を達成することができ、組み合わせにおいて、総合的なトランジスタ性能の向上を達成することができる。ここに開示される幾つかの例示的な側面においては、例えばイオン注入プロセスを実行することによって、凹状のドレイン及び／又はソース区域の結晶構造を「非共形的に(non-conformally)」改質することで、金属シリサイドの非共形的な形成を達成することができ、それにより対応するプロセスの間において金属及びシリコンの拡散を強化することができ、従って高い正確性で制御可能な注入パラメータに基いて反応速度を調節することができる。その結果、凹部内の金属シリサイド層の局部的厚みを適切に適合させることにおいて高度な柔軟性が提供され、従ってトランジスタ特性の漸次的な適応(gradual adaptation)が可能になる。ここに開示される他の例示的な側面においては、非共形的な金属シリサイドは、高融点金属を設けるための高度に異方的な堆積レシピに基いて得ることができ、次いでこれにより対応する非共形的な層厚が結果としてもたらされ得る。
【００１２】
ここに開示される１つの例示的な半導体デバイスは、チャネル領域に接続するドレイン及びソース領域を備えているトランジスタを備えており、ドレイン領域及び／又はソース領域は凹状構造を有していると共に非共形的厚みを有する金属シリサイド層を備えている。半導体デバイスは金属シリサイド層に接触する応力誘起誘電体層を更に備えている。
【００１３】
ここに開示される１つの例示的な方法は、トランジスタのドレイン領域及び／又はソース領域内に凹部を形成することを備えている。また、金属シリサイド層が凹部内に非共形的に形成され、そして最終的には歪誘起層がドレイン及びソース領域の上方に形成される。
【００１４】
ここに開示される更に他の例示的な方法は、トランジスタのドレイン領域及び／又はソース領域内に凹部を形成することを備えている。また、凹部内におけるドレイン領域及び／又はソース領域の露出させられた区域を非共形的に改質するためにイオン注入プロセスが実行される。方法は更に、ドレイン及びソース領域の上方に金属を堆積させることと、凹部内に非共形的に金属シリサイドを生成するために熱処理を実行することとを備えている。
【図面の簡単な説明】
【００１５】
本開示は添付図面と共に以下の記述を参照することによって理解することができ、図面において同様の参照番号は同様の要素を特定する。
【００１６】
【図１ａ】図１ａは例示的な実施形態に従って格子損傷イオン注入プロセスを用いることによって金属シリサイドが非共形的に提供され得る種々の製造段階の間に凹状のドレイン及びソース構造を受け入れるトランジスタを含む半導体デバイスを模式的に示す断面図（その１）である。
【図１ｂ】図１ｂは例示的な実施形態に従って格子損傷イオン注入プロセスを用いることによって金属シリサイドが非共形的に提供され得る種々の製造段階の間に凹状のドレイン及びソース構造を受け入れるトランジスタを含む半導体デバイスを模式的に示す断面図（その２）である。
【図１ｃ】図１ｃは例示的な実施形態に従って格子損傷イオン注入プロセスを用いることによって金属シリサイドが非共形的に提供され得る種々の製造段階の間に凹状のドレイン及びソース構造を受け入れるトランジスタを含む半導体デバイスを模式的に示す断面図（その３）である。
【図１ｄ】図１ｄは例示的な実施形態に従って格子損傷イオン注入プロセスを用いることによって金属シリサイドが非共形的に提供され得る種々の製造段階の間に凹状のドレイン及びソース構造を受け入れるトランジスタを含む半導体デバイスを模式的に示す断面図（その４）である。
【図１ｅ】図１ｅは例示的な実施形態に従って格子損傷イオン注入プロセスを用いることによって金属シリサイドが非共形的に提供され得る種々の製造段階の間に凹状のドレイン及びソース構造を受け入れるトランジスタを含む半導体デバイスを模式的に示す断面図（その５）である。
【図１ｆ】図１ｆは例示的な実施形態に従って格子損傷イオン注入プロセスを用いることによって金属シリサイドが非共形的に提供され得る種々の製造段階の間に凹状のドレイン及びソース構造を受け入れるトランジスタを含む半導体デバイスを模式的に示す断面図（その６）である。
【図１ｇ】図１ｇは注入パラメータを変化させることによって非共形性の程度の選択的な適合が達成され得る更なる例示的な実施形態に従う半導体デバイスを模式的に示す図である。
【図１ｈ】図１ｈは更に他の例示的な実施形態に従い凹状のドレイン及びソース構造に関して非対称的な構造を非共形的な金属シリサイドとの組み合わせにおいてトランジスタ要素が受け取ることができる半導体デバイスの模式的な断面図（その１）である。
【図１ｉ】図１ｉは更に他の例示的な実施形態に従い凹状のドレイン及びソース構造に関して非対称的な構造を非共形的な金属シリサイドとの組み合わせにおいてトランジスタ要素が受け取ることができる半導体デバイスの模式的な断面図（その２）である。
【図１ｊ】図１ｊは一方のトランジスタが非共形的な金属シリサイドに基き凹状の構造を受け入れることができるのに対して他方のトランジスタがプレーナ構造を代表することができる更に他の例示的な実施形態に従う半導体デバイスの模式的な断面図（その１）である。
【図１ｋ】図１ｋは一方のトランジスタが非共形的な金属シリサイドに基き凹状の構造を受け入れることができるのに対して他方のトランジスタがプレーナ構造を代表することができる更に他の例示的な実施形態に従う半導体デバイスの模式的な断面図（その２）である。
【図１ｌ】図１ｌは一方の種類のトランジスタにおいては非共形的な金属シリサイド領域を提供しまた他方の種類のトランジスタにおいては実質的に共形的な金属シリサイドを提供するために選択的イオン注入プロセスを実行することができる更に他の例示的な実施形態に従う半導体デバイスを模式的に示す図である。
【図２ａ】図２ａは更に他の例示的な実施形態に従い異方的堆積技術に基いて非共形的な金属シリサイドを形成するためのシリサイド化シーケンスの間における半導体デバイスを模式的に示す断面図（その１）である。
【図２ｂ】図２ｂは更に他の例示的な実施形態に従い異方的堆積技術に基いて非共形的な金属シリサイドを形成するためのシリサイド化シーケンスの間における半導体デバイスを模式的に示す断面図（その２）である。
【００１７】
ここに開示される主題が種々の修正及び代替的な形態を許容し得る一方で、その具体的な実施形態が例示の目的で図面に示されてきており、ここに更に詳細に説明されている。しかしながら、具体的な実施形態のここでの説明は、開示された特定の形態に本発明を限定することを意図しているのではなく、むしろ添付の特許請求の範囲により画定されるような本発明の精神及び範囲内にある全ての変更、均等なもの及び代替案を網羅する意図であることが理解されるべきである。
【発明を実施するための形態】
【００１８】
本発明の種々の例示的な実施形態が以下に説明される。明瞭化のために、実際の実装の全ての特徴は本明細書において説明されていない。言うまでもなく、そのようないかなる実際の実施形態の開発においても、１つの実装と他とで異なるものになるであろうシステム関連及びビジネス関連の制約の遵守のような開発者の特定の目標を達成するために、多くの実装固有の決定がなされなければならないことが理解されるであろう。また、そのような開発努力は得てして複雑で且つ時間のかかるものになろうが、この開示の利益を享受する当業者にとっては経常的業務であろうことが理解されよう。
【００１９】
添付図面を参照して本主題を以下に説明する。種々の構成、システム及びデバイスが、説明のみを目的とし且つ当業者に周知の詳細と相俟って本開示を不明確にすることのないように、図面内に模式的に描かれている。それでもなお、本開示の例示的な実例を説明するために添付図面が含まれているものである。ここで用いられている語句(words and phrases)は、関連分野を含めた当業者によるそれらの語句の理解と矛盾しないような意味において理解され且つ解釈されるべきである。用語又は句(term or phrase)の特別な定義、即ち当業者によって理解されるようなありふれた且つ慣例的な意味とは異なる定義は、ここでの用語又は句の一貫した使用によって暗示されることを意図したものではない。用語又は句が特別な意味、即ち当業者によって理解される以外の意味を有することが意図される限りにおいて、そのような特別の定義は、用語又は句に対する特別な定義を直接的に且つ明白に提供する定義的な方法で明細書中に明示的に記載されるであろう。
【００２０】
概して本開示は半導体デバイス及びそれを形成するための技術を提供し、その半導体デバイスにおいては凹状の構造がＭＯＳトランジスタ内、即ちプレーナトランジスタ構造内で実現されてよく、ドレイン及びソース領域内に形成される金属シリサイドの一部分は、トランジスタのゲート絶縁層とチャネル領域の間の界面によって定義される高さレベルの下方に位置させられてよい。ＦｉｎＦＥＴｓ、トライゲート(tri-gate)トランジスタ等のような三次元トランジスタ構造においては、凹状のトランジスタ構造は、ドレイン及びソース領域内の金属シリサイドの少なくとも一部分が、対応するフィン(fin)の上面の高さレベルの下方に位置してよいトランジスタアーキテクチャとして理解されるべきであり、フィン内においては完全に減損したチャネル(fully depleted channel)がトランジスタ動作の間に確立される(builds up)。また本開示の文脈においては、凹状のトランジスタ構造は、ドレイン領域若しくはソース領域又はそれら両方が、ゲート絶縁層とチャネル領域の界面よりも下方に位置し、又は三次元トランジスタアーキテクチャ内の対応するフィンの上面よりも下方に位置する金属シリサイドの一部分を備えているトランジスタとして理解されるべきである。ここに開示される原理に従い、ドレイン及びソース領域の少なくとも一方の内部に非共形的な金属シリサイド層を形成することによって、高いトランジスタ性能が凹状構造において達成され、それにより、直列抵抗を減少することと一般的には全体的な応力転移を強化することとに関する凹状構造の利点が維持され得るように、総合的なトランジスタ特性を適切に調節する能力が提供される一方で同時に、チャネル領域にすぐ隣接する金属シリサイドの厚みを適切に適合させることによって、従来の凹状トランジスタ構造に付随するであろうある程度の移動度の低下を低減することができる。例えば凹状構造においては、ドレイン及び／又はソース領域の実質的に垂直に延在する表面区域が適度に薄い金属シリサイドを受け入れ得ることで、任意の他の応力誘起源、例えば凹部内に設けられる高度に応力を与えられた誘電体材質、半導体合金、コンタクト要素等によって生成される応力の効率を過度に減少させることはなく、一方、適度に厚い金属シリサイドが凹部の水平表面部分に設けられてよく、それにより全体的な直列抵抗を低いレベルで維持することができる。その結果、金属シリサイドを含む表面区域の増大に起因して、「波及(spreading)」抵抗、即ちトランジスタのチャネル領域に接続するための抵抗を、一般的には増大された表面積によって減少させることができる一方で、チャネル領域に極く接近して位置する金属シリサイドの量の「遮蔽(shielding)」効果を低減することができる。従って一般的にＮチャネルトランジスタにおいては、ソース／ドレイン接合抵抗の低減を達成することができ、この場合、結果として得られる金属シリサイドの量の増大を一般的にはもたらすであろうアモルファス化イオン注入に基いて非共形的な金属シリサイド厚を提供することによって、概して高い性能を得ることができる。また、凹部内に形成される引張り応力を与えられた誘電体材質の強化された応力転移に起因して、そして場合によってはコンタクト要素によって生成される引張り応力との組み合わせに起因して、従来の凹状構造と比較して、電子移動度及びこれに伴い駆動電流を高めることができる。一方、応力転移の効率は上述したようにして高められる。同様にＰチャネルトランジスタに対しては、プレーナトランジスタ構造と比較して金属シリサイドが更にチャネル領域に近いであろうし、また凹部内に誘電体キャップ層も形成されるであろう点において、凹状構造はこの場合にも有利であろう一方で同時に、上述したようにして応力転移の向上を達成することができる。特に埋め込まれたシリコン／ゲルマニウム合金等との組み合わせにおいて、非共形的な金属シリサイドを設けることによって、ドレイン及びソース領域内の波及抵抗を低減したままで、材質消費のある程度の減少を達成することができる。
【００２１】
図１ａは基板１０１を備えた半導体デバイス１００の断面図を模式的に示しており、基板１０１の上方には半導体材質１０２、例えばシリコンベースの半導体材質が形成されていてよく、半導体材質１０２に対して、上述したように応力誘起技術に基いて電荷キャリア移動度等の電子的な特性が局部的に調節されてよい。基板１０１は、シリコン基板、絶縁基板等のような、その上方に半導体材質１０２を形成するための適切なキャリア材質を代表してよい。幾つかの例示的な実施形態（図示せず）においては、基板１０１は半導体材質１０２との組み合わせにおいて、その内部において埋設絶縁層（図示せず）が半導体材質１０２と基板１０１の間に位置させられていてよいシリコン・オン・絶縁体（ＳＯＩ）を代表してよい。他の場合には、半導体材質１０２は、基板１０１の実質的に結晶性の半導体材質の上部又は少なくともその一部分を代表してよい。このようにして、バルク構造、即ちその内部において半導体層１０２内に設けられるトランジスタアクティブ区域の典型的な深さと比較して半導体材質１０２の厚みが十分に大きくなり得る構造を画定することができる。更に他の場合には、半導体デバイス１００は、デバイス１００に対する全体的な要求に応じて、複数のＳＯＩ区域及び複数のバルク区域を異なるデバイス領域に備えていてよい。また図示される製造段階においては、半導体デバイス１００は、ゲート電極材質１５１Ａ及びゲート絶縁層１５１Ｂを含むゲート電極構造１５１を備えているトランジスタ１５０を備えていてよく、ゲート絶縁層１５１Ｂは、半導体材質１０２内に形成されるチャネル領域１５３からゲート電極材質１５１Ａを分離している。ゲート電極材質１５１Ａは、全体的なデバイス構造に応じて、多結晶シリコン、金属含有材質等から構成されてよい。同様にゲート絶縁層１５１Ｂは、二酸化シリコンベースの誘電体、又は概ね１０．０以上の誘電率を有する誘電体材質として理解される高ｋ誘電体材質であってよい任意の他の適切な誘電体材質の形態で設けられてよい。他の場合には、ゲート電極構造１５１は、例えば金属含有材質と高ｋ誘電体の組み合わせを備えている高性能なゲート電極構造によって置換されるであろうプレースホルダ(place holder)構造を代表してよい。更にゲート電極構造１５１は、その側壁にスペーサ構造１５４が形成されたものであってよい。またドレイン及びソース領域１５５が半導体材質１０２内に形成されていてよく、トランジスタ特性に応じて、程度の差こそあれ明白なドーパントプロファイルが確立されてよく、例えばいわゆる拡張領域１５５Ｅが領域１５３の実効チャネル長を規定してよい。図１ａにおいてトランジスタ１５０は対称構造を有していてよいので、ドレイン及びソース領域はトランジスタ１５０の動作を前提として区別され得るが、他の場合には、非対称なドーパントプロファイルがドレイン及びソース領域に対して提供されてよく、例えば適切と考えられる場合には、拡張領域１５５Ｅの重なりがソース側で増大させられたものが提供されてよい一方で、過剰なゲート漏洩等を低減するために、重なりがドレイン領域で減少させられ又はなくされたものが提供されてよいことが理解されるべきである。
【００２２】
図１ａに示されるような半導体デバイス１００は、以下のプロセスに基いて形成することができる。半導体層１０２のそれそれの領域の適切なベースドーピングを画定する前又は後に、例えばＮチャネルトランジスタ及びＰチャネルトランジスタを画定するために、溝分離(trench isolations)等（図示せず）のそれぞれの分離構造が形成されてよい。その後、例えばゲート誘電体材質を形成し次いで適切なゲート電極材質又はプレースホルダ材質を堆積させることによってゲート電極構造１５１が設けられてよく、プレートホルダ材質は、対応するプロセス戦略によって要求されるであろう他の材質、例えば中間エッチング停止層、反射防止膜（ＡＲＣ）層又は他のキャップ層を含んでいてよい。例えば幾つかの実施形態では、キャップ層（図示せず）が、ゲート電極材質１５１Ａの上端上に設けられてよく、そして全体の製造シーケンスを通して維持されてよく、そしてドレイン及び／又はソース領域内に対応する凹部を形成するためのエッチングプロセス１０３の間におけるゲート電極材質１５１Ａの過度な材質除去を回避するためのエッチングマスクとして用いられてよい。ゲート電極構造１５１のパターニングは、最新のリソグラフィ及びエッチング技術を含む任意の適切な技術に基いて達成することができる。次いで、拡張領域１５５Ｅが、トランジスタ１５０の伝導性タイプに応じて必要とされるＮタイプドーパント種又はＰタイプドーパント種の導入との組み合わせにおいて、ハロー注入(halo implants)、アモルファス化注入等を含む適切な注入シーケンスによって画定されてよい。この目的のため、所望の実効チャネル長１５３を調節するのに拡張領域１５５Ｅの所望のオフセットを維持するために、スペーサ構造１５４が形成されてオフセットスペーサ（図示せず）が設けられてよい。その後、スペーサ構造１５４、即ち個々のスペーサ要素が、場合によってはエッチング停止ライナ(etch stop liners)（図示せず）との組み合わせにおいて形成されてよく、所望の全体的な横方向のドーパントプロファイルを得るために、適切に設計された注入プロセスが実行されてよく、所望の全体的な横方向のドーパントプロファイルの形状は、後続の焼鈍技術に基いて調節されてよく、後続の焼鈍技術においては、ドーパント種は一定の程度まで活性化されると共に注入誘起の損傷が再結晶化されてよい。既に論じられたように、最新の製造レジームにおいては、付加的な歪誘起メカニズムが実装されてよく、例えばゲート電極構造１５１をパターニングした後にキャビティ又は凹部を形成し、キャビティ又は凹部を適切な歪誘起半導体材質で再充填することによって、例えば半導体材質がドレイン及びソース区域１５５内に埋め込まれてよい。
【００２３】
例えばＰチャネルトランジスタに対しては、概ね３０原子パーセントまでのゲルマニウム含有量を有するシリコン／ゲルマニウム合金は、適度に高い歪成分を提供することができ、歪成分はまた効果的にチャネル領域１５３内へ転移させられるであろう。他の場合には、ドレイン及びソース区域を再結晶化させるために実行される１つ以上の焼鈍プロセスが、適切な剛性材質の存在の下で実行されてよく、剛性材質もまた必要に応じて大きな内部応力レベルを備えていてよく、それにより既に著しく損傷を受けているドレイン及びソース区域又は既にアモルファス化されているであろう他の区域の再成長が歪を与えられた状態で生じてよく、歪を与えられた状態は、覆っているキャップ層の部分的な又は完全な除去の後まで少なくともある程度は維持されてよい。それぞれの技術は応力記憶技術と称されることもあり、それにより特にＮチャネルトランジスタにおいて適度に大きな歪を受けた状態が可能になり、その効果は非共形的(non-conformal)金属シリサイド生成との組み合わせにおいて更に高めることができ、それについては後述する。従って、基本的なトランジスタ構造を設けた後に、例えば十分に確立されたエッチングレシピに基いてエッチングプロセス１０３が実行されてよく、この場合、シリコン材質又はシリコン含有材質をスペーサ構造１５４に対して選択的に、効率的に除去することができる。図１ａに示される実施形態においては、ゲート電極材質１５１Ａの一部分もまたエッチングプロセス１０３の間に除去され得るが、他の場合において対応する材質除去が全体的なプロセス戦略に適合しない可能性があるときには、既に論じられたように、シリコン窒化物層のようなキャップ層がゲート電極材質１５１Ａの上面に維持されてよい。
【００２４】
図１ｂはエッチングプロセス１０３の後の半導体デバイス１００を模式的に示している。図示されるように、エッチングプロセス１０３のプロセスパラメータに基いて適応させられ得る寸法及び形状を有する凹部１５５Ｒがドレイン及びソース領域１５５内に形成される。即ち、エッチングプロセス１０３の所与のパラメータ設定に対して、具体的には所与のエッチングレートに対して、凹部１５５Ｒの深さ１５５Ｄはエッチング時間に基いて調節することができる一方、チャネル領域１５３に対する凹部１５５Ｒのオフセットは、スペーサ構造１５４の幅によって規定することができる。幾つかの例示的な実施形態においては、実質的に異方性のエッチングレシピが用いられてよく、それにより、スペーサ幅１５４によって画定されるであろう十分に境界が明確なオフセットの提供が可能になる。従って凹部１５５Ｒは、実質的に垂直な表面部分Ｓ１、即ち実質的に電流フローの方向又はトランジスタ長の方向、つまり図１ｂにおいては水平方向を向いていてよい表面法線Ｎ１を含む表面部分を備えていてよく、一方、表面法線Ｎ２によって定義される他の表面部分Ｓ２が実質的に水平な部分として考えられてよく、表面法線Ｎ２はチャネル長の方向に対して実質的に垂直である。
【００２５】
図１ｃは進んだ製造段階における半導体デバイス１００を模式的に示しており、その段階においてはドレイン及びソース領域の露出させられた部分、即ち凹部１５５Ｒの表面及びゲート電極材質１５１Ａが後続のシリサイド化プロセスのために準備されてよい。図示される実施形態においては、注入プロセス１０４が実行されてよく、ドレイン及びソース領域１５５の露出させられた部分に著しい結晶損傷が生成され又は実質的にアモルファス化された区域が提供され得る。例えば、シリコン、ゲルマニウム等のイオン種が注入プロセス１０４の間に用いられてよく、望ましい程度の格子損傷を得るために、エネルギ及び照射量(dose)のような注入パラメータが適切に選択されてよい。対応するパラメータ設定は、シミュレーション、試験実行等に基き容易に確立され得る。上に論じられたような応力記憶技術において、またドレイン及びソース拡張領域１５５Ｅ（図１ａ）を形成するためのプロセスシーケンスにおいて、アモルファス化前注入がしばしば用いられてよいことが理解されるべきである。他の場合には、適度に小さい注入照射量値で激しい結晶損傷を提供し得る効率的な注入種として、キセノンが用いられてよく、それにより全体的なサイクル時間を減少させることができる。図示される実施形態においては、プロセス１０４の間に実質的に垂直なイオンビームが用いられ、それによりドレイン及びソース領域１５５の露出された部分の高度に非共形的な改質を提供することができる。即ち、実質的に非傾斜のイオンビームに起因して、表面区域Ｓ１内の損傷ゾーンの厚みＴ１は、表面Ｓ２に対応する損傷ゾーンの厚みＴ２よりも小さいであろう。このため、激しい結晶損傷又は実質的にアモルファス化された状態は、結果として異なる程度の金属の拡散をもたらし、この金属は後の製造段階において金属シリサイドを形成するように提供され得る。従って、対応する拡散プロセスもまた、ドレイン及びソース領域１５５内の損傷ゾーンの種々の厚みＴ１，Ｔ２に対応して非共形的に伝搬するであろう。尚、損傷ゾーンの寸法及び形状は、注入プロセス１０４のパラメータに基いて、即ち傾斜角度に基いて効果的に調節することができ、傾斜角度は、予め定められたイオン種のエネルギ及び照射量等によって、ゼロから任意の適切な値まで変化させることができ、これについては後で更に詳細に説明する。
【００２６】
図１ｄは進んだ製造段階における半導体デバイス１００を模式的に示しており、その段階においては高融点金属(refractory metal)の層１０５がトランジスタ１５０内に形成されていてよい。金属層１０５は、望ましい種類の金属シリサイドに対して要求されるであろうようなニッケル、コバルト、ニッケル白金等の任意の適切な材質を備えていてよい。層１０５はスパッタ堆積等のような十分に確立された堆積技術に基いて形成することができ、プロセスパラメータは堆積温度、圧力、バイアス電圧等に基いて調節することができる。図１ｄに示される実施形態においては、実質的に共形的な堆積挙動が層１０５を形成するために用いられてよい。層１０５の堆積に先立ち、金属層１０５を受け取るための露出させられた表面部分を適切に準備するために、洗浄プロセス等のような他のプロセスが十分に確立されたプロセス戦略に従って実行されてよいことが理解されるべきである。その後、層１０５内の金属とゲート電極材質１５１Ａ並びにドレイン及びソース領域１５５のシリコンとの化学反応を開始するために、熱処理１０６が実行されてよい。プロセス１０４に基いて予め形成された損傷に起因して、シリサイド化は、損傷ゾーンの非共形的厚み、例えば厚みＴ１及びＴ２（図１ｃ）による損傷ゾーンの形状に従って、非共形的に進行することができ、層１０４の金属は非共形的に金属シリサイドに変換され得る。その後、任意の非反応性材質は十分に確立された選択的エッチング技術に基いて除去されてよく、必要であれば任意の更なる熱処理が、例えば結果として得られる金属シリサイドを安定化し、金属シリサイドの高い導電性の化合物等を形成するために用いられてよい。
【００２７】
図１ｅは上述したプロセスシーケンスの後の半導体デバイス１００を模式的に示している。図示されるように、層１０５の金属を備えている金属シリサイド１５６が非共形的に形成されており、つまり表面区域Ｓ１での金属シリサイドの厚み１５６Ａは、表面区域Ｓ２に対応する厚み１５６Ｂと比較して著しく小さいであろう。このように、表面区域Ｓ１に対応する実質的に垂直方向に向いた金属シリサイドは、残っているドレイン及びソース拡張領域１５５Ｅの極めて少量の材質を消費するであろうし、従って例えば予め提供された歪誘起材質、例えば応力記憶技術によって得られた歪を与えられた材質によって、領域１５５Ｅ内に生成されている任意の歪レベルを維持することができる一方、他の場合には、拡張領域１５５Ｅは、既に論じられたような歪を与えられた半導体合金を備えていてよい。一方、表面区域Ｓ１はチャネル領域１５３から拡張領域１５５Ｅを介した電荷キャリア収集のための増大された面積を提供し、それにより全体的な直列抵抗が減少するが、金属シリサイド１５６の実質的に水平な部分での増大された厚みは、低減された接触抵抗を提供することができる。
【００２８】
図１ｆは更に進んだ製造段階における半導体デバイス１００を模式的に示しており、その段階においては、応力を与えられた誘電体材質１１０がトランジスタ１５０上又はトランジスタ１５０の上方であって従い凹部１５５Ｒ内に形成されていてよい。誘電体材質１１０はシリコン窒化物材質、窒素含有シリコン炭化物等の任意の適切な材質を代表していてよく、適切な材質は、既に論じられたように、チャネル領域１５３内における電荷キャリア移動度を高めるために必要であろう高い内部応力レベルを有していてよい。材質１１０は十分に確立された堆積レシピ、例えば適切なプロセスパラメータを用いるプラズマ強化ＣＶＤに基いて形成することができるが、他の場合には、複数の個別の層が、高い内部応力レベルを提供しつつ、層１１０の材質の適度に低い誘電率を得るために順次堆積させられてよい。従って、凹部１５５Ｒに起因して、対応する応力成分が格子方向においても効果的に作用することができ、それにより高度に効果的な歪誘起メカニズムの提供が可能になり、この場合、減少させられた厚み１５６Ａは応力転移を過度に「邪魔する」ことはないであろう。このように、層１１０の内部応力レベルに応じて適度に高い引張り又は圧縮歪を得ることができる。即ち、Ｎチャネルトランジスタに対しては引張り応力を与えられた材質を用いることができ、一方Ｐチャネルトランジスタに対しては圧縮応力を与えられた材質を用いることができる。その後、二酸化シリコン等のような層間誘電体材質１１１が十分に確立されたレシピに基いて堆積させられてよい。次いで、表面トポロジが平坦化されてよく、またドレイン及び／又はソース領域１５５、即ち対応する金属シリサイド１５６と接続するようにコンタクト開口が形成されてよく、そして対応するコンタクト開口は、コンタクト要素１１２を提供するように適切な金属で充填されてよい。多くの場合には、コンタクト開口内への金属の充填は、コンタクト要素１１２内でおける所望の種類の応力を生成するために適切に選択された堆積パラメータに基いて達成することができる。例えば引張り応力成分は、周知の技術に従ってタングステン材質を堆積させるためのＣＶＤプロセスの間における圧力、温度、ガス流量のようなパラメータを適切に設定することによって得ることができる。
【００２９】
図１ｇは例示的な実施形態に従う半導体デバイス１００を模式的に示しており、その実施形態においては、凹部１５５Ｒを形成した後に、注入プロセス１０４Ａを実行することによって、全体的な注入プロセス１０４Ａの少なくとも特定の局面の間に傾斜角度αを用いて損傷ゾーン１５５Ｄを改質することができる。この点において、傾斜角度は基板１０１の表面１０１Ａの表面法線１０１Ｎに対してゼロでない角度として理解されるべきである。場合によっては適合させられた注入エネルギ及び照射量との組み合わせにおいて、適切な傾斜角度を選択することによって、損傷ゾーン１５５Ｄの寸法及び形状をドレイン及びソース領域１５５に対して個別に調節する場合における高度な柔軟性が得られる。例えば図１ｇにおいては、ソース領域が左側にあり、垂直表面区域Ｓ１において増大させられた厚みが必要とされているであろうことが想定されてよい。概ね５〜１０度の対応する傾斜角度を用いることによって、ドレイン領域１５５であることが想定されよい右側でイオンビームを遮蔽することができ、それに対応して注入１０４Ａの間の損傷効果を低減することができる。しかし、図１ａ〜１ｆを参照して上述されているのと同様に、ドレイン領域１５５の表面部分Ｓ１内の低減された損傷ゾーンを提供するように、プロセス１０４Ａは実質的に非傾斜の注入ステップをも含んでいてよいことが理解されるべきである。従って、注入パラメータの少なくとも１つを変化させることによって、最終的に得られる金属シリサイド領域１５６（図示せず）の寸法及び形状を全体のデバイス要求に従って適合させることができる。例えば傾斜角度によって得られるある程度の非共形性が、両側からの傾斜角度を用いることによって対称的手法において適用され得る一方で、他の場合には図１ｇに示されるような非対称的な構成が用いられてよいことが理解されるべきである。その後に、上述したような更なる処理が続けられてよい。
【００３０】
図１ｈは更なる例示的な実施形態に従う半導体デバイス１００を模式的に示しており、その実施形態においては凹部１５５Ｒの形成に関して非対象構造が達成され得る。この目的のために、エッチングマスク１０７が、場合によってはゲート電極材質１５１Ａを保護するためのキャップ層１５１Ｃと組み合わせにおいて、例えば窒化シリコン、二酸化シリコン等の形態で設けられていてよい。キャップ層１５１Ｃは、既に論じられたように、ゲート電極構造１５１のパターニングの間に設けられてよい。基本的なトランジスタ構造を形成した後に、図１ｈに示されるようにマスク層１０７がリソグラフィによって設けられてよく、リソグラフィにおいては、他のトランジスタ（図示せず）の他にトランジスタ１５０の一方の側が覆われていてよい。
【００３１】
図１ｉは更に進んだ製造段階における半導体デバイス１００を模式的に示している。図示されるように、凹部１５５Ｒはドレイン及びソース領域１５５の一方に選択的に形成されている。また、マスク１０７は、全体的なプロセス戦略に応じて場合によってはキャップ層１５１Ｃとの組み合わせにおいて除去される。更にデバイス１００は、前述したようなイオン照射１０４又は１０４Ａにさらされる。その結果、凹状のドレイン及びソース領域内の損傷ゾーン１５５Ｄが非共形的形状で設けられてよい一方で、損傷ゾーン及び非凹状のドレイン及びソース領域１５５が実質的に共形的に設けられてよい。従って、デバイス１００の更なる処理の間に、所望の非共形的金属シリサイドが右側に形成されてよい一方で、実質的に共形的で且つ平坦な金属シリサイド構造が左側に形成されてよい。
【００３２】
図１ｊは第２のトランジスタ１５０Ａを備えていてよい半導体デバイス１００を模式的に示しており、第２のトランジスタ１５０Ａは図１ａに示されるトランジスタと実質的に同一な構造を有しているとして図示されており、この場合トランジスタ１５０Ａは凹状の金属シリサイド領域を必要としなくてよい任意のトランジスタを代表してよいことが理解されるべきである。例えばトランジスタ１５０Ａは異なる伝導性タイプを代表してよく、その伝導性タイプに対しての総合的なデバイス性能は、例えばチャネル領域１５３内に望まれる小さい歪レベル等に起因して、凹状構造を設けない方がより高くなることがある。また、エッチングマスク１０７Ａが追加されてトランジスタ１５０Ａを覆う一方、トランジスタ１５０は前述したようにエッチング環境１０３に露出させられている。その結果、凹部１５５Ｒをトランジスタ１５０内に選択的に形成することができる。
【００３３】
図１ｋはトランジスタ１５０内の金属シリサイド領域の望ましい構造によりエッチングマスク１０７Ａの除去の後であって且つ注入プロセス１０４，１０４Ａの間における半導体デバイス１００を模式的に示している。即ち、トランジスタ１５０Ａに対する傾斜注入の適合性に応じて、傾斜又は非傾斜の注入シーケンスが実行されてよい。その後、トランジスタ１５０内に非共形的な金属シリサイドを得る一方でトランジスタ１５０Ａ内に実質的に共形的な金属シリサイド層を設けるために、更なる処理が前述したように続けられてよい。
【００３４】
図１ｌは更なる例示的な実施形態に従う半導体デバイス１００を模式的に示しており、その実施形態においては、凹状構造は両方のトランジスタ１５０，１５０Ａに対して設けられてよいが、トランジスタ１５０内には非共形的な金属シリサイド領域が形成されてよい。このため、トランジスタ１５０，１５０Ａの両方に対して対応するエッチングプロセス１０３（図１ｊ）を実行した後に、イオン注入プロセス１０４，１０４Ａの間にトランジスタ１５０Ａを覆うために、注入マスク１０７Ｂが例えばレジストマスクとして形成されてよい。その結果、非共形的な損傷ゾーン１５５Ｄがトランジスタ１５０内に選択的に形成されてよい一方で、後続のプロセスの間にトランジスタ１５０Ａ内では標準的なシリサイド化プロセスが実行されてよい。総合的なデバイス要求に応じて、例えば対称な傾斜角度を用いて、例えば修正された対象性が適合させられるプロファイルを提供することによって、又は非対称構造を提供することによって、トランジスタ１５０内の損傷ゾーン１５０Ｄの非共形的な層の厚みの程度が前述したように適切に適合させられてよいことが理解されるべきである。その後、更なる処理が前述したように続けられてよい。
【００３５】
従って、上述した実施形態によって高度な柔軟性を提供することができ、実際のシリサイド化プロセスを制御するために損傷ゾーン１５０Ｄを適切に位置決めすると共に成形することができる。このように、凹状構造に関連する利益を得るために凹状構造が選択的に設けられてよい一方でまた、表面区域Ｓ１に対応する遮蔽効果を低減することができるが、他の場合には、金属シリサイドそれ自体によって誘起されてよい例えば圧縮応力成分の形態にあるある程度の応力を受けている構成部分が、表面区域Ｓ２に対応する部分で維持されていてよい。また前述したように、注入プロセス１０４，１０４Ａに対するプロセスパラメータを適切に選択することによって、金属シリサイドのある程度の非共形的な厚み並びに同一のトランジスタのドレイン及びソース領域に関する又は異なるトランジスタに関する任意の程度の非対称性を、対応するマスキングレジームに基いて容易に得ることができる。
【００３６】
図２ａ，２ｂを参照して、金属層を非共形的に設けることによってシリサイド化プロセスの非共形的な進行を達成することができる更なる例示的な実施形態を以下に説明する。
【００３７】
図２ａはトランジスタ２５０の一部に対応する半導体デバイス２００を模式的に示している。デバイスは基板２０１、半導体層２０２を備えていてよく、半導体層２０２内にはドレイン及びソース領域２５５が凹状構造で形成されていてよく、ゲート電極構造２５１が設けられていてよい。これらの構成要素に対して、デバイス１００を参照して既に説明したのと同一の基準が適用される。また図示される製造段階においては、既に特定されたような金属シリサイドを形成するための任意の適切な材質を備えていてよい金属層２０５が、トランジスタ２５０の上方及び凹部２５５Ｒ内に形成される。層２０５の厚みは、表面部分Ｓ１で異なる厚みＴ１を提供するように、非共形的に変化していてよく、厚みＴ１は表面部分Ｓ２上に形成される層２０５の厚みＴ２よりも小さくてよい。例えばＴ１は厚みＴ２の概ね半分より小さくてよいが、堆積プロセス２０９のプロセスパラメータに基いてＴ１及びＴ２に関して他の値が調節されてよい。既に示されたように、高融点金属の堆積はスパッタ堆積、ＣＶＤ等の十分に確立された技術に基いて行うことができ、少なくとも幾つかの堆積技術、例えばスパッタ堆積においては、対応する表面法線の角度に応じて異なる堆積速度が得られるように、プロセスパラメータが調節されてよい。例えば、堆積プロセス２０９の間の温度及び圧力は、バイアス電圧が印加されている場合にはそのバイアス電圧との組み合わせにおいて、方向性の程度を高める結果をもたらすことができ、即ち対応する粒子(particles)は基板２０１に対して実質的に垂直な方向に好適に移動することができる。このように、水平表面部分上の堆積速度は、表面区域Ｓ１のような実質的に垂直な表面部分と比較して大きくてよい。
【００３８】
図２ｂは更に進んだ製造段階における半導体デバイス２００を模式的に示しており、その段階においては、非共形的な金属シリサイド領域２５６が設けられていてよく、領域２５６は表面区域Ｓ１に対応する減少させられた厚み２５６Ａ及び表面区域Ｓ２に対応する位置での増大させられた厚み２５６Ｂを有している。
【００３９】
金属シリサイド２５６は前述したようなプロセス技術に基いて形成することができ、即ち層２０５（図２ａ）の厚みにおける差が、シリサイド化プロセスによって消費されるであろうシリコンの異なる量を結果としてもたらす熱処理が実行されてよい。その後、非反応性の材質が例えば誘電体部分から除去されてよく、また金属シリサイド２５６の総合的な特性を安定化させ又は調節するための任意の更なる熱処理が実行されてよい。次いで、前述したのと同様なプロセス技術に基いて更なる処理が続けられてよい。
【００４０】
従ってこの場合にも、非共形的な金属シリサイド２５６は、応力記憶技術、埋め込まれた半導体合金、凹部２５５Ｒ内に形成される高度に応力を与えられた誘電体等のような任意の歪誘起メカニズムに対する悪影響を低減することができる。
【００４１】
結果として、例えば誘電体キャップ層、応力記憶技術や埋め込まれた半導体合金等によって形成され得る歪を与えられたドレイン及びソース区域、応力を与えられたコンタクト材質等の歪誘起メカニズムの効果の使用を減らさないことによって総合的なデバイス性能を高めるために、ドレイン及びソース領域の少なくとも一方が非共形的な金属シリサイド領域を有していてよい技術及び半導体デバイスを本開示は提供する。ここに開示される原理はまた、ＦｉｎＦＥＴＳ、トライゲートトランジスタ等の三次元トランジスタ構造にも容易に適用可能であることが理解されるべきであり、同構造においては金属シリサイドの一部分は対応するチャネル領域の上面に対して窪まされていてよく、この場合にもまた金属シリサイドの少なくとも一部分の低減された歪緩和効果が達成可能である。
【００４２】
以上開示された特定の実施形態は例示にすぎず、本発明は修正されてよく、また、ここでの教示の利益を享受する当業者に明らかな、均等であるが異なるやり方で実施されてよい。例えば、上述したプロセスステップは異なる順序で実行されてよい。また、以下の特許請求の範囲に記載されていることを除き、ここで示されている構成又は設計の詳細に限定することは意図されていない。従って、以上開示された特定の実施形態が変更され又は修正されてよく、そのような全ての変形が本発明の精神及び範囲内にあるものとみなされることは明らかである。従って、ここでの保護の対象は以下の特許請求の範囲に記載された通りである。
【特許請求の範囲】
【請求項１】
チャネル領域に接続するドレイン及びソース領域（１５５）を備えているトランジスタ（１５０）と、歪誘起誘電体層（１１０）とを備えた半導体デバイスであって、
前記ドレイン及びソース領域（１５５）の少なくとも一方は凹状構造（１５５Ｒ）を有していると共に非共形的厚みを有する金属シリサイド層（１５６）を備えており、
前記歪誘起誘電体層（１１０）は前記金属シリサイド層（１５６）に接触している半導体デバイス。
【請求項２】
請求項１の半導体デバイスであって、前記金属シリサイド層（１５６）は互いに実質的に垂直な方向にある第１の表面区域（Ｓ１）及び第２の表面区域（Ｓ２）を有している半導体デバイス。
【請求項３】
請求項２の半導体デバイスであって、前記第１の表面区域（Ｓ１）の法線はチャネル長方向に概ね沿った方向にある半導体デバイス。
【請求項４】
請求項３の半導体デバイスであって、前記第１の表面区域（Ｓ１）における前記金属シリサイド層（１５６）の厚みは前記第２の表面区域（Ｓ２）における前記金属シリサイド層（１５６）の厚みよりも小さい半導体デバイス。
【請求項５】
請求項１の半導体デバイスであって、前記ドレイン及びソース領域（１５５）の各々は前記凹状構造（１５５Ｒ）を備えており且つ前記金属シリサイド層（１５６）を非共形的な厚みで備えている半導体デバイス。
【請求項６】
請求項５の半導体デバイスであって、前記ドレイン領域における前記非共形的な厚みは前記ソース領域における前記金属シリサイド層（１５６）の前記非共形的な厚みと比較して非対称的に変化する半導体デバイス。
【請求項７】
請求項５の半導体デバイスであって、前記ドレイン及びソース領域（１５５）の各々は前記凹状構造（１５５Ｒ）を備えており、前記ドレイン及びソース領域の一方は前記金属シリサイドを実質的に共形的な厚みで備えている半導体デバイス。
【請求項８】
請求項１の半導体デバイスであって、前記ドレイン及びソース領域の一方のみが非凹状構造を有している半導体デバイス。
【請求項９】
請求項１の半導体デバイスであって、非凹状構造を有するドレイン及びソース領域を備えている第２のトランジスタ（１５０Ａ）を更に備えた半導体デバイス。
【請求項１０】
請求項１の半導体デバイスであって、ドレイン及びソース領域を有する第２のトランジスタ（１５０Ａ）を更に備え、前記第２のトランジスタ（１５０Ａ）は前記トランジスタ（１５０）と比較して反対の伝導性タイプであり、前記第２のトランジスタ（１５０Ａ）の前記ドレイン及びソース領域は凹状構造を有している半導体デバイス。
【請求項１１】
トランジスタ（１５０）のドレイン領域及びソース領域の少なくとも一方に凹部（１５５Ｒ）を形成することと、
前記凹部（１５５Ｒ）に非共形的に金属シリサイド層（１５６）を形成することと、
前記ドレイン及びソース領域の上方に歪誘起層（１１０）を形成することとを備えた方法。
【請求項１２】
請求項１１の方法であって、非共形的に前記金属シリサイド層（１５６）を形成することは前記凹部（１５５Ｒ）に非共形的に結晶損傷を生じさせることを備えている方法。
【請求項１３】
請求項１２の方法であって、結晶損傷を生じさせることはイオン注入プロセスを実行することを備えている方法。
【請求項１４】
請求項１３の方法であって、前記注入プロセスは非ゼロ傾斜角度を用いる注入を備えている方法。
【請求項１５】
請求項１１の方法であって、非共形的に前記金属シリサイド層（１５６）を形成することは金属を異方的に堆積させることと前記金属と前記ドレイン及びソース領域（１５５）のシリコン材質との間で化学反応を開始させることとを備えている方法。
【請求項１６】
請求項１１の方法であって、前記凹部（１５５Ｒ）は前記ドレイン領域及び前記ソース領域に形成され、前記金属シリサイド層（１５６）は前記ドレイン領域及び前記ソース領域（１５５）の一方に実質的に共形的に形成される方法。
【請求項１７】
トランジスタ（１５０）のドレイン領域及びソース領域（１５５）の少なくとも一方に凹部（１５５Ｒ）を形成することと、
前記凹部（１５５Ｒ）における前記ドレイン領域及びソース領域の少なくとも一方の露出させられた区域を非共形的に改質するイオン注入プロセスを実行することと、
前記ドレイン及びソース領域（１５５）の上方に金属を堆積させることと、
前記凹部（１５５Ｒ）に非共形的に金属シリサイドを生成するために熱処理を実行することとを備えた方法。
【請求項１】
チャネル領域に接続するドレイン及びソース領域（１５５）を備えているトランジスタ（１５０）と、歪誘起誘電体層（１１０）とを備えた半導体デバイスであって、
前記ドレイン及びソース領域（１５５）の少なくとも一方は凹状構造（１５５Ｒ）を有していると共に非共形的厚みを有する金属シリサイド層（１５６）を備えており、
前記歪誘起誘電体層（１１０）は前記金属シリサイド層（１５６）に接触している半導体デバイス。
【請求項２】
請求項１の半導体デバイスであって、前記金属シリサイド層（１５６）は互いに実質的に垂直な方向にある第１の表面区域（Ｓ１）及び第２の表面区域（Ｓ２）を有している半導体デバイス。
【請求項３】
請求項２の半導体デバイスであって、前記第１の表面区域（Ｓ１）の法線はチャネル長方向に概ね沿った方向にある半導体デバイス。
【請求項４】
請求項３の半導体デバイスであって、前記第１の表面区域（Ｓ１）における前記金属シリサイド層（１５６）の厚みは前記第２の表面区域（Ｓ２）における前記金属シリサイド層（１５６）の厚みよりも小さい半導体デバイス。
【請求項５】
請求項１の半導体デバイスであって、前記ドレイン及びソース領域（１５５）の各々は前記凹状構造（１５５Ｒ）を備えており且つ前記金属シリサイド層（１５６）を非共形的な厚みで備えている半導体デバイス。
【請求項６】
請求項５の半導体デバイスであって、前記ドレイン領域における前記非共形的な厚みは前記ソース領域における前記金属シリサイド層（１５６）の前記非共形的な厚みと比較して非対称的に変化する半導体デバイス。
【請求項７】
請求項５の半導体デバイスであって、前記ドレイン及びソース領域（１５５）の各々は前記凹状構造（１５５Ｒ）を備えており、前記ドレイン及びソース領域の一方は前記金属シリサイドを実質的に共形的な厚みで備えている半導体デバイス。
【請求項８】
請求項１の半導体デバイスであって、前記ドレイン及びソース領域の一方のみが非凹状構造を有している半導体デバイス。
【請求項９】
請求項１の半導体デバイスであって、非凹状構造を有するドレイン及びソース領域を備えている第２のトランジスタ（１５０Ａ）を更に備えた半導体デバイス。
【請求項１０】
請求項１の半導体デバイスであって、ドレイン及びソース領域を有する第２のトランジスタ（１５０Ａ）を更に備え、前記第２のトランジスタ（１５０Ａ）は前記トランジスタ（１５０）と比較して反対の伝導性タイプであり、前記第２のトランジスタ（１５０Ａ）の前記ドレイン及びソース領域は凹状構造を有している半導体デバイス。
【請求項１１】
トランジスタ（１５０）のドレイン領域及びソース領域の少なくとも一方に凹部（１５５Ｒ）を形成することと、
前記凹部（１５５Ｒ）に非共形的に金属シリサイド層（１５６）を形成することと、
前記ドレイン及びソース領域の上方に歪誘起層（１１０）を形成することとを備えた方法。
【請求項１２】
請求項１１の方法であって、非共形的に前記金属シリサイド層（１５６）を形成することは前記凹部（１５５Ｒ）に非共形的に結晶損傷を生じさせることを備えている方法。
【請求項１３】
請求項１２の方法であって、結晶損傷を生じさせることはイオン注入プロセスを実行することを備えている方法。
【請求項１４】
請求項１３の方法であって、前記注入プロセスは非ゼロ傾斜角度を用いる注入を備えている方法。
【請求項１５】
請求項１１の方法であって、非共形的に前記金属シリサイド層（１５６）を形成することは金属を異方的に堆積させることと前記金属と前記ドレイン及びソース領域（１５５）のシリコン材質との間で化学反応を開始させることとを備えている方法。
【請求項１６】
請求項１１の方法であって、前記凹部（１５５Ｒ）は前記ドレイン領域及び前記ソース領域に形成され、前記金属シリサイド層（１５６）は前記ドレイン領域及び前記ソース領域（１５５）の一方に実質的に共形的に形成される方法。
【請求項１７】
トランジスタ（１５０）のドレイン領域及びソース領域（１５５）の少なくとも一方に凹部（１５５Ｒ）を形成することと、
前記凹部（１５５Ｒ）における前記ドレイン領域及びソース領域の少なくとも一方の露出させられた区域を非共形的に改質するイオン注入プロセスを実行することと、
前記ドレイン及びソース領域（１５５）の上方に金属を堆積させることと、
前記凹部（１５５Ｒ）に非共形的に金属シリサイドを生成するために熱処理を実行することとを備えた方法。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図１ｇ】
【図１ｈ】
【図１ｉ】
【図１ｊ】
【図１ｋ】
【図１ｌ】
【図２ａ】
【図２ｂ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図１ｇ】
【図１ｈ】
【図１ｉ】
【図１ｊ】
【図１ｋ】
【図１ｌ】
【図２ａ】
【図２ｂ】
【公表番号】特表２０１１−５２７１０２（Ｐ２０１１−５２７１０２Ａ）
【公表日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願番号】特願２０１１−５１６３３３（Ｐ２０１１−５１６３３３）
【出願日】平成２１年６月３０日（２００９．６．３０）
【国際出願番号】ＰＣＴ／ＵＳ２００９／００３８７７
【国際公開番号】ＷＯ２０１０／００２４４８
【国際公開日】平成２２年１月７日（２０１０．１．７）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願日】平成２１年６月３０日（２００９．６．３０）
【国際出願番号】ＰＣＴ／ＵＳ２００９／００３８７７
【国際公開番号】ＷＯ２０１０／００２４４８
【国際公開日】平成２２年１月７日（２０１０．１．７）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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