半導体装置、およびその製造方法
【課題】表面にエクステンション層を形成したフィンを有し、十分に寄生抵抗を低減することのできる半導体装置、およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたフィンと、ゲート絶縁膜を介して前記フィンの両側面を挟むように形成されたゲート電極と、前記ゲート電極の両側の前記フィンの側面に形成され、前記半導体基板の表面と鋭角に対向する面を有するエクステンション層と、前記半導体基板の表面と鋭角に対向する前記面の表面に形成されたシリサイド層と、を有する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたフィンと、ゲート絶縁膜を介して前記フィンの両側面を挟むように形成されたゲート電極と、前記ゲート電極の両側の前記フィンの側面に形成され、前記半導体基板の表面と鋭角に対向する面を有するエクステンション層と、前記半導体基板の表面と鋭角に対向する前記面の表面に形成されたシリサイド層と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、およびその製造方法に関する。
【背景技術】
【０００２】
フィン型ＦＥＴ（Field Effect Transistor）の製造において、フィンの表面に結晶を選択エピタキシャル成長させてエクステンション層を形成し、ソース・ドレイン領域の寄生抵抗を低減する技術が知られている（例えば、特許文献１参照）。
【特許文献１】特開２００５−８６０２４号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、表面にエクステンション層を形成したフィンを有し、十分に寄生抵抗を低減することのできる半導体装置、およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明の一態様は、半導体基板と、前記半導体基板上に形成されたフィンと、ゲート絶縁膜を介して前記フィンの両側面を挟むように形成されたゲート電極と、前記ゲート電極の両側の前記フィンの側面に形成され、前記半導体基板の表面と鋭角に対向する面を有するエクステンション層と、前記半導体基板の表面と鋭角に対向する前記面の表面に形成されたシリサイド層と、を有することを特徴とする半導体装置を提供する。
【０００５】
また、本発明の他の一態様は、フィンが設けられた半導体基板上に、フィンの少なくとも一部の側面を覆うように絶縁膜を形成する工程と、前記絶縁膜を加工して、前記フィンと隣接する領域に上端に開口部を有する溝を形成する工程と、前記溝を形成した前記絶縁膜上に、ゲート絶縁膜を介して前記フィンの両側面を挟むようにゲート電極を形成する工程と、前記ゲート電極を形成した後、前記フィンの側面を下地として、前記絶縁膜の前記溝の前記開口部を実質的に塞ぐように結晶をエピタキシャル成長させ、エクステンション層を形成する工程と、エクステンション層を形成した後、前記絶縁膜の高さを下げる工程と、前記絶縁膜の高さを下げた後、前記エクステンション層の表面にシリサイド層を形成する工程と、を有する半導体装置の製造方法を提供する。
【発明の効果】
【０００６】
本発明によれば、表面にエクステンション層を形成したフィンを有し、十分に寄生抵抗を低減することのできる半導体装置、およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００７】
一般に、フィン型ＦＥＴの製造においては、｛１００｝面を主面とするＳｉ基板上に、側面の面方位が｛１１０｝であるフィンを形成し、素子分離領域としての絶縁膜にＳｉＯ２を用いることが多い。この場合、通常の気相エピタキシャル成長技術を用いてエクステンション層を形成すると、結晶成長速度の遅い面がファセットとなり、このエクステンション層のファセットと素子分離領域の間に隙間ができる。このため、後の工程において形成するゲート側壁等の材料がこの隙間に残り、エクステンション層をシリサイド化する際の障壁となる。その結果、エクステンション層のシリサイド化される面が上側の面のみとなり、ソース・ドレイン領域の寄生抵抗を十分に低減させることが難しくなる。なお、上記以外の条件であっても、エクステンション層にファセットが形成される場合には、同様の問題が生じる。
【０００８】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の斜視図である。また、図２は、図１の切断線II−IIにおける断面を矢印の方向に見た断面図である。また、図３は、図１の切断線III−IIIにおける断面を矢印の方向に見た断面図である。
【０００９】
半導体装置１は、半導体基板２と、半導体基板２上に形成されたフィン３と、素子分離領域としての機能を有する絶縁膜５と、ゲート絶縁膜６を介してフィン３の両側面を挟むように形成されたゲート電極７と、フィン３の上面とゲート電極７との間に形成されたキャップ層４と、ゲート電極７の側面に形成されたオフセットスペーサ８と、オフセットスペーサ８の側面に形成されたゲート側壁１０と、フィン３の側面のゲート電極７およびオフセットスペーサ８に挟まれていない領域に形成されたエクステンション層９と、前記フィン３と前記エクステンション層９の表面に形成されたシリサイド層１１と、ゲート電極７の上面および下面に形成されたゲートシリサイド層１２と、を有して概略構成される。
【００１０】
半導体基板２には、｛１００｝面を主面とするＳｉ基板等を用いることができる。なお、｛１００｝面は、（１００）面、および（１００）面と等価な面を表す。
【００１１】
フィン３は、例えば、側面の面方位が｛１１０｝となるように、半導体基板２と一体に形成される。なお、｛１１０｝面は、（１１０）面、および（１１０）面と等価な面を表す。また、フィン３は、ソース領域およびドレイン領域（図示しない）を含む。ゲート電極７に囲まれ、ソース領域とドレイン領域に挟まれたフィン３内の領域は、チャネル領域として働く。
【００１２】
絶縁膜５は、例えば、ＳｉＯ２等の絶縁材料からなる。また、絶縁膜５は、ゲート側壁１０に対して高いエッチング選択比を有することが好ましい。
【００１３】
ゲート絶縁膜６は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮや、Ｈｉｇｈ−ｋ材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１４】
ゲート電極７は、例えば、導電型不純物を含む多結晶シリコンや、多結晶シリコンゲルマニウムからなる。導電型不純物には、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。また、ゲート電極７は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよい。メタルゲート電極が用いられる場合は、ゲートシリサイド層１２は形成されない。また、ゲート電極７は、メタルゲート電極の一種である、導電型不純物を含む多結晶シリコンや多結晶シリコンゲルマニウムを完全にシリサイド化したフルシリサイドからなるものであってもよい。また、ゲート電極７は、メタルゲート電極の上に導電型不純物を含む多結晶シリコンや、多結晶シリコンゲルマニウムを形成した積層構造であってもよい。この場合は、導電型不純物を含む多結晶シリコンや、多結晶シリコンゲルマニウム上にゲートシリサイド層１２を形成することができる。
【００１５】
また、ゲート電極７は、絶縁膜５との間に隙間を有する。ゲートシリサイド層１２は、ゲート電極７の上面だけでなく、この隙間に面したゲート電極７の下面にも形成することができる。ゲートシリサイド層１２は、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉとの化合物からなる。なお、ゲート電極７の上面と下面のゲートシリサイド層１２の厚さを増して、ゲート電極７をフルシリサイド化することも可能である。また、ゲート電極７と絶縁膜５との間の隙間には、絶縁性の部材が設けられてもよい。
【００１６】
キャップ層４は、フィン３形成のためのＲＩＥ（Reactive Ion Etching）に用いるマスクとしての役割や、絶縁膜５の成膜後に絶縁膜５を平坦化するためのＣＭＰ（Chemical Mechanical Polishing）に用いるストッパとしての役割を有する絶縁材料からなり、例えば、ＳｉＮ等を用いることができる。なお、キャップ層４を設けず、フィン３の上層にゲート絶縁膜６を設け、フィン３の上面にもチャネルが形成されるような構成としてもよい。
【００１７】
オフセットスペーサ８は、例えば、ＳｉＯ２、ＳｉＮ等からなる。
【００１８】
ゲート側壁１０は、例えばＳｉＮ等の絶縁材料からなる。また、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００１９】
エクステンション層９は、気相エピタキシャル成長法、固相エピタキシャル成長法等のエピタキシャル成長法により形成されたＳｉ、ＳｉＧｅ、ＳｉＣ等の結晶からなる。なお、ＳｉＧｅ結晶、ＳｉＣ結晶等の、Ｓｉ結晶と異なる格子定数を有する結晶を用いた場合は、フィン３内のチャネル領域（図示しない）に歪みを与え、キャリア移動度を向上させることができる。半導体装置１がｎ型トランジスタである場合は、ＳｉＣ結晶等のＳｉ結晶よりも小さい格子定数を有し、チャネル領域に伸張歪みを与える結晶を用い、ｐ型トランジスタである場合は、ＳｉＧｅ結晶等のＳｉ結晶よりも大きい格子定数を有し、チャネル領域に圧縮歪みを与える結晶を用いる。
【００２０】
また、エクステンション層９は、エクステンション層９の下側に形成された、半導体基板２や絶縁膜５の表面に対して鋭角に対向するファセット９ａと、エクステンション層９の上側に形成された、ファセット９ｂを有する。なお、半導体基板２や絶縁膜５の表面に対して鋭角に対向するとは、その面がファセット９ｂのように上側を向いていたり、半導体基板２の表面に平行な方向を向いていたりしないという意味である。ファセット９ａ、９ｂは、結晶のエピタキシャル成長の過程で現れる結晶成長速度の遅い面であり、例えば、エクステンション層９を構成する結晶の｛１１１｝面である。なお、｛１１１｝面は、（１１１）面、および（１１１）面と等価な面を表す。
【００２１】
シリサイド層１１は、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉとの化合物からなり、フィン３およびエクステンション層９のファセット９ａ、９ｂを含む表面に形成される。
【００２２】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００２３】
（半導体装置の製造）
図４Ａ（ａ）〜（ｃ）、図４Ｂ（ｄ）〜（ｆ）、図４Ｃ（ｇ）〜（ｉ）、図４Ｄ（ｊ）〜（ｋ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す斜視図である。
【００２４】
まず、図４Ａ（ａ）に示すように、半導体基板２上にキャップ層４の材料膜を形成した後に、例えば、フォトリソグラフィ法とＲＩＥにより半導体基板２とキャップ層４の材料膜をパターニングし、上面にキャップ層４を有するフィン３を形成する。
【００２５】
次に、図４Ａ（ｂ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法等により絶縁膜５を半導体基板２上にキャップ層４の上面の高さよりも高く堆積させた後に、キャップ層４の上面をストッパとしてこの絶縁膜５にＣＭＰ等の平坦化処理を施す。
【００２６】
次に、図４Ａ（ｃ）に示すように、キャップ層４に選択的にエッチングを施し、所定の高さまで高さを下げる。例えば、キャップ層がＳｉＮ膜、絶縁膜がＳｉＯ２膜からなる場合は、ホットリン酸を用いたウェットエッチングにより、キャップ層４のみを選択的にエッチバックすることができる。ここで、キャップ層４の高さを調節することにより、キャップ層４の側面に面する絶縁膜５の側面が露出する面積を調節する。
【００２７】
次に、図４Ｂ（ｄ）に示すように、絶縁膜５をエッチバックする。例えば、キャップ層がＳｉＮ膜、絶縁膜がＳｉＯ２膜からなる場合は、フッ酸を用いたウェットエッチングにより、絶縁膜５のみを選択的にエッチバックすることができる。
【００２８】
エッチバックされた絶縁膜５は、フィン３に隣接する領域の上面から所定の深さまでの一部に溝５ｂを作る傾斜５ａを有する。この傾斜５ａの角度は、図４Ａ（ｃ）に示したキャップ層４をエッチバックする工程において調節した絶縁膜５の露出した側面の面積により決定される。これは、絶縁膜５をエッチバックする際に、絶縁膜５の露出した側面からもエッチングが進行するためである。絶縁膜５の露出した側面の面積が大きいほど、傾斜５ａの角度が大きくなる。なお、傾斜５ａの角度は、後の工程で形成されるエクステンション層９のファセット９ａの角度と一致するように形成されることが好ましい。なお、傾斜５ａは直線的なものに限られない。
【００２９】
また、絶縁膜５に傾斜５ａを形成するための他の方法として、以下のような方法がある。図４Ａ（ｂ）に示した絶縁膜５に平坦化処理を施す工程の後、図４Ａ（ｃ）に示したキャップ層４の高さを下げる工程を行わずに、ＲＩＥにより絶縁膜５をエッチバックすると、絶縁膜５のフィン３に隣接する領域に溝５ｂが自然に形成され、絶縁膜５を図４Ｂ（ｄ）に示したような形状に加工することができる。
【００３０】
次に、図４Ｂ（ｅ）に示すように、露出したフィン３の側面にゲート絶縁膜６を形成する。例えば、ゲート絶縁膜６としてＳｉＯ２膜を用いる場合は、フィン３の側面に酸化処理を施し、ＳｉＯＮ膜を用いる場合は、フィン３の側面に酸化処理を施した後、窒化処理、または酸窒化処理を施すことによりゲート絶縁膜６を形成する。また、ゲート絶縁膜６としてＳｉＮ膜、Ｈｉｇｈ−ｋ材料等を用いる場合は、ＣＶＤ法等により半導体基板２上の全面にＳｉＮ膜、Ｈｉｇｈ−ｋ材料膜等を堆積させた後、不要な部分を除去することによりゲート絶縁膜６を形成してもよい。
【００３１】
次に、図４Ｂ（ｆ）に示すように、上面にゲートキャップ層１４を有するゲート電極７を形成し、ゲート絶縁膜６のゲート電極７に接していない部分を除去する。
【００３２】
ゲート電極７、ゲートキャップ層１４の形成、およびゲート絶縁膜６の加工は、例えば、以下のような工程で行われる。まず、半導体基板２上に、ＣＶＤ法等を用いて多結晶Ｓｉ膜等のゲート電極７の材料膜を堆積した後、ＣＭＰ等により平坦化する。次に、平坦化したゲート電極７の材料膜上にＳｉＮ、ＳｉＯ２等のゲートキャップ層１４の材料膜を堆積させる。次に、ゲート電極７の材料膜、ゲートキャップ層１４の材料膜、およびゲート絶縁膜６を、例えばフォトリソグラフィ技術とＲＩＥ法を用いてパターニングすることにより、ゲート電極７、ゲートキャップ層１４を形成し、ゲート絶縁膜６を加工する。
【００３３】
次に、図４Ｃ（ｇ）に示すように、ゲート電極７、およびゲートキャップ層１４の側面にオフセットスペーサ８を形成する。
【００３４】
オフセットスペーサ８の形成は、例えば、以下のような工程で行われる。まず、ＣＶＤ法等を用いて半導体基板２上にオフセットスペーサ８の材料膜を堆積させる。次に、異方性エッチングを施すことによりオフセットスペーサ８の材料膜を加工して、ゲート電極７、およびゲートキャップ層１４の側面にオフセットスペーサ８を形成する。このとき、エッチング条件を調節することにより、フィン３側面のオフセットスペーサ８の材料膜を完全に除去しつつ、ゲート電極７、およびゲートキャップ層１４の側面にオフセットスペーサ８を形成することができる。なお、オフセットスペーサ８の加工時に、キャップ層４のゲート電極７およびオフセットスペーサ８に囲まれていない部分が同時に除去される。
【００３５】
その後、オフセットスペーサ８をマスクエッジとして用いて、イオン注入法、プラズマドーピング法等により導電型不純物をフィン３の両側面に鉛直方向から所定の角度をもって注入することにより、ソース・ドレイン領域のエクステンション領域（図示しない）を形成する。その後、アニールを施すことにより、エクステンション領域中の導電型不純物を活性化させる。
【００３６】
次に、図４Ｃ（ｈ）に示すように、フィン３の露出した表面を下地として、エピタキシャル成長法により結晶を成長させ、エクステンション層９を形成する。このとき、エクステンション層９のファセット９ａが絶縁膜５の傾斜５ａとほぼ一致し、溝５ｂがエクステンション層９によって埋められる。なお、ファセット９ａが絶縁膜５の傾斜５ａと完全に一致しなくても、後の工程においてファセット９ａ下の隙間にゲート側壁１０の材料膜が形成されることを防止する状態、または形成されたとしても僅かな量であるために容易に除去することができる状態、すなわち、エクステンション層９が溝５ｂの上端の開口部を実質的に塞ぐように形成されるため、隙間にゲート側壁１０の材料膜が実質的に入り込まない状態であればよい。具体的には、以下のようなケースが考えられる。
【００３７】
図５（ａ）に示すように、傾斜５ａとファセット９ａの角度が一致しているものの、傾斜５ａの上端の高さがファセット９ａの上端の高さと異なる場合について説明する。同図に示すように、傾斜５ａの上端の高さがファセット９ａの上端の高さよりも高い場合は、ファセット９ａと絶縁膜５との間に隙間が形成されないため、問題がない。一方、傾斜５ａの上端の高さがファセット９ａの上端の高さよりも低い場合は、ファセット９ａの露出部分と絶縁膜５との間に隙間ができるが、後の工程においてゲート側壁１０の材料が残らない程度の隙間であれば問題ない。
【００３８】
また、図５（ｂ）に示すように、傾斜５ａの半導体基板２の表面に対する角度が、ファセット９ａのそれよりも大きい場合について説明する。この場合、ファセット９ａと絶縁膜５との間に溝５ｂが残るが、溝５ｂの上端が閉じているため、後の工程においてゲート側壁１０の材料が残ることがなく、問題は生じない。なお、溝５ｂの上端が完全に閉じていなくても、後の工程においてゲート側壁１０の材料が入り込むことを実質的に防止できればよい。また、傾斜５ａの上端の高さがファセット９ａの上端の高さよりも低い場合は、ファセット９ａの露出部分と絶縁膜５との間に隙間ができるが、後の工程においてゲート側壁１０の材料が残らない程度の隙間であれば問題ない。
【００３９】
また、図５（ｃ）に示すように、傾斜５ａの半導体基板２の表面に対する角度が、ファセット９ａのそれよりも小さい場合について説明する。この場合、傾斜５ａの上端の高さにかかわらず、ファセット９ａと絶縁膜５との間に上端が開口した溝５ｂが残る。しかし、この場合も、後の工程においてゲート側壁１０の材料が実質的に入り込まない程度の大きさの隙間であればよい。
【００４０】
次に、図４Ｃ（ｉ）に示すように、オフセットスペーサ８の側面にゲート側壁１０を形成する。
【００４１】
ゲート側壁１０の形成は、例えば、以下のような工程で行われる。まず、ＣＶＤ法等を用いて半導体基板２上にゲート側壁１０の材料膜を堆積させる。次に、異方性エッチングを施すことによりゲート側壁１０の材料膜を加工して、オフセットスペーサ８の側面にゲート側壁１０を形成する。ここで、エクステンション層９のファセット９ａが絶縁膜５により覆われているため、ゲート側壁１０の材料膜を加工する際に、ファセット９ａ下にゲート側壁１０の材料膜が形成されない、または僅かに形成されても、ゲート側壁１０の加工時に容易に除去することができるため残ることがない。
【００４２】
なお、ゲート側壁１０を形成した後、さらにエピタキシャル成長法を用いてエクステンション層９を成長させてもよい。なお、このとき、下地となるエクステンション層９と異なる結晶を成長させてもよい。例えば、Ｓｉ結晶からなるエクステンション層９の表面にＳｉＧｅ結晶、ＳｉＣ等を成長させることができる。
【００４３】
次に、図４Ｄ（ｊ）に示すように、絶縁膜５をウェットエッチングによりエッチバックし、エクステンション層９のファセット９ａを露出させる。この際、ゲート電極７下の絶縁膜５は残してもよいが、これを除去することにより、ゲート電極７下に隙間を形成し、ゲート電極７の下面をシリサイド化することが可能になる。また、絶縁膜５とゲート側壁１０はエッチング選択比が大きいため、絶縁膜５をエッチバックする際にゲート側壁１０はほとんどエッチングされない。
【００４４】
なお、絶縁膜５をエッチバックしてファセット９ａを露出させた後、さらにエピタキシャル成長法を用いてエクステンション層９を成長させてもよい。なお、このとき、下地となるエクステンション層９と異なる結晶を成長させてもよい。例えば、Ｓｉ結晶からなるエクステンション層９の表面にＳｉＧｅ結晶、ＳｉＣ等を成長させることができる。
【００４５】
その後、ゲート側壁１０をマスクエッジとして、イオン注入法により導電型不純物をエクステンション層９を有するフィン３の両側面に鉛直方向から所定の角度をもって注入することにより、ソース・ドレイン領域（図示しない）を形成する。その後、アニールを施すことにより、ソース・ドレイン領域中の導電型不純物を活性化させる。
【００４６】
次に、図４Ｄ（ｋ）に示すように、表面にエクステンション層９を有するフィン３、およびゲート電極７の上面および下面をシリサイド化し、それぞれシリサイド層１１、およびゲートシリサイド層１２を形成する。エクステンション層９のファセット９ａ、９ｂは、ともにシリサイド化される。
【００４７】
ここで、シリサイド層１１、およびゲートシリサイド層１２は、例えば、表面にエクステンション層９を有するフィン３の表面、およびゲート電極７の上面および下面を覆うようにＮｉ等からなる金属膜をＣＶＤ、ＡＬＤ（Atomic Layer Deposition）等により堆積させ、４００〜５００℃のＲＴＡ（Rapid Thermal Annealing）を行って金属膜と表面にエクステンション層９を有するフィン３の表面、およびゲート電極７の上面および下面をシリサイド化反応させることにより形成される。なお、金属膜の未反応部分は、硫酸と過酸化水素水の混合溶液でエッチングして除去する。
【００４８】
この後、ゲート電極７と絶縁膜５の間の隙間に絶縁性の部材を埋め込み、ゲート電極７を物理的に支持することができる。
【００４９】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、ゲート側壁１０を形成する工程において、エクステンション層９のファセット９ａを絶縁膜５で保護することにより、ファセット９ａ下の隙間にゲート側壁１０の材料が残ることを防ぎ、ファセット９ａもシリサイド化することができる。これにより、ファセット９ａをシリサイド化することができなかった従来の方法と比較して、シリサイド化する領域を増やすことができるため、寄生抵抗を十分に低減することが可能になる。
【００５０】
また、ゲート電極７下の絶縁膜５を除去して、ゲート電極７と絶縁膜５との間に隙間を形成することにより、ゲート電極７の上面だけでなく、下面もシリサイド化することができる。これにより、ゲート電極７の電気抵抗をより効果的に低減することができる。
【００５１】
さらに、ゲート電極７の上面と下面のゲートシリサイド層１２の厚さを増して、ゲート電極７をフルシリサイド化することも可能である。この場合、シリサイド化反応がゲート電極７の上面と下面から進行するため、上面のみからシリサイド化反応を進行させる通常の方法と比較して、ゲート電極７中のシリサイドの組成の深さ方向の均一性を向上させることが可能となり、組成の不均一性に起因するトランジスタの閾値電圧のばらつきを低減させることができる。
【００５２】
また、ゲート電極７と絶縁膜５の間の隙間に絶縁性の部材を埋め込んだ場合、フィンの高さに対するゲート電極と半導体基板の間の絶縁膜の厚さが従来の構造と比較して大きいため、ゲート電極と半導体基板との間の寄生容量を低減することができる。
【００５３】
また、本実施例のゲート電極７の形状により、ソース・ドレインコンタクトと対向するゲート電極の面積が従来の構造よりも小さくなり、ゲート電極とソース・ドレインコンタクトとの間の寄生容量を低減することができる。
【００５４】
〔第２の実施の形態〕
本発明の第２の実施の形態に係る半導体装置１は、第１の実施の形態に係る半導体装置１に、チャネル領域に歪みを与える機能を有する歪み付与膜を付加した構造を有する。なお、他の部材の構成や製造工程等、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００５５】
（半導体装置の構成）
図６、および図７は、本発明の第２の実施の形態に係る半導体装置の断面図である。図６、図７に示した断面は、それぞれ第１の実施の形態に係る半導体装置１の図２、図３に示した断面に対応する。
【００５６】
図６、および図７に示すように、半導体装置１の全面に歪み付与層１３が形成されている。歪み付与層１３は、ゲート電極７下のゲート電極７と絶縁膜５との間の隙間にも形成される。
【００５７】
歪み付与膜１３は、フィン３内のチャネル領域（図示しない）に歪みを与えて、キャリア移動度を向上させる機能を有する。半導体装置１がｎ型トランジスタである場合は、チャネル領域に伸張歪みを与える膜、ｐ型トランジスタである場合は、チャネル領域に圧縮歪みを与える膜として形成される。
【００５８】
歪み付与膜１３は、ＣＶＤ法等により形成されるＳｉＮ膜を用いることができる。この場合、ＳｉＮ膜中の水素濃度を制御することにより、圧縮歪みを与える膜と伸張歪みを与える膜を作り分けることができる。
【００５９】
また、歪み付与膜１３は、歪み付与膜１３上に形成される層間絶縁膜（図示しない）を、コンタクトプラグ（図示しない）を形成するためにエッチングする際に、エッチングストッパとして用いることができる。
【００６０】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、ゲート電極７下のゲート電極７と絶縁膜５との間の隙間にも歪み付与層１３を形成することにより、より効果的にチャネル領域に歪みを与え、キャリア移動度を向上させることができる。
【００６１】
〔第３の実施の形態〕
本発明の第３の実施の形態は、半導体装置１の製造方法において第１の実施の形態と異なる。なお、第１の実施の形態と同様の工程については、簡単のために説明を省略する。
【００６２】
図８Ａ（ａ）〜（ｃ）、図８Ｂ（ｄ）〜（ｆ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。図８Ａ（ａ）〜（ｃ）、図８Ｂ（ｄ）〜（ｆ）は、第１の実施の形態に係る半導体装置１の図２に示した断面に対応する。
【００６３】
まず、図４Ａ（ａ）に示した上面にキャップ層４を有するフィン３を形成する工程を第１の実施の形態と同様に行う。
【００６４】
次に、図８Ａ（ａ）に示すように、ＣＶＤ法等により絶縁膜５を半導体基板２上にキャップ層４の上面の高さよりも高く堆積させる。
【００６５】
次に、図８Ａ（ｂ）に示すように、絶縁膜５を所定の高さまでエッチバックする。
【００６６】
次に、図８Ａ（ｃ）に示すように、例えば、フォトリソグラフィ法とＲＩＥにより、絶縁膜５のフィン３に隣接した領域を選択的にエッチングし、溝５ｂを形成する。
【００６７】
続いて、図４Ｂ（ｅ）に示したゲート絶縁膜６を形成する工程、図４Ｂ（ｆ）に示したゲート電極７を形成し、ゲート絶縁膜６のゲート電極７に接していない部分を除去する工程、図４Ｃ（ｇ）に示したオフセットスペーサ８を形成する工程、およびソース・ドレイン領域のエクステンション領域を形成する工程を第１の実施の形態と同様に行う。
【００６８】
次に、図８Ｂ（ｄ）に示すように、フィン３の露出した表面を下地として、エピタキシャル成長法により結晶を成長させ、エクステンション層９を形成する。このとき、フィン３の側面から成長したエクステンション層９の成長方向の先端（図８Ｂ（ｄ）に示すように断面がフィン３の側面に底辺が接する三角形となる場合は、その頂点）が溝５ｂの側面に接し、溝５ｂの上端の開口部が塞がれる。なお、後の工程においてファセット９ａ下の隙間にゲート側壁１０の材料膜が実質的に入り込まない状態であれば、エクステンション層９と溝５ｂの側面が接していなくてもよい。
【００６９】
続いて、図４Ｃ（ｉ）に示したゲート側壁１０を形成する工程を第１の実施の形態と同様に行う。
【００７０】
次に、図８Ｂ（ｅ）に示すように、絶縁膜５の溝５ｂが形成されていない領域をエッチバックし、エクステンション層９のファセット９ａを露出させる。
【００７１】
続いて、ソース・ドレイン領域を形成する工程を第１の実施の形態と同様に行う。
【００７２】
次に、図８Ｂ（ｆ）に示すように、表面にエクステンション層９を有するフィン３、およびゲート電極７の上面および下面をシリサイド化し、それぞれシリサイド層１１、およびゲートシリサイド層１２を形成する。エクステンション層９のファセット９ａ、９ｂは、ともにシリサイド化される。図９は、図３に対応する断面を示す断面図である。
【００７３】
この後、ゲート電極７と絶縁膜５の間の隙間にゲート電極７を物理的に支持するための絶縁性の部材や、第２の実施の形態に係る歪み付与膜１３を埋め込むことができる。
【００７４】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、第１の実施の形態と異なる方法を用いて、ファセット９ａ下の隙間にゲート側壁１０の材料が残ることを防ぎ、ファセット９ａをシリサイド化することができる。
【００７５】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００７６】
例えば、上記各実施の形態においては、エクステンション層９が、ファセット９ａ、９ｂを有し、断面が三角形となる形状を有するが、実際はこの様な形状に限られない。例えば、エクステンション層９がファセット９ａ、９ｂと、フィン３の側面に平行な面を有し、断面が台形となる形状を有してもよい。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施の形態に係る半導体装置の斜視図。
【図２】本発明の第１の実施の形態に係る半導体装置の図１の切断線II−IIにおける断面を矢印の方向に見た断面図。
【図３】本発明の第１の実施の形態に係る半導体装置の図１の切断線III−IIIにおける断面を矢印の方向に見た断面図。
【図４Ａ】（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す斜視図。
【図４Ｂ】（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す斜視図。
【図４Ｃ】（ｇ）〜（ｉ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す斜視図。
【図４Ｄ】（ｊ）〜（ｋ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す斜視図。
【図５】（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す部分断面図。
【図６】本発明の第２の実施の形態に係る半導体装置の断面図。
【図７】本発明の第２の実施の形態に係る半導体装置の断面図。
【図８Ａ】（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図８Ｂ】（ｄ）〜（ｆ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図９】本発明の第３の実施の形態に係る半導体装置の断面図。
【符号の説明】
【００７８】
１ 半導体装置。２ 半導体基板。３ フィン。５ 絶縁膜。５ｂ 溝。６ ゲート絶縁膜。７ ゲート電極。９ エクステンション層。１０ ゲート側壁。１１ シリサイド層。１２ ゲートシリサイド層。１３ 歪み付与膜。
【技術分野】
【０００１】
本発明は、半導体装置、およびその製造方法に関する。
【背景技術】
【０００２】
フィン型ＦＥＴ（Field Effect Transistor）の製造において、フィンの表面に結晶を選択エピタキシャル成長させてエクステンション層を形成し、ソース・ドレイン領域の寄生抵抗を低減する技術が知られている（例えば、特許文献１参照）。
【特許文献１】特開２００５−８６０２４号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、表面にエクステンション層を形成したフィンを有し、十分に寄生抵抗を低減することのできる半導体装置、およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明の一態様は、半導体基板と、前記半導体基板上に形成されたフィンと、ゲート絶縁膜を介して前記フィンの両側面を挟むように形成されたゲート電極と、前記ゲート電極の両側の前記フィンの側面に形成され、前記半導体基板の表面と鋭角に対向する面を有するエクステンション層と、前記半導体基板の表面と鋭角に対向する前記面の表面に形成されたシリサイド層と、を有することを特徴とする半導体装置を提供する。
【０００５】
また、本発明の他の一態様は、フィンが設けられた半導体基板上に、フィンの少なくとも一部の側面を覆うように絶縁膜を形成する工程と、前記絶縁膜を加工して、前記フィンと隣接する領域に上端に開口部を有する溝を形成する工程と、前記溝を形成した前記絶縁膜上に、ゲート絶縁膜を介して前記フィンの両側面を挟むようにゲート電極を形成する工程と、前記ゲート電極を形成した後、前記フィンの側面を下地として、前記絶縁膜の前記溝の前記開口部を実質的に塞ぐように結晶をエピタキシャル成長させ、エクステンション層を形成する工程と、エクステンション層を形成した後、前記絶縁膜の高さを下げる工程と、前記絶縁膜の高さを下げた後、前記エクステンション層の表面にシリサイド層を形成する工程と、を有する半導体装置の製造方法を提供する。
【発明の効果】
【０００６】
本発明によれば、表面にエクステンション層を形成したフィンを有し、十分に寄生抵抗を低減することのできる半導体装置、およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００７】
一般に、フィン型ＦＥＴの製造においては、｛１００｝面を主面とするＳｉ基板上に、側面の面方位が｛１１０｝であるフィンを形成し、素子分離領域としての絶縁膜にＳｉＯ２を用いることが多い。この場合、通常の気相エピタキシャル成長技術を用いてエクステンション層を形成すると、結晶成長速度の遅い面がファセットとなり、このエクステンション層のファセットと素子分離領域の間に隙間ができる。このため、後の工程において形成するゲート側壁等の材料がこの隙間に残り、エクステンション層をシリサイド化する際の障壁となる。その結果、エクステンション層のシリサイド化される面が上側の面のみとなり、ソース・ドレイン領域の寄生抵抗を十分に低減させることが難しくなる。なお、上記以外の条件であっても、エクステンション層にファセットが形成される場合には、同様の問題が生じる。
【０００８】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の斜視図である。また、図２は、図１の切断線II−IIにおける断面を矢印の方向に見た断面図である。また、図３は、図１の切断線III−IIIにおける断面を矢印の方向に見た断面図である。
【０００９】
半導体装置１は、半導体基板２と、半導体基板２上に形成されたフィン３と、素子分離領域としての機能を有する絶縁膜５と、ゲート絶縁膜６を介してフィン３の両側面を挟むように形成されたゲート電極７と、フィン３の上面とゲート電極７との間に形成されたキャップ層４と、ゲート電極７の側面に形成されたオフセットスペーサ８と、オフセットスペーサ８の側面に形成されたゲート側壁１０と、フィン３の側面のゲート電極７およびオフセットスペーサ８に挟まれていない領域に形成されたエクステンション層９と、前記フィン３と前記エクステンション層９の表面に形成されたシリサイド層１１と、ゲート電極７の上面および下面に形成されたゲートシリサイド層１２と、を有して概略構成される。
【００１０】
半導体基板２には、｛１００｝面を主面とするＳｉ基板等を用いることができる。なお、｛１００｝面は、（１００）面、および（１００）面と等価な面を表す。
【００１１】
フィン３は、例えば、側面の面方位が｛１１０｝となるように、半導体基板２と一体に形成される。なお、｛１１０｝面は、（１１０）面、および（１１０）面と等価な面を表す。また、フィン３は、ソース領域およびドレイン領域（図示しない）を含む。ゲート電極７に囲まれ、ソース領域とドレイン領域に挟まれたフィン３内の領域は、チャネル領域として働く。
【００１２】
絶縁膜５は、例えば、ＳｉＯ２等の絶縁材料からなる。また、絶縁膜５は、ゲート側壁１０に対して高いエッチング選択比を有することが好ましい。
【００１３】
ゲート絶縁膜６は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮや、Ｈｉｇｈ−ｋ材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１４】
ゲート電極７は、例えば、導電型不純物を含む多結晶シリコンや、多結晶シリコンゲルマニウムからなる。導電型不純物には、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。また、ゲート電極７は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよい。メタルゲート電極が用いられる場合は、ゲートシリサイド層１２は形成されない。また、ゲート電極７は、メタルゲート電極の一種である、導電型不純物を含む多結晶シリコンや多結晶シリコンゲルマニウムを完全にシリサイド化したフルシリサイドからなるものであってもよい。また、ゲート電極７は、メタルゲート電極の上に導電型不純物を含む多結晶シリコンや、多結晶シリコンゲルマニウムを形成した積層構造であってもよい。この場合は、導電型不純物を含む多結晶シリコンや、多結晶シリコンゲルマニウム上にゲートシリサイド層１２を形成することができる。
【００１５】
また、ゲート電極７は、絶縁膜５との間に隙間を有する。ゲートシリサイド層１２は、ゲート電極７の上面だけでなく、この隙間に面したゲート電極７の下面にも形成することができる。ゲートシリサイド層１２は、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉとの化合物からなる。なお、ゲート電極７の上面と下面のゲートシリサイド層１２の厚さを増して、ゲート電極７をフルシリサイド化することも可能である。また、ゲート電極７と絶縁膜５との間の隙間には、絶縁性の部材が設けられてもよい。
【００１６】
キャップ層４は、フィン３形成のためのＲＩＥ（Reactive Ion Etching）に用いるマスクとしての役割や、絶縁膜５の成膜後に絶縁膜５を平坦化するためのＣＭＰ（Chemical Mechanical Polishing）に用いるストッパとしての役割を有する絶縁材料からなり、例えば、ＳｉＮ等を用いることができる。なお、キャップ層４を設けず、フィン３の上層にゲート絶縁膜６を設け、フィン３の上面にもチャネルが形成されるような構成としてもよい。
【００１７】
オフセットスペーサ８は、例えば、ＳｉＯ２、ＳｉＮ等からなる。
【００１８】
ゲート側壁１０は、例えばＳｉＮ等の絶縁材料からなる。また、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００１９】
エクステンション層９は、気相エピタキシャル成長法、固相エピタキシャル成長法等のエピタキシャル成長法により形成されたＳｉ、ＳｉＧｅ、ＳｉＣ等の結晶からなる。なお、ＳｉＧｅ結晶、ＳｉＣ結晶等の、Ｓｉ結晶と異なる格子定数を有する結晶を用いた場合は、フィン３内のチャネル領域（図示しない）に歪みを与え、キャリア移動度を向上させることができる。半導体装置１がｎ型トランジスタである場合は、ＳｉＣ結晶等のＳｉ結晶よりも小さい格子定数を有し、チャネル領域に伸張歪みを与える結晶を用い、ｐ型トランジスタである場合は、ＳｉＧｅ結晶等のＳｉ結晶よりも大きい格子定数を有し、チャネル領域に圧縮歪みを与える結晶を用いる。
【００２０】
また、エクステンション層９は、エクステンション層９の下側に形成された、半導体基板２や絶縁膜５の表面に対して鋭角に対向するファセット９ａと、エクステンション層９の上側に形成された、ファセット９ｂを有する。なお、半導体基板２や絶縁膜５の表面に対して鋭角に対向するとは、その面がファセット９ｂのように上側を向いていたり、半導体基板２の表面に平行な方向を向いていたりしないという意味である。ファセット９ａ、９ｂは、結晶のエピタキシャル成長の過程で現れる結晶成長速度の遅い面であり、例えば、エクステンション層９を構成する結晶の｛１１１｝面である。なお、｛１１１｝面は、（１１１）面、および（１１１）面と等価な面を表す。
【００２１】
シリサイド層１１は、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉとの化合物からなり、フィン３およびエクステンション層９のファセット９ａ、９ｂを含む表面に形成される。
【００２２】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００２３】
（半導体装置の製造）
図４Ａ（ａ）〜（ｃ）、図４Ｂ（ｄ）〜（ｆ）、図４Ｃ（ｇ）〜（ｉ）、図４Ｄ（ｊ）〜（ｋ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す斜視図である。
【００２４】
まず、図４Ａ（ａ）に示すように、半導体基板２上にキャップ層４の材料膜を形成した後に、例えば、フォトリソグラフィ法とＲＩＥにより半導体基板２とキャップ層４の材料膜をパターニングし、上面にキャップ層４を有するフィン３を形成する。
【００２５】
次に、図４Ａ（ｂ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法等により絶縁膜５を半導体基板２上にキャップ層４の上面の高さよりも高く堆積させた後に、キャップ層４の上面をストッパとしてこの絶縁膜５にＣＭＰ等の平坦化処理を施す。
【００２６】
次に、図４Ａ（ｃ）に示すように、キャップ層４に選択的にエッチングを施し、所定の高さまで高さを下げる。例えば、キャップ層がＳｉＮ膜、絶縁膜がＳｉＯ２膜からなる場合は、ホットリン酸を用いたウェットエッチングにより、キャップ層４のみを選択的にエッチバックすることができる。ここで、キャップ層４の高さを調節することにより、キャップ層４の側面に面する絶縁膜５の側面が露出する面積を調節する。
【００２７】
次に、図４Ｂ（ｄ）に示すように、絶縁膜５をエッチバックする。例えば、キャップ層がＳｉＮ膜、絶縁膜がＳｉＯ２膜からなる場合は、フッ酸を用いたウェットエッチングにより、絶縁膜５のみを選択的にエッチバックすることができる。
【００２８】
エッチバックされた絶縁膜５は、フィン３に隣接する領域の上面から所定の深さまでの一部に溝５ｂを作る傾斜５ａを有する。この傾斜５ａの角度は、図４Ａ（ｃ）に示したキャップ層４をエッチバックする工程において調節した絶縁膜５の露出した側面の面積により決定される。これは、絶縁膜５をエッチバックする際に、絶縁膜５の露出した側面からもエッチングが進行するためである。絶縁膜５の露出した側面の面積が大きいほど、傾斜５ａの角度が大きくなる。なお、傾斜５ａの角度は、後の工程で形成されるエクステンション層９のファセット９ａの角度と一致するように形成されることが好ましい。なお、傾斜５ａは直線的なものに限られない。
【００２９】
また、絶縁膜５に傾斜５ａを形成するための他の方法として、以下のような方法がある。図４Ａ（ｂ）に示した絶縁膜５に平坦化処理を施す工程の後、図４Ａ（ｃ）に示したキャップ層４の高さを下げる工程を行わずに、ＲＩＥにより絶縁膜５をエッチバックすると、絶縁膜５のフィン３に隣接する領域に溝５ｂが自然に形成され、絶縁膜５を図４Ｂ（ｄ）に示したような形状に加工することができる。
【００３０】
次に、図４Ｂ（ｅ）に示すように、露出したフィン３の側面にゲート絶縁膜６を形成する。例えば、ゲート絶縁膜６としてＳｉＯ２膜を用いる場合は、フィン３の側面に酸化処理を施し、ＳｉＯＮ膜を用いる場合は、フィン３の側面に酸化処理を施した後、窒化処理、または酸窒化処理を施すことによりゲート絶縁膜６を形成する。また、ゲート絶縁膜６としてＳｉＮ膜、Ｈｉｇｈ−ｋ材料等を用いる場合は、ＣＶＤ法等により半導体基板２上の全面にＳｉＮ膜、Ｈｉｇｈ−ｋ材料膜等を堆積させた後、不要な部分を除去することによりゲート絶縁膜６を形成してもよい。
【００３１】
次に、図４Ｂ（ｆ）に示すように、上面にゲートキャップ層１４を有するゲート電極７を形成し、ゲート絶縁膜６のゲート電極７に接していない部分を除去する。
【００３２】
ゲート電極７、ゲートキャップ層１４の形成、およびゲート絶縁膜６の加工は、例えば、以下のような工程で行われる。まず、半導体基板２上に、ＣＶＤ法等を用いて多結晶Ｓｉ膜等のゲート電極７の材料膜を堆積した後、ＣＭＰ等により平坦化する。次に、平坦化したゲート電極７の材料膜上にＳｉＮ、ＳｉＯ２等のゲートキャップ層１４の材料膜を堆積させる。次に、ゲート電極７の材料膜、ゲートキャップ層１４の材料膜、およびゲート絶縁膜６を、例えばフォトリソグラフィ技術とＲＩＥ法を用いてパターニングすることにより、ゲート電極７、ゲートキャップ層１４を形成し、ゲート絶縁膜６を加工する。
【００３３】
次に、図４Ｃ（ｇ）に示すように、ゲート電極７、およびゲートキャップ層１４の側面にオフセットスペーサ８を形成する。
【００３４】
オフセットスペーサ８の形成は、例えば、以下のような工程で行われる。まず、ＣＶＤ法等を用いて半導体基板２上にオフセットスペーサ８の材料膜を堆積させる。次に、異方性エッチングを施すことによりオフセットスペーサ８の材料膜を加工して、ゲート電極７、およびゲートキャップ層１４の側面にオフセットスペーサ８を形成する。このとき、エッチング条件を調節することにより、フィン３側面のオフセットスペーサ８の材料膜を完全に除去しつつ、ゲート電極７、およびゲートキャップ層１４の側面にオフセットスペーサ８を形成することができる。なお、オフセットスペーサ８の加工時に、キャップ層４のゲート電極７およびオフセットスペーサ８に囲まれていない部分が同時に除去される。
【００３５】
その後、オフセットスペーサ８をマスクエッジとして用いて、イオン注入法、プラズマドーピング法等により導電型不純物をフィン３の両側面に鉛直方向から所定の角度をもって注入することにより、ソース・ドレイン領域のエクステンション領域（図示しない）を形成する。その後、アニールを施すことにより、エクステンション領域中の導電型不純物を活性化させる。
【００３６】
次に、図４Ｃ（ｈ）に示すように、フィン３の露出した表面を下地として、エピタキシャル成長法により結晶を成長させ、エクステンション層９を形成する。このとき、エクステンション層９のファセット９ａが絶縁膜５の傾斜５ａとほぼ一致し、溝５ｂがエクステンション層９によって埋められる。なお、ファセット９ａが絶縁膜５の傾斜５ａと完全に一致しなくても、後の工程においてファセット９ａ下の隙間にゲート側壁１０の材料膜が形成されることを防止する状態、または形成されたとしても僅かな量であるために容易に除去することができる状態、すなわち、エクステンション層９が溝５ｂの上端の開口部を実質的に塞ぐように形成されるため、隙間にゲート側壁１０の材料膜が実質的に入り込まない状態であればよい。具体的には、以下のようなケースが考えられる。
【００３７】
図５（ａ）に示すように、傾斜５ａとファセット９ａの角度が一致しているものの、傾斜５ａの上端の高さがファセット９ａの上端の高さと異なる場合について説明する。同図に示すように、傾斜５ａの上端の高さがファセット９ａの上端の高さよりも高い場合は、ファセット９ａと絶縁膜５との間に隙間が形成されないため、問題がない。一方、傾斜５ａの上端の高さがファセット９ａの上端の高さよりも低い場合は、ファセット９ａの露出部分と絶縁膜５との間に隙間ができるが、後の工程においてゲート側壁１０の材料が残らない程度の隙間であれば問題ない。
【００３８】
また、図５（ｂ）に示すように、傾斜５ａの半導体基板２の表面に対する角度が、ファセット９ａのそれよりも大きい場合について説明する。この場合、ファセット９ａと絶縁膜５との間に溝５ｂが残るが、溝５ｂの上端が閉じているため、後の工程においてゲート側壁１０の材料が残ることがなく、問題は生じない。なお、溝５ｂの上端が完全に閉じていなくても、後の工程においてゲート側壁１０の材料が入り込むことを実質的に防止できればよい。また、傾斜５ａの上端の高さがファセット９ａの上端の高さよりも低い場合は、ファセット９ａの露出部分と絶縁膜５との間に隙間ができるが、後の工程においてゲート側壁１０の材料が残らない程度の隙間であれば問題ない。
【００３９】
また、図５（ｃ）に示すように、傾斜５ａの半導体基板２の表面に対する角度が、ファセット９ａのそれよりも小さい場合について説明する。この場合、傾斜５ａの上端の高さにかかわらず、ファセット９ａと絶縁膜５との間に上端が開口した溝５ｂが残る。しかし、この場合も、後の工程においてゲート側壁１０の材料が実質的に入り込まない程度の大きさの隙間であればよい。
【００４０】
次に、図４Ｃ（ｉ）に示すように、オフセットスペーサ８の側面にゲート側壁１０を形成する。
【００４１】
ゲート側壁１０の形成は、例えば、以下のような工程で行われる。まず、ＣＶＤ法等を用いて半導体基板２上にゲート側壁１０の材料膜を堆積させる。次に、異方性エッチングを施すことによりゲート側壁１０の材料膜を加工して、オフセットスペーサ８の側面にゲート側壁１０を形成する。ここで、エクステンション層９のファセット９ａが絶縁膜５により覆われているため、ゲート側壁１０の材料膜を加工する際に、ファセット９ａ下にゲート側壁１０の材料膜が形成されない、または僅かに形成されても、ゲート側壁１０の加工時に容易に除去することができるため残ることがない。
【００４２】
なお、ゲート側壁１０を形成した後、さらにエピタキシャル成長法を用いてエクステンション層９を成長させてもよい。なお、このとき、下地となるエクステンション層９と異なる結晶を成長させてもよい。例えば、Ｓｉ結晶からなるエクステンション層９の表面にＳｉＧｅ結晶、ＳｉＣ等を成長させることができる。
【００４３】
次に、図４Ｄ（ｊ）に示すように、絶縁膜５をウェットエッチングによりエッチバックし、エクステンション層９のファセット９ａを露出させる。この際、ゲート電極７下の絶縁膜５は残してもよいが、これを除去することにより、ゲート電極７下に隙間を形成し、ゲート電極７の下面をシリサイド化することが可能になる。また、絶縁膜５とゲート側壁１０はエッチング選択比が大きいため、絶縁膜５をエッチバックする際にゲート側壁１０はほとんどエッチングされない。
【００４４】
なお、絶縁膜５をエッチバックしてファセット９ａを露出させた後、さらにエピタキシャル成長法を用いてエクステンション層９を成長させてもよい。なお、このとき、下地となるエクステンション層９と異なる結晶を成長させてもよい。例えば、Ｓｉ結晶からなるエクステンション層９の表面にＳｉＧｅ結晶、ＳｉＣ等を成長させることができる。
【００４５】
その後、ゲート側壁１０をマスクエッジとして、イオン注入法により導電型不純物をエクステンション層９を有するフィン３の両側面に鉛直方向から所定の角度をもって注入することにより、ソース・ドレイン領域（図示しない）を形成する。その後、アニールを施すことにより、ソース・ドレイン領域中の導電型不純物を活性化させる。
【００４６】
次に、図４Ｄ（ｋ）に示すように、表面にエクステンション層９を有するフィン３、およびゲート電極７の上面および下面をシリサイド化し、それぞれシリサイド層１１、およびゲートシリサイド層１２を形成する。エクステンション層９のファセット９ａ、９ｂは、ともにシリサイド化される。
【００４７】
ここで、シリサイド層１１、およびゲートシリサイド層１２は、例えば、表面にエクステンション層９を有するフィン３の表面、およびゲート電極７の上面および下面を覆うようにＮｉ等からなる金属膜をＣＶＤ、ＡＬＤ（Atomic Layer Deposition）等により堆積させ、４００〜５００℃のＲＴＡ（Rapid Thermal Annealing）を行って金属膜と表面にエクステンション層９を有するフィン３の表面、およびゲート電極７の上面および下面をシリサイド化反応させることにより形成される。なお、金属膜の未反応部分は、硫酸と過酸化水素水の混合溶液でエッチングして除去する。
【００４８】
この後、ゲート電極７と絶縁膜５の間の隙間に絶縁性の部材を埋め込み、ゲート電極７を物理的に支持することができる。
【００４９】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、ゲート側壁１０を形成する工程において、エクステンション層９のファセット９ａを絶縁膜５で保護することにより、ファセット９ａ下の隙間にゲート側壁１０の材料が残ることを防ぎ、ファセット９ａもシリサイド化することができる。これにより、ファセット９ａをシリサイド化することができなかった従来の方法と比較して、シリサイド化する領域を増やすことができるため、寄生抵抗を十分に低減することが可能になる。
【００５０】
また、ゲート電極７下の絶縁膜５を除去して、ゲート電極７と絶縁膜５との間に隙間を形成することにより、ゲート電極７の上面だけでなく、下面もシリサイド化することができる。これにより、ゲート電極７の電気抵抗をより効果的に低減することができる。
【００５１】
さらに、ゲート電極７の上面と下面のゲートシリサイド層１２の厚さを増して、ゲート電極７をフルシリサイド化することも可能である。この場合、シリサイド化反応がゲート電極７の上面と下面から進行するため、上面のみからシリサイド化反応を進行させる通常の方法と比較して、ゲート電極７中のシリサイドの組成の深さ方向の均一性を向上させることが可能となり、組成の不均一性に起因するトランジスタの閾値電圧のばらつきを低減させることができる。
【００５２】
また、ゲート電極７と絶縁膜５の間の隙間に絶縁性の部材を埋め込んだ場合、フィンの高さに対するゲート電極と半導体基板の間の絶縁膜の厚さが従来の構造と比較して大きいため、ゲート電極と半導体基板との間の寄生容量を低減することができる。
【００５３】
また、本実施例のゲート電極７の形状により、ソース・ドレインコンタクトと対向するゲート電極の面積が従来の構造よりも小さくなり、ゲート電極とソース・ドレインコンタクトとの間の寄生容量を低減することができる。
【００５４】
〔第２の実施の形態〕
本発明の第２の実施の形態に係る半導体装置１は、第１の実施の形態に係る半導体装置１に、チャネル領域に歪みを与える機能を有する歪み付与膜を付加した構造を有する。なお、他の部材の構成や製造工程等、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００５５】
（半導体装置の構成）
図６、および図７は、本発明の第２の実施の形態に係る半導体装置の断面図である。図６、図７に示した断面は、それぞれ第１の実施の形態に係る半導体装置１の図２、図３に示した断面に対応する。
【００５６】
図６、および図７に示すように、半導体装置１の全面に歪み付与層１３が形成されている。歪み付与層１３は、ゲート電極７下のゲート電極７と絶縁膜５との間の隙間にも形成される。
【００５７】
歪み付与膜１３は、フィン３内のチャネル領域（図示しない）に歪みを与えて、キャリア移動度を向上させる機能を有する。半導体装置１がｎ型トランジスタである場合は、チャネル領域に伸張歪みを与える膜、ｐ型トランジスタである場合は、チャネル領域に圧縮歪みを与える膜として形成される。
【００５８】
歪み付与膜１３は、ＣＶＤ法等により形成されるＳｉＮ膜を用いることができる。この場合、ＳｉＮ膜中の水素濃度を制御することにより、圧縮歪みを与える膜と伸張歪みを与える膜を作り分けることができる。
【００５９】
また、歪み付与膜１３は、歪み付与膜１３上に形成される層間絶縁膜（図示しない）を、コンタクトプラグ（図示しない）を形成するためにエッチングする際に、エッチングストッパとして用いることができる。
【００６０】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、ゲート電極７下のゲート電極７と絶縁膜５との間の隙間にも歪み付与層１３を形成することにより、より効果的にチャネル領域に歪みを与え、キャリア移動度を向上させることができる。
【００６１】
〔第３の実施の形態〕
本発明の第３の実施の形態は、半導体装置１の製造方法において第１の実施の形態と異なる。なお、第１の実施の形態と同様の工程については、簡単のために説明を省略する。
【００６２】
図８Ａ（ａ）〜（ｃ）、図８Ｂ（ｄ）〜（ｆ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。図８Ａ（ａ）〜（ｃ）、図８Ｂ（ｄ）〜（ｆ）は、第１の実施の形態に係る半導体装置１の図２に示した断面に対応する。
【００６３】
まず、図４Ａ（ａ）に示した上面にキャップ層４を有するフィン３を形成する工程を第１の実施の形態と同様に行う。
【００６４】
次に、図８Ａ（ａ）に示すように、ＣＶＤ法等により絶縁膜５を半導体基板２上にキャップ層４の上面の高さよりも高く堆積させる。
【００６５】
次に、図８Ａ（ｂ）に示すように、絶縁膜５を所定の高さまでエッチバックする。
【００６６】
次に、図８Ａ（ｃ）に示すように、例えば、フォトリソグラフィ法とＲＩＥにより、絶縁膜５のフィン３に隣接した領域を選択的にエッチングし、溝５ｂを形成する。
【００６７】
続いて、図４Ｂ（ｅ）に示したゲート絶縁膜６を形成する工程、図４Ｂ（ｆ）に示したゲート電極７を形成し、ゲート絶縁膜６のゲート電極７に接していない部分を除去する工程、図４Ｃ（ｇ）に示したオフセットスペーサ８を形成する工程、およびソース・ドレイン領域のエクステンション領域を形成する工程を第１の実施の形態と同様に行う。
【００６８】
次に、図８Ｂ（ｄ）に示すように、フィン３の露出した表面を下地として、エピタキシャル成長法により結晶を成長させ、エクステンション層９を形成する。このとき、フィン３の側面から成長したエクステンション層９の成長方向の先端（図８Ｂ（ｄ）に示すように断面がフィン３の側面に底辺が接する三角形となる場合は、その頂点）が溝５ｂの側面に接し、溝５ｂの上端の開口部が塞がれる。なお、後の工程においてファセット９ａ下の隙間にゲート側壁１０の材料膜が実質的に入り込まない状態であれば、エクステンション層９と溝５ｂの側面が接していなくてもよい。
【００６９】
続いて、図４Ｃ（ｉ）に示したゲート側壁１０を形成する工程を第１の実施の形態と同様に行う。
【００７０】
次に、図８Ｂ（ｅ）に示すように、絶縁膜５の溝５ｂが形成されていない領域をエッチバックし、エクステンション層９のファセット９ａを露出させる。
【００７１】
続いて、ソース・ドレイン領域を形成する工程を第１の実施の形態と同様に行う。
【００７２】
次に、図８Ｂ（ｆ）に示すように、表面にエクステンション層９を有するフィン３、およびゲート電極７の上面および下面をシリサイド化し、それぞれシリサイド層１１、およびゲートシリサイド層１２を形成する。エクステンション層９のファセット９ａ、９ｂは、ともにシリサイド化される。図９は、図３に対応する断面を示す断面図である。
【００７３】
この後、ゲート電極７と絶縁膜５の間の隙間にゲート電極７を物理的に支持するための絶縁性の部材や、第２の実施の形態に係る歪み付与膜１３を埋め込むことができる。
【００７４】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、第１の実施の形態と異なる方法を用いて、ファセット９ａ下の隙間にゲート側壁１０の材料が残ることを防ぎ、ファセット９ａをシリサイド化することができる。
【００７５】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００７６】
例えば、上記各実施の形態においては、エクステンション層９が、ファセット９ａ、９ｂを有し、断面が三角形となる形状を有するが、実際はこの様な形状に限られない。例えば、エクステンション層９がファセット９ａ、９ｂと、フィン３の側面に平行な面を有し、断面が台形となる形状を有してもよい。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施の形態に係る半導体装置の斜視図。
【図２】本発明の第１の実施の形態に係る半導体装置の図１の切断線II−IIにおける断面を矢印の方向に見た断面図。
【図３】本発明の第１の実施の形態に係る半導体装置の図１の切断線III−IIIにおける断面を矢印の方向に見た断面図。
【図４Ａ】（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す斜視図。
【図４Ｂ】（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す斜視図。
【図４Ｃ】（ｇ）〜（ｉ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す斜視図。
【図４Ｄ】（ｊ）〜（ｋ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す斜視図。
【図５】（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す部分断面図。
【図６】本発明の第２の実施の形態に係る半導体装置の断面図。
【図７】本発明の第２の実施の形態に係る半導体装置の断面図。
【図８Ａ】（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図８Ｂ】（ｄ）〜（ｆ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図９】本発明の第３の実施の形態に係る半導体装置の断面図。
【符号の説明】
【００７８】
１ 半導体装置。２ 半導体基板。３ フィン。５ 絶縁膜。５ｂ 溝。６ ゲート絶縁膜。７ ゲート電極。９ エクステンション層。１０ ゲート側壁。１１ シリサイド層。１２ ゲートシリサイド層。１３ 歪み付与膜。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたフィンと、
ゲート絶縁膜を介して前記フィンの両側面を挟むように形成されたゲート電極と、
前記ゲート電極の両側の前記フィンの側面に形成され、前記半導体基板の表面と鋭角に対向する面を有するエクステンション層と、
前記半導体基板の表面と鋭角に対向する前記面の表面に形成されたシリサイド層と、
を有することを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、上面および下面にゲートシリサイド層を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記フィンの前記ゲート電極に挟まれた領域に歪みを与える歪み付与膜が、前記ゲート電極下に形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
フィンが設けられた半導体基板上に、フィンの少なくとも一部の側面を覆うように絶縁膜を形成する工程と、
前記絶縁膜を加工して、前記フィンと隣接する領域に上端に開口部を有する溝を形成する工程と、
前記溝を形成した前記絶縁膜上に、ゲート絶縁膜を介して前記フィンの両側面を挟むようにゲート電極を形成する工程と、
前記ゲート電極を形成した後、前記フィンの側面を下地として、前記絶縁膜の前記溝の前記開口部を実質的に塞ぐように結晶をエピタキシャル成長させ、エクステンション層を形成する工程と、
エクステンション層を形成した後、前記絶縁膜の高さを下げる工程と、
前記絶縁膜の高さを下げた後、前記エクステンション層の表面にシリサイド層を形成する工程と、
を有する半導体装置の製造方法。
【請求項５】
前記エクステンション層を形成した後、ゲート電極の側面にゲート側壁を形成する工程と、
前記ゲート側壁を形成した後、前記絶縁膜の高さを下げる請求項４に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に形成されたフィンと、
ゲート絶縁膜を介して前記フィンの両側面を挟むように形成されたゲート電極と、
前記ゲート電極の両側の前記フィンの側面に形成され、前記半導体基板の表面と鋭角に対向する面を有するエクステンション層と、
前記半導体基板の表面と鋭角に対向する前記面の表面に形成されたシリサイド層と、
を有することを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、上面および下面にゲートシリサイド層を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記フィンの前記ゲート電極に挟まれた領域に歪みを与える歪み付与膜が、前記ゲート電極下に形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
フィンが設けられた半導体基板上に、フィンの少なくとも一部の側面を覆うように絶縁膜を形成する工程と、
前記絶縁膜を加工して、前記フィンと隣接する領域に上端に開口部を有する溝を形成する工程と、
前記溝を形成した前記絶縁膜上に、ゲート絶縁膜を介して前記フィンの両側面を挟むようにゲート電極を形成する工程と、
前記ゲート電極を形成した後、前記フィンの側面を下地として、前記絶縁膜の前記溝の前記開口部を実質的に塞ぐように結晶をエピタキシャル成長させ、エクステンション層を形成する工程と、
エクステンション層を形成した後、前記絶縁膜の高さを下げる工程と、
前記絶縁膜の高さを下げた後、前記エクステンション層の表面にシリサイド層を形成する工程と、
を有する半導体装置の製造方法。
【請求項５】
前記エクステンション層を形成した後、ゲート電極の側面にゲート側壁を形成する工程と、
前記ゲート側壁を形成した後、前記絶縁膜の高さを下げる請求項４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【公開番号】特開２００９−３２９５５（Ｐ２００９−３２９５５Ａ）
【公開日】平成２１年２月１２日（２００９．２．１２）
【国際特許分類】
【出願番号】特願２００７−１９６１８３（Ｐ２００７−１９６１８３）
【出願日】平成１９年７月２７日（２００７．７．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年２月１２日（２００９．２．１２）
【国際特許分類】
【出願日】平成１９年７月２７日（２００７．７．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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