半導体装置およびその製造方法
【課題】トランジスタの微細化に伴うショートチャネル効果やリーク電流の低減を可能とする。
【解決手段】ｐ型シリコン基板１０１の主平面上に形成されたエピタキシャルＳｉ層と、少なくともエピタキシャル層に形成されたチャネル領域と、該チャネル領域上にゲート絶縁膜１０６を介して形成されたゲート電極１０７とを含むトランジスタ構造を有し、このトランジスタ構造同士は互いに素子分離絶縁膜１０５を挟んで形成される半導体であって、チャネル領域の下部のパンチスルー・ストッパ層１０２にはチャネル領域よりも高濃度の不純物が含まれ、かつソース・ドレイン拡散層１０８は素子分離絶縁膜１０５上には延在しない。
【解決手段】ｐ型シリコン基板１０１の主平面上に形成されたエピタキシャルＳｉ層と、少なくともエピタキシャル層に形成されたチャネル領域と、該チャネル領域上にゲート絶縁膜１０６を介して形成されたゲート電極１０７とを含むトランジスタ構造を有し、このトランジスタ構造同士は互いに素子分離絶縁膜１０５を挟んで形成される半導体であって、チャネル領域の下部のパンチスルー・ストッパ層１０２にはチャネル領域よりも高濃度の不純物が含まれ、かつソース・ドレイン拡散層１０８は素子分離絶縁膜１０５上には延在しない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パンチスルー・ストッパ層を主に半導体基板中に形成し、チャネル領域の不純物濃度を低濃度化するためのトランジスタ構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ構造を有する半導体デバイスでは、ＭＯＳトランジスタの高性能化が大きな課題である。ＭＯＳトランジスタの高性能化とは主に（１）駆動電流の増加、（２）しきい値ばらつきの低減、（３）寄生抵抗／寄生容量の低減等を示している。駆動能力を増加させるには、ゲート寸法（チャネル寸法、ゲート長とも言う）を短くして達成してきた。しかし、短チャネル化するとともにショートチャネル効果が増大して来ると言う問題もある。
【０００３】
そこで、ショートチャネル効果を抑えるために、ゲート酸化膜の膜厚をできるだけ薄くしたり、また、チャネル領域の不純物濃度を１０8ｃｍ-3程度まで高濃度化する努力が行われてきた。しかし、信頼性を保証できる最大許容電界（Ｅmax）による制限から、ゲート酸化膜の膜厚を最大電界以上にあまり薄くできない。また、過度のチャネル不純物濃度の高濃度化はチャネル領域の高濃度不純物の散乱によるドレイン電流の飽和をもたらし、短チャネル化してもドレイン電流が増加しないという問題が顕者になってきている。さらに、微細化に伴い、ゲート電極の高抵抗化やソース・ドレインの寄生抵抗が問題となってきている。さらに、微細化に伴い、ゲート電極の高抵抗化やソース・ドレインの寄生抵抗が問題となってきている。
【０００４】
この様な問題を解決するために、高濃度チャネルストッパ層の上に形成されるチャネル領域の低濃度化、ソース・ドレインのサリサイド化、ゲート電極のメタル化がそれぞれ提案されて個別にそれぞれ実用化されている。
【０００５】
例えば、IEDM Technical Digest pp. 433-436(1993)(T-Ohguro 他)やIEEE Transactions on E1ectron Devices, Vo1.45, No.3(March 1998), pp. 710-716(T.Ohguro 他)に開示されているように、ＬＯＣＯＳ等の素子分離を行った後にチャネル領域にパンチスルー・ストッパ用に高濃度イオン注入層を形成し、その上に不純物をドープしていないエピタキシャルＳｉ層を薄く（１０ｍｍ程度）形成し、低不純物濃度のチャネル領域としてＭＯＳトランジスタを構成している例がある。
【０００６】
この従来の半導体装置の上面図、チャネル長方向の横断面図、チャネル幅方向の横断面図をそれぞれ図１８（ａ）〜（ｃ）に示す。図１８（ｂ）に示すように、シリコン基板１０１上に素子分離絶縁膜２０１が形成され、またシリコン基板１０１中には高濃度不純物が注入されたパンチスルー・ストッパ層１０２が形成される。このシリコン基板１０１表面にはエピタキシャルＳｉ層１０３が形成され、さらにこのエピタキシャルＳｉ層１０３上にゲート絶縁膜１０６を介してゲート電極１０７が形成される。ゲート電極１０７の下部以外の領域には、ソース・ドレイン拡散層１０８がエピタキシャルＳｉ層１０３及びシリコン基板１０１中に互いに離間して形成される。
【０００７】
このトランジスタ構造を有する半導体装置の製法としては、まず、シリコン基板１０１に素子分離として素子分離絶縁膜２０１を形成し、その後に、シリコン基板１０１上にエピタキシャルＳｉ層１０３の形成を６００℃程度で行う。このように、素子分離絶縁膜２０１を形成した後にエピタキシャルＳｉ層１０３を成長させるため、素子分離領域の端部において結晶性の悪いエピタキシャルＳｉ層１０３が形成されることがある。このＳｉ層１０３は、チャネル幅方向に沿って図１８のＡに示す領域に形成されるもので、このＡに示す領域でリーク電流が発生するという問題があった。
【０００８】
このリーク電流の発生を避けるために、まずシリコン基板１０１に高濃度不純物からなるパンチスルー・ストッパ層１０２を形成し、次いでエピタキシャルＳｉ層１０３を形成してさらにその後に素子分離絶縁膜２０１の形成を行う方法がある。しかしながら、素子分離工程では高温の工程が用いられているため、シリコン基板１０１の高濃度不純物層であるパンチスルー・ストッパ層１０２から不純物が再拡散して低濃度不純物層の濃度が高くなってしまうという問題を引き起こしていた。
【０００９】
すなわち、素子分離の際の界面酸化膜形成や埋め込み酸化膜のデンシファイ工程等の高温工程、ゲート酸化膜形成や後酸化の高温工程、ソース・ドレインの活性化の高温工程、ソース・ドレインのシリサイド化時の高温工程が障害となり、チャネル表面領域の低濃度不純物層の形成が困難であった。
【非特許文献１】IEDM Technical Digest pp. 433-436(1993)(T-Ohguro 他)
【非特許文献２】IEEE Transactions on E1ectron Devices, Vo1.45, No.3(March 1998), pp. 710-716(T.Ohguro 他)
【特許文献１】特開平８−２１３４７８号公報
【特許文献２】特開平７−２６３６７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したように従来の半導体装置では、素子分離を行った後にチャネル層として機能するエピタキシャルＳｉ層を形成するため、素子分離端部まで結晶性の悪いＳｉ層が延在し、リーク電流が発生するという問題がある。この問題を解決するために先にエピタキシャルＳｉ層を形成し、その後素子分離を行う方法も考えられるが、エピタキシャルＳｉ層形成の後に行われる素子分離の際の界面酸化膜形成、素子分離絶縁膜のデンシファイ工程、ゲート酸化膜形成工程、ソース・ドレイン活性化工程等の高温工程が障害となり、チャネル表面領域の低濃度不純物層の形成が困難であった。
【００１１】
本発明は上記課題を解決するためになされたもので、その目的とするところは、トランジスタの微細化に伴うショートチャネル効果やリーク電流の低減を可能とするトランジスタ構造を有する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、第１導電型の半導体基板の主平面上に形成された第１導電型の単結晶半導体層と、少なくとも前記単結晶半導体層に互いに離間して形成された第２導電型のソース領域及びドレイン領域と、このソース領域とドレイン領域との間に形成された第１導電型のチャネル領域と、このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを含むトランジスタ構造を有し、このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって、前記ソース領域と前記ドレイン領域の下に、第１導電型のパンチスルー・ストッパ層を形成し、前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く、かつ前記ソース領域及びドレイン領域は素子分離領域上には延在せず、パンチスルー・ストッパ層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、第１の高濃度不純物層はソース領域及びドレイン領域と隔離されて形成され、第２の高濃度不純物層はソース領域及びドレイン領域と一部重なりかつ少なくともチャネル領域の下部に選択的に形成され、第１の高濃度不純物層と第２の高濃度不純物層とは接していることを特徴とする。
【００１３】
また、別の本発明に係る半導体装置は、第１導電型の半導体基板の主平面上に形成された第１導電型のエピタキシャル半導体層と、少なくとも前記エピタキシャル半導体層に互いに離間して形成された第２導電型のソース領域及びドレイン領域と、このソース領域とドレイン領域との間に形成された第１導電型のチャネル領域と、このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを含むトランジスタ構造を有し、このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって、前記ソース領域と前記ドレイン領域の下に、第１導電型のパンチスルー・ストッパ層を形成し、前記ゲート絶縁膜との界面における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く、かつ前記ソース領域及びドレイン領域は素子分離領域上には延在せず、パンチスルー・ストッパ層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、第１の高濃度不純物層はソース領域及びドレイン領域と隔離されて形成され、第２の高濃度不純物層はソース領域及びドレイン領域と一部重なりかつ少なくともチャネル領域の下部に選択的に形成され、第１の高濃度不純物層と第２の高濃度不純物層とは接していることを特徴とする。
【００１４】
本発明の望ましい形態を以下に示す。
【００１５】
（１）ソース領域及びドレイン領域上にはシリサイド膜が形成されてなる。
【００１６】
（２）ゲート電極は、不純物がドープされた多結晶Ｓｉ膜と、該多結晶Ｓｉ膜上に形成されたメタル膜又はシリサイド膜の積層構造である。
【００１７】
（３）（２）において、ソース領域及びドレイン領域上にはシリサイド膜が形成されてなる。
【００１８】
（４）高濃度不純物層は第１の高濃度不純物層と第２の高濃度不純物層から構成され、該第１の高濃度不純物層はソース領域及びドレイン領域と隔離されて形成され、該第２の高濃度不純物層はソース領域及びドレイン領域と一部重なり、かつ少なくともチャネル領域の下部に選択的に形成されてなる。
【００１９】
（５）高濃度不純物層はソース領域及びドレイン領域と隔離されて形成される。
【００２０】
（６）ソース領域及びドレイン領域はエピタキシャル半導体層中に形成された第１の部分と、該エピタキシャル半導体層上の第１の部分のソース領域及びドレイン領域上にさらに選択的に形成された第２の部分からなる。
【００２１】
（７）高濃度不純物層はチャネルの少なくとも一部に存在し、該高濃度不純物層の下には該高濃度不純物層と接する様に該高濃度不純物層と同じ導電型のウェル層が形成される。
【００２２】
（８）シリサイド膜がコバルトシリサイド、チタンシリサイド、パラジウムシリサイド（ＰｄＳｉ2）、プラチナシリサイド（ＰｔＳｉ）、イリジウムシリサイド（ＩｒＳｉ3）などである。
【００２３】
また、さらに別の本発明に係る半導体装置の製造方法は、第１導電型の半導体基板の少なくとも一部に第１導電型の高濃度不純物層を形成する工程と、前記半導体基板の主平面上にエピタキシャル成長により第１導電型の半導体層を形成する工程と、前記半導体層及び前記半導体基板を選択的に除去して溝を形成し、該溝に素子分離絶縁膜を埋め込み形成する工程と、前記半導体層上に選択的にゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート電極をマスクに第２導電型のソース領域及びドレイン領域を形成する工程とを含み、前記高濃度不純物層の形成後の工程は、７００℃以下の条件で行い、前記ソース領域と前記ドレイン領域の下に、前記高濃度不純物層を形成し、前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低く、高濃度不純物層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、第１の高濃度不純物層はソース領域及びドレイン領域と隔離されて形成され、第２の高濃度不純物層はソース領域及びドレイン領域と一部重なりかつ少なくともチャネル領域の下部に選択的に形成され、第１の高濃度不純物層と第２の高濃度不純物層とは接していることを特徴とする。
【００２４】
本発明の望ましい形態を以下に示す。
【００２５】
（１）溝を形成した後素子分離絶縁膜の埋め込み形成の前に、該溝表面を覆うようにラジカル酸化を用いた酸化膜を形成する。
【００２６】
（２）半導体基板の形成後半導体層を形成する前に、半導体基板表面に形成された自然酸化膜を、７００℃以下の条件で水素ラジカルを用いて除去する。
【００２７】
（３）ソース領域及びドレイン領域は、室温以下の低温に半導体基板を冷却してイオン注入を行うことにより形成する。
【００２８】
（４）ソース領域及びドレイン領域の活性化に、７００℃以上の温度によるミリ秒以下の短時間高速熱処理工程を用いる。
【００２９】
（５）ソース・ドレイン不純物層の活性化に、エキシマレーザを用いて熱処理を行う工程を用いる。
【００３０】
（６）ゲート絶縁膜の形成に、ラジカル酸化法を用いて半導体層表面に酸化膜を形成する工程を用いる。
【００３１】
（７）溝を形成した後素子分離絶縁膜を埋め込み形成する前に、該溝表面を覆うように７００℃以下の条件でラジカル酸化を用いて酸化膜を形成する。
【００３２】
（８）半導体基板中に形成したソース領域及びドレイン領域に自己整合的にシリサイド膜を形成する。
【００３３】
（９）シリサイド膜がコバルトシリサイド、チタンシリサイド、パラジウムシリサイド（ＰｄＳｉ2）、プラチナシリサイド（ＰｔＳｉ）、イリジウムシリサイド（ＩｒＳｉ3）などである。
【００３４】
（１０）ゲート電極表面にシリサイド膜を形成するとともに、ソース領域及びドレイン領域上にもシリサイド膜を形成する。
【００３５】
（作用）
本発明では、エピタキシャル半導体層が素子分離領域上に延在しないＭＯＳトランジスタの構造により、素子分離端部における結晶性の悪い半導体層がないためリーク電流の発生が低減できる。また、ゲート電極の構造を、不純物がドープされた多結晶Ｓｉ膜に、シリサイド膜又はメタル膜が形成された積層構造とすることにより、ゲート電極の抵抗値を低減することができる。また、ゲート絶縁膜との界面近傍におけるチャネル領域が半導体基板よりも不純物濃度が低く形成されるため、ショートチャネル効果を抑制しつつドレイン電流の低下を防止できる。
【００３６】
また、ＭＯＳトランジスタ形成工程のトータル・プロセスのうち、高濃度不純物層形成以後の工程の低温化（＜７００℃）を実現することにより、高濃度不純物層からなるチャネル下部領域の形成が可能となる。すなわち、チャネル領域形成の際の高濃度不純物層からチャネル領域への不純物拡散を低減することで、ゲート絶縁膜との界面近傍におけるチャネル領域を半導体基板よりも低い不純物濃度に保つことができ、ショートチャネル効果を抑制することができる。７００℃以下の低温プロセスにより半導体装置を製造することにより、高濃度不純物層からチャネル領域への不純物の拡散を抑制できることは、IEDM Technical Digestpp. 433-436(1993)(T-Ohguro 他)やIEEE Transactions on E1ectron Devices, Vo1.45, No.3(March 1998), pp. 710-716(T.Ohguro 他)にも開示されているように明らかである。
【００３７】
さらに、エピタキシャル成長によるチャネル領域の形成の後に素子分離絶縁膜の形成工程を行うことで、素子分離絶縁膜を先に形成することにより生じる素子分離絶縁膜上への延在した結晶性の悪い半導体層の形成を防止することができる。
【００３８】
また、このように低温化プロセスを用いることにより、ソース領域及びドレイン領域の拡散層深さの拡張を防ぐことができるため、ショートチャネル効果を抑制したトランジスタ構造を実現することができる。
【発明の効果】
【００３９】
本発明に係る半導体装置によれば、ゲート絶縁膜との界面近傍におけるチャネル領域は、半導体基板よりも低い不純物濃度であるため、ショートチャネル効果を抑制しつつドレイン電流の低下を防止できる。また、素子分離領域上にソース・ドレイン領域が延在しない構造であるため、素子分離部における結晶性の悪い半導体層が無くリーク電流が低減できる。
【００４０】
また、本発明に係る半導体装置の製造方法によれば、７００℃以下の低温プロセスを用いることにより、ソース領域及びドレイン領域の深さを浅く形成しつつ、チャネル領域を低不純物濃度に保ち、チャネル領域下部に形成された高濃度不純物領域からの不純物の拡散を抑制することができる。また、高濃度不純物層を形成した後に素子分離絶縁膜の形成を行うため、素子分離領域上にソース領域及びドレイン領域が延在することが無い半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００４１】
以下、図面を参照しながら本発明の実施形態を説明する。
【００４２】
（第１実施形態）
図１は本発明の第１実施形態に係る半導体装置（単体トランジスタ）の全体構成を示す図であり、（ａ）は上面図、（ｂ）はチャネル長方向で切断したＡ−Ａ’断面図、（ｃ）はチャネル幅方向で切断したＢ−Ｂ’断面図である。以下、ｎチャネルトランジスタの場合について説明する。
【００４３】
不純物濃度５×１０15ｃｍ-3程度のｐ型シリコン基板１０１のトランジスタ領域にｐウェル（図示せず）が形成され、このｐウェルの中のトランジスタ・チャネル形成領域に２×１０18ｃｍ-3程度の濃度の高濃度不純物が導入されたパンチスルー・ストッパ層１０２が形成される。パンチスルー・ストッパ層１０２の上層には、不純物のドープされていないエピタキシャルＳｉ層１０３が例えば２０ｎｍ程度の膜厚で形成される。また、これらシリコン基板１０１及びエピタキシャルＳｉ層１０３が掘り込まれた領域であってトランジスタの形成されない領域はＳＴＩ(Shallow Trench Iso1ation)素子分離領域であり、この素子分離領域には、酸化膜１０４を介して絶縁膜１０５が埋め込み形成される。
【００４４】
エピタキシャルＳｉ層１０３の一部はチャネル領域として動作する。トランジスタのしきい値（Ｖth）をコントロールする為、必要に応じて不純物濃度５×１０16ｃｍ-3程度のｐ型チャネル不純物層（図示せず）が主にエピタキシャルＳｉ層１０３のチャネル領域にのみ選択形成される。なお、不純物濃度が大きくなると、不純物散乱によるチャネル電流の低下が問題となるため、チャネル領域の不純物濃度は１×１０17ｃｍ-3程度を超えないものとする。また、チャネル領域全体としての不純物濃度はシリコン基板１０１よりも高くなっているが、ゲート絶縁膜１０６との界面近傍における不純物濃度はシリコン基板１０１よりも低い程度に形成される。
【００４５】
また、ゲート絶縁膜１０６を介してメタル（例えばＴｉＮ膜やＲｕ膜やＷ膜やそれらの積層膜）からなるゲート電極１０７が形成され、ゲート電極１０７をマスクにして形成された不純物拡散層として、不純物濃度５×１０19ｃｍ-3程度、拡散層深さ０．０４μm程度のｎ型拡散層１０８ａと不純物濃度５×１０20ｃｍ-3程度、拡散層深さ０．０８μｍ程度のｎ+型拡散層１０８ｂがゲート電極１０７の両側にそれぞれ形成される（以下、これら拡散層１０８ａと１０８ｂを併せてソース・ドレイン拡散層１０８と呼ぶ）。また、ソース・ドレイン拡散層１０８の表面にはゲート電極１０７の側壁に形成された側壁膜１０９を用いてシリサイド膜１１０（例えばＴｉＳｉ2，ＣｏＳｉ2，ＰｔＳｉ，Ｐｄ2Ｓｉ，ＩｒＳｉ3，ＲｈＳｉ等）が自己整合的に形成される。
【００４６】
さらに、これらゲート電極１０７，シリサイド膜１１０等を覆うように層間絶縁膜１１１が形成され、この層間絶縁膜１１１を介してシリサイド膜１１０まで接続されるコンタクトプラグ１１２，このコンタクトプラグ１１２に接続される配線１１３が形成され、トランジスタ構造が実現される。
【００４７】
以上説明した構造のトランジスタの製造工程を図２〜図８の工程断面図を用いて説明する。図２〜図８における（ａ）は図１（ａ）の平面図、（ｂ）は図１（ｂ）のＡ−Ａ’断面図に対応する製造工程図である。
【００４８】
まず、図２に示すように、不純物濃度５×１０-5ｃｍ-3程度の（１００）ｐ型シリコン基板１０１のトランジスタ・チャネル領域に例えばピーク不純物濃度で４×１０17ｃｍ-3程度のｐウェル（図示せず）を、例えばボロンを２６０ＫｅＶ，２×１０13ｃｍ-2程度イン注入することにより形成する。
【００４９】
次に、ｐウェル中のトランジスタ・チャネル形成領域に高濃度不純物が導入されたパンチスルー・ストッパ層１０２をレジスト膜（図示せず）をマスクに例えばボロン等をイオン注入法を用いてピーク濃度で２×１０18ｃｍ-3程度の不純物分布になるように形成する。この時、Ｓｉ基板１０１表面に８ｍｍ程度の膜厚のＳｉＯ2等の酸化膜１２１を形成しておき、レジストからのＳｉ基板１０１への汚染を防止する。この時のイオン注入層の活性化には、例えば９００℃、５分、Ｎ2中でＲＴＡ(Rapid Thermal Anneal)を用いて急峻なプロファイルを持つｐ型の不純物層を形成するようにする。
【００５０】
次に、図３に示すように、まず酸化膜１２１を除去し、さらに自然酸化膜を除去し、Ｓｉ基板１０１表面を露出させた後、全面にエピタキシャルＳｉ層１０３を成長させる。成膜温度は例えば７００℃程度とし、エピタキシャルＳｉ層１０３の膜厚は例えば２０ｎｍ程度とする。自然酸化膜の除去には、エピタキシャル膜成長装置の炉の中で水素ラジカル（Ｈ*）等を用いて７００℃程度で処理する方法を用いても良い。
【００５１】
このエピタキシャルＳｉ成長過程及び後の熱工程により、先にＳｉ基板１０１表面に形成したパンチスルー・ストッパ層１０２からのエピタキシャルＳｉ層１０３への不純物の再拡散が起こる。このため、低不純物のチャネル領域を形成するためには、エピタキシャルＳｉ層１０３の形成やその後の熱工程をできるだけ低温化する。
【００５２】
次に、例えば反応性イオンエッチング（ＲＩＥ法）を用いてエピタキシャルＳｉ層１０３及びＳｉ基板１０１に例えば約０．２μｍ程度の溝１２４を形成する。この時、エッチング・マスク材としてバッファ酸化膜１２２（例えば膜厚８ｎｍ）とシリコン窒化膜（Ｓｉ3Ｎ4）１２３（例えば膜厚１００ｍｍ）を積層形成し、レジスト（図示せず）をマスクにシリコン窒化膜１２３及びバッファ酸化膜１２２、さらにエピタキシャルＳｉ層１０３，Ｓｉ基板１０１を加工する。
【００５３】
次に、溝１２４の内壁のエッチング・ダメージ等をアッシングとウェット処理等を用いてクリーニング及び除去して溝１２４のＳｉ基板１０１表面を露出させる。また、この時のバッファ酸化膜１２２の形成には、例えば７００℃程度の低温で良質の酸化膜を形成できる酸素ラジカル酸化法を用いる。ラジカル酸化とは、励起状態が酸素原子ラジカルを主成分とする酸化源ガスをシリコン基板１に供給し、Ｓｉ表面を酸化して高性能のシリコン酸化膜を低温（７００℃程度）で形成する方法である。次に、溝１２４の側面及び底面に低温で良質な酸化膜を形成できるラジカル酸化法を用いて７ｎｍ程度の膜厚の酸化膜１０４を形成する。
【００５４】
次に、図４に示すように、酸化膜１０４を介して溝１２４に例えばＴＥＯＳ酸化膜等の絶縁膜１０５を埋め込み、いわゆるトレンチ型の素子分離層(ＳＴＩ：Shal1ow Trench Iso1ation)を形成する。具体的には、全面に３００ｎｍ程度のＴＥＯＳ酸化膜を６５０℃の成膜温度を用いたＣＶＤ法で堆積した後、例えば７００℃程度のラジカル酸化雰囲気でＣＶＤ酸化膜のデンシファイを行い、次に全面をＣＭＰ(Chemical Mechanical Po1ishing)法により平坦化する。この時、シリコン窒化膜１２３とのＣＭＰレートの差を用いて絶縁膜１０５を溝１２４に平坦に埋め込む。さらに、シリコン窒化膜１２３を例えばホット燐酸等でウェット除去し、次いでバッファ酸化膜１２２をフッ酸系の溶液で剥離し、エピタキシャルＳｉ層１０３の表面を露出させる。
【００５５】
次に、図５に示すように、露出したエピタキシャルＳｉ層１０３の表面に例えば７００℃程度のラジカル酸化法を用いて例えば５ｍｍ程度の膜厚のゲート絶縁膜１０６（酸化膜）を形成する。このラジカル酸化によるゲート絶縁膜１０６の形成により、Ｓｉ表面の凸凹が少ない酸化膜が実現できるので、後述するチャネル不純物の低濃度化（ｉ層チャネル化）との組み合わせで、チャネル界面散乱及び不純物散乱によるチャネル・モビリティの低下の少ないＭＯＳトランジスタチャネルを実現できる。また、ラジカル酸化では酸化膜の膜厚がある温度では一定の膜厚のみ形成されるため、酸化膜のウェーハ面内及びチップ間での酸化膜の膜厚ばらつきを少なくできるという特長がある。
【００５６】
また、ＳｉＯ2からなるゲート絶縁膜１０６の代わりにＴａ2Ｏ5（タンタルオキサイド）膜を用いてもよい。Ｔａ2Ｏ5膜は比誘電率（εr）がＳｉＯ2 からなる膜（εr＝３．９）に比較して大きく、約２０〜２７程度である。このため、酸化膜に膜厚を換算したときの酸化膜換算膜厚(equivalent film thickness)が２ｍｍ以下にもできる可能性がある膜である。具体的には、エピタキシャルＳｉ層１０３界面との界面準位密度を減らすために、例えば１ｎｍ程度のＳｉＯ2膜系の膜をエピタキシャルＳｉ層１０３界面に形成してからその上にＴａ2Ｏ5膜を形成する、積層ゲート絶縁膜構造にして使用することができる。
【００５７】
必要であれば、レジスト膜（図示せず）をマスクとして所望のエピタキシャルＳｉ層１０３を含むチャネル領域にのみチャネル・イオン注入を行なう。ｎチャネルトランジスタの場合、０．７Ｖ程度のしきい値（Ｖth）を設定するためには、例えばボロン（Ｂ+）を１０ＫｅＶ，５×１０12ｃｍ-2程度イオン注入し、チャネル領域にのみ選択的にｐ型チャネル不純物層（図示せず）を形成する。この工程は、ＳｉＯ2膜等のバッファ酸化膜（図示せず）を介してイオン注入を行なうので、このバッファ酸化膜を剥離した後、犠牲酸化膜としてＳｉＯ2膜（図示せず）を形成し、このＳｉＯ2膜を介してイオン注入を行なっても良い。
【００５８】
また、この追加のイオン注入によるチャネル不純物層の活性化は、このチャネル・イオン注入の後、例えば、ＲＴＡを用いて例えば７５０℃、１０秒程度の熱処理で行なっても良い。この追加のチャネル不純物層を形成した後の熱工程は低温化（７００℃以下が望ましい）が必要なので、チャネル層、すなわちエピタキシャルＳｉ層１０３のイオン注入にはイオン注入中の半導体装置の温度を低温にコントロールして行う、いわゆる「クライオ・イオン注入法」を用いてイオン注入時の結晶ダメージを低減させ、低温で活性化ができるようにする。なお、チャネル不純物層の活性化は、エキシマレーザでの７００℃程度の低温活性化でもよい。
【００５９】
次に、例えばｎ型不純物をドープした多結晶Ｓｉ膜（膜厚２００ｍｍ程度）を全面に堆積し、レジスト膜（図示せず）をマスクにパターニングを行いゲート電極１０７を形成する。
【００６０】
次に、図６に示すように、ゲート電極１０７をマスクにしてｎ-型のソース・ドレイン拡散層１０８ａを例えばエピタキシャルＳｉ層１０３にイオン注入ダメージの入り難い「低温イオン注入法（クライオ・イオン注入法）」を用いて形成する。この時、ゲート電極１０７の側壁や底面角部の電界集中を緩和するために、ゲート電極１０７を例えばラジカル酸化法や低温のＲＴＯ（Rapid Thermal Oxidation）法等を用いて５ｎｍ程度の膜厚の酸化膜（図示せず）をゲート電極１０７の側壁や底面角部に形成しても良い。
【００６１】
また、浅いソース・ドレイン拡散層１０８ａの形成には、イオン注入法ではなく固相拡散法を用いても良い。イオン注入条件は、例えば、リン（Ｐ+）イオンの注入を４０ＫｅＶ，４×１０13ｃｍ-2程度行ない、ソース・ドレイン拡散層１０８ａを形成する。もちろん、砒素（Ａｓ）等のイオン注入を行っても良い。
【００６２】
次に、図７に示すように、ＳｉＯ2膜を全面にＣＶＤ法で堆積した後、全面のＲＩＥを行ない、ゲート電極１０７パターンの側壁部にＳｉＯ2膜を残す、いわゆる「ＳｉＯ2の側壁残し」を行ない、ゲート電極１０７の側壁に膜厚２０ｎｍ程度の側壁膜１０９膜を形成する。その後、例えば砒素（Ａｓ+）イオンの注入を１５ＫｅＶ，５×１０15ｃｍ-2程度行ないｎ+型のソース・ドレイン拡散層１０８ｂを形成し、拡散層１０８ａと併せて、いわゆるゲート・エクステンション構造を持ったソース・ドレイン拡散層１０８を形成する。
【００６３】
ここでは、ゲート・エクステンション構造を用いているが、ｎ-型拡散層のみ、あるいは、ｎ+型拡散層のみの、いわゆるシングル・ソース・ドレイン方式でも良い。それぞれの拡散層深さは、７００℃以下の温度での最終的なイオン注入層の熱的な活性化により、ｎ-型の拡散層１０８ａは接合深さＸj：０．０５μm程度、ｎ+型の拡散層１０８ｂのＸj＝０．０６μm程度になるようにイオン注入条件及び活性化条件を制御する。なお、この低温活性化には、エキシマレーザを用いた熱処理を行うのが望ましいが、８５０℃程度でミリ秒以下の短時間高速熱処理によることもできる。また、エキシマレーザを用いた熱処理と高速熱処理とを併用することもできる。このように、低温イオン注入及び活性化を行うことにより、ソース・ドレイン拡散層１０８の高濃度化及びシャロウ化が可能となる。
【００６４】
次に、露出したソース・ドレイン拡散層１０８の表面にＴｉＳｉ2やＣｏＳｉ2，ＰｔＳｉ，Ｐｄ2Ｓｉ，ＩｒＳｉ3，ＲｈＳｉ等のシリサイド膜１１０を低温（＜７００℃）で形成する。このシリサイド膜１１０は、ソース・ドレイン拡散層１０８に自己整合的に形成される。これにより、ソース・ドレイン拡散層１０８の比抵抗を例えば＜５０μΩｃｍ程度に低下させることができる。特に、ｐ+型の拡散層とのコンタクト抵抗を低下させるにはＰｄ2Ｓｉが有効である。このように、Ｐｄ2Ｓｉ等の低温化でシリサイドを形成できる新しいシリサイド材料を導入することにより、ｐ+型の拡散層のコンタクト抵抗を低下できるので、ソース・ドレイン拡散層１０８の寄生抵抗の小さなＭＯＳトランジスタが実現できる。
【００６５】
次に、図８に示すように、全面にＣＶＤを用いてＳｉＯ2からなる層間絶縁膜１１１を例えば３００ｎｍ程度堆積し、例えば７００℃程度のラジカル酸化雰囲気で例えば３分程度デンシファイを行なう。この熱工程でソース・ドレイン拡散層１０８のイオン注入層の活性化を兼ねて行っても良い。ソース・ドレイン拡散層１０８の深さ（Ｘj）を抑えたい時は、デンシファイの温度を７００℃程度に低温化したり、ＲＴＡ法を用いて８５０℃程度でｍｓ（ミリ秒）程度の短時間アニールを行っても良いし、それらを併用してイオン注入層の活性化を行なっても良い。この後、層間絶縁膜１１１全面をＣＭＰにより平坦化を行ない、層間絶縁膜１１１表面の平坦化を行う。
【００６６】
次に、レジスト膜（図示せず）とＲＩＥ法を用いてシリサイド膜１１０が露出するようにコンタクト・ホール１２５を形成する。この後は、図１（ａ），（ｂ）に示すように、コンタクト・ホール１２５にコンタクトプラグ１１２を形成し、さらにＡｌからなる配線１１３を形成する。そして、全面にパッシベーション膜（図示せず）を堆積し、トランジスタの基本構造が完成する。この時、コンタクトプラグ１１２にはＷ（タングステン）膜やＡｌ（アルミ）膜、ＴｉＮ（窒化チタン）膜／Ｔｉ（チタン）膜やそれらの積層膜を用いることができる。
【００６７】
このように７００℃以下の低温プロセスにより半導体装置を製造する理由を図９を用いて説明する。図９はソース・ドレイン拡散層深さの拡散層形成後のＲＴＡ温度依存性を示す図であり、横軸は加熱温度、縦軸は拡散層深さを表す。ボロン（Ｂ+）イオンを１ｋｅＶ、３．０×１０14ｃｍ-2程度行った場合を示す。図９に示すように、７００℃以下の温度では、アニール時間が１分の場合も１０分の場合もソース・ドレイン拡散層深さが０．０５μｍと浅く形成することができるが、それ以上の温度で加熱した場合には、加熱工程におけるソース・ドレイン拡散層の拡張により、拡散層深さも深くなってしまい、ショートチャネル効果を抑制できない。これに対して、上述の７００℃以下の低温プロセスを用いた場合には、拡散層の拡張も浅くでき、ショートチャネル効果も抑制することができる。
【００６８】
また、７００℃以下の低温プロセスにより半導体装置を製造することにより、パンチスルー・ストッパ層１０２からチャネル領域への不純物の拡散を抑制できることは、IEDM Technical Digest pp. 433-436(1993)(T-Ohguro 他)やIEEE Transactions on E1ectron Devices, Vo1.45, No.3(March 1998), pp. 710-716(T.Ohguro 他)にも開示されているように明らかである。
【００６９】
以上の工程に示したように、パンチスルー・ストッパ層１０２形成後の工程にいて、ＳＴＩのＳｉ側壁の酸化やＣＶＤ酸化膜１０４のデンシファイ等にラジカル酸化を用いて工程を低温化したり、犠牲酸化・ゲート酸化等低温酸化膜形成法を導入することで実現される完全な低温工程で実現したトランジスタ構成により、シリコン基板１０１中に形成した高濃度不純物のパンチスルー・ストッパ層１０２からエピタキシャルＳｉ層１０３中のチャネル領域への不純物拡散を抑制することができ、ゲート絶縁膜との界面近傍におけるチャネル領域の低不純物濃度化が実現できる。これにより、ショートチャネル効果を抑えながらドレイン電流の低下を防止できる。これには、ラジカル酸化法を用いて高品質酸化膜の形成を低温化できたこととイオン注入法にクライオ・イオン注入法を用いて低温活性化を達成できた事が大きく貢献している。また、トランジスタ形成プロセスの低温化が実現できているので、例えば高誘電体膜などをゲート絶縁膜１０６に適用することが容易になる。これによりゲート絶縁膜１０６の薄膜化がさらに実現し易くなる。
【００７０】
また、このように低温化プロセスを用いることにより、ソース・ドレイン拡散層１０８の深さの拡張を防ぐことができるため、ショートチャネル効果を抑制したトランジスタ構造を実現することができる。
【００７１】
また、低温化プロセスにより形成可能なシリサイド膜１１０をソース・ドレイン拡散層１０８上に形成することにより、コンタクト抵抗が低減でき、ソース・ドレイン拡散層１０８の寄生抵抗の小さなＭＯＳトランジスタが実現できる。
【００７２】
また、ゲート絶縁膜１０６の形成にラジカル酸化法を用いているので、ゲート絶縁膜１０６の１０年信頼性を保証できる最大電界（Ｅmax）が通常の熱酸化膜に比べて大きくなるのでゲート絶縁膜１０６の膜厚を通常の熱酸化膜に比べて更に薄くできる。また、表面の凸凹が少ない酸化膜が実現できるので、チャネル不純物の低濃度化との組み合わせでチャネル界面散乱及び不純物散乱によるチャネル・モビリティの低下の少ないＭＯＳトランジスタチャネルを実現できる。また、ラジカル酸化は酸化膜の膜厚がある温度では一定の膜厚のみ形成されるので、酸化膜のウェーハ面内及びチップ間での酸化膜の膜厚ばらつきが少なくできる。
【００７３】
また、エピタキシャルＳｉ層１０３を形成してからＳＴＩを行う製造方法なので、エピタキシャルＳｉ層１０３が素子分離（ＳＴＩ）の上に張り出して形成されないので、チャネル幅方向のリーク電流の増加を抑制できる。また、以上に示した工程は、従来の平面型のトランジスタ製造工程を踏襲できるので、工程／構造を複雑にすることなくトランジスタ性能を向上させる事ができる。
【００７４】
（第２実施形態）
図１０は本発明の第２実施形態に係る半導体装置の製造工程途中における全体構成を示す横断面図である。本実施形態の半導体装置の製造工程は図２〜図８とほぼ同じでありその詳細な説明は省略し、図７のＡ−Ａ’断面図に対応する図のみを図１０に示す。
【００７５】
第１実施形態では、ゲート電極としてｎ型又はｐ型に不純物がドープされた多結晶Ｓｉ膜をゲート電極１０７に用いた例を説明したが、本実施形態では、ゲート電極構造としてゲート電極１０７の配線抵抗を低減するため、ゲート電極１０７の表面にシリサイド膜１３１を選択形成する構造に関する。なお、他の構成は第１実施形態と重複するため同一符号を付し、詳細な説明は省略する。
【００７６】
このシリサイド膜１３１は、ソース・ドレイン拡散層１０８上に形成されたシリサイド膜１１０と同時に形成することができる。すなわち、ソース・ドレイン拡散層１０８表面を露出させる際に、同時にゲート電極１０７の多結晶Ｓｉ層表面も露出させておけば良い。シリサイド膜１３１の材料としては、第１実施形態で記述したように、ＴｉＳｉ2，ＣｏＳｉ2，ＰｔＳｉ，Ｐｄ2Ｓｉ，ＩｒＳｉ3，ＲｈＳｉ等からなる膜を用いる。また、シリサイド膜１３１の形成には低温工程（＜７００℃）で形成する。なお、他の工程は第１実施形態と同じである。
【００７７】
このように、ゲート電極構造としてゲート電極１０７の表面にシリサイド膜１３１を選択形成することにより、ゲート電極構造の配線抵抗を低減することができる。
【００７８】
（第３実施形態）
図１１は本発明の第３実施形態に係る半導体装置の製造工程途中における全体構成を示す図である。本実施形態の半導体装置の製造工程は図２〜図８とほぼ同じでありその詳細な説明は省略し、図７のＡ−Ａ’断面図に対応する図を（ａ）に、チャネル幅方向で切断した断面図（図１におけるＢ−Ｂ’断面図に対応する図）を（ｂ）に示す。
【００７９】
本実施形態では、ソース・ドレイン拡散層１０８の底部の大部分とパンチスルー・ストッパ層１０２の間に距離ｄを設ける構造に関する。例えば距離ｄは０．０１μｍ程度である。この構造を実現するには例えばシリコン基板１０１に第１のパンチスルー・ストッパ層１４１（第１実施形態のパンチスルー・ストッパ層１０２に対応）のピーク不純物濃度位置（Ｒp）を第１実施形態の場合に比べて０．０１μｍ程度下方に形成する事で対応できる。
【００８０】
また、第１のパンチスルー・ストッパ層１４１のピーク不純物濃度位置（Ｒp）を第１実施形態のパンチスルー・ストッパ層１０２よりも下方に形成したことによりショートチャネル効果を抑制する能力が低下した場合には、図１１に示すように第２のパンチスルー・ストッパ層１４２をゲート電極１０７の直下のチャネル領域に選択的に形成する事で対応しても良い。
【００８１】
本実施形態に係る半導体装置の製造工程は第１実施形態と共通するが、本実施形態では、第１のパンチスルー・ストッパ層１４１の形成の直前又は直後に、第２のパンチスルー・ストッパ層１４２の形成を行う点が異なる。この第２のパンチスルー・ストッパ層１４２は、シリコン基板１０１表面にレジスト膜（図示せず）をマスクにして選択的に所望の領域にイオン注入することにより形成される。あるいは、エピタキシャルＳｉ層を形成した後にレジスト膜マスクのイオン注入法で形成しても良い。
【００８２】
いずれにしても、チャネル領域のエピタキシャルＳｉ層１０３表面が５×１０16ｃｍ-3以下程度の低濃度領域となり、ショートチャネル効果を低減できるようにチャネル領域の直下に高濃度のパンチスルー・ストッパ層１４２が形成される構造となっていればよい。
【００８３】
このようにソース・ドレイン拡散層１０８の底部の大部分とパンチスルー・ストッパ層１４１の間に距離ｄを設ける構造とする理由について以下説明する。
【００８４】
第１実施形態では、トランジスタのチャネル領域はエピタキシャルＳｉ層１０３で形成され、シリコン基板１０１に形成したパンチスルー・ストッパ層１０２からエピタキシャルＳｉ層１０３に後の熱工程により高濃度不純物がわずかに再拡散するように設計されている。
【００８５】
しかし、シリコン基板１０１中の高濃度パンチスルー・ストッパ層１０２と高濃度ソース・ドレイン拡散層１０８がソース・ドレイン拡散層１０８の底部で接触している構造となっていた。このような構造では高濃度ｐｎ接合が形成され、接合リーク電流が増加することもそれぞれの濃度関係から考えられ、デバイスによっては使用できない事も予想される。
【００８６】
そこで本実施形態のようにソース・ドレイン拡散層１０８と第１のパンチスルー・ストッパ層１４１の間に距離ｄを設ける構造とすることにより、高濃度不純物の再拡散も起こりにくく、またｐｎ接合の形成が防止でき、接合リーク電流の低減を図ることができる。また、第２のパンチスルー・ストッパ層１４２がゲート電極１０７の下部の低濃度チャネル領域の下部に形成されるため、ショートチャネル効果も抑制できる。
【００８７】
また、第２のパンチスルー・ストッパ層１４２を設けることなくショートチャネル効果を抑制できる場合であれば、第２のパンチスルー・ストッパ層１４２を省略することもできる。この場合のＡ−Ａ’断面図は図１２に示すようになる。ソース・ドレイン拡散層１０８と第１のパンチスルー・ストッパ層１４１の間の距離ｄ2は０．０１μｍから０．００５μｍ程度に設定することができる。
【００８８】
このような構造でも、ソース・ドレイン拡散層１０８と第１のパンチスルー・ストッパ層１４１の高濃度ｐｎ接合面積を低減できるため、ソース・ドレイン接合リーク電流を低減できる。
【００８９】
（第４実施形態）
図１３は本発明の第４実施形態に係る半導体装置の製造工程途中における全体構成を示す図である。本実施形態の半導体装置の製造工程は図２〜図８とほぼ同じでありその詳細な説明は省略し、図７のＡ−Ａ’断面図に対応する図を図１３に示す。
【００９０】
第１実施形態では通常の多結晶Ｓｉをゲート電極１０７に用いる例を説明し、第２実施形態ではゲート電極１０７の配線抵抗を下げるため、多結晶Ｓｉのゲート電極１０７にシリサイド膜１３１を形成する例を説明した。本実施形態では、ゲート電極１０７の配線抵抗を低下させるためにゲート電極構造を変更する構造に関する。
【００９１】
図１３に示すように、ｎ型又はｐ型の不純物をドープした多結晶Ｓｉ層（例えば膜厚は７５ｎｍ程度）１５１の上にシリサイド膜１５２を例えば７５ｎｍの膜厚形成し、その上にさらに例えばＳｉＮ膜１５３を例えば２０ｎｍ形成する。
【００９２】
次に、レジスト膜（図示せず）とＲＩＥ法を用いてＳｉＮ膜１５３をパターニングし、次いでこのＳｉＮ膜１５３を用いて下層のシリサイド膜１５２、多結晶Ｓｉ膜１５１をパターニングして積層ゲート電極構造を実現する。
【００９３】
シリサイド膜１５２の種類はソース・ドレイン拡散層１０８上のシリサイド膜１１０と同じでも異なってもよい。シリサイドとしては例えばＴｉＳｉ2，ＷＳｉ2等が望ましい。また、シリサイド膜１５２の代わりにメタル膜を用いることもできる。この場合、１５２は例えばＷ（タングステン）膜やＷＮ（タングステンナイトライド）膜を多結晶Ｓｉ層１５１との界面に薄く（３ｎｍ程度）形成したＷ／ＷＮ積層膜でもよい。
【００９４】
さらにゲート絶縁膜１０６の界面にある多結晶Ｓｉ層１５１を省略してＡｌ膜／ＴｉＮ膜，Ｗ膜／ＴｉＮ膜，Ｒｕ膜／ＴｉＮ膜等のようにメタル膜を直接ゲート絶縁膜１０６上に形成してもよい。ラジカル酸化で形成した酸化膜は緻密で良質の膜のため、ゲート絶縁膜１０６にメタル膜を直接接触させて形成しても、メタル材料のゲート絶縁膜１０６中への拡散等は低減することができる。このような構造により、ゲート電極の配線抵抗を低減することができる。
【００９５】
（第５実施形態）
図１４及び図１５は本発明の第５実施形態に係る半導体装置の製造工程途中における全体構成を示す図である。本実施形態の半導体装置の製造工程は図２〜図８とほぼ同じでありその詳細な説明は省略し、図７のＡ−Ａ’断面図に対応する図を図１４及び図１５に示す。
【００９６】
図１４に示すように、本実施形態では選択エピタキシャルＳｉ成長法により、ソース・ドレイン拡散層１０８の上に例えば２０ｎｍ程度の膜厚の薄いエピタキシャルＳｉ層１６１が形成される。ソース・ドレイン拡散層１０８は、第１実施形態における拡散層１０８ａのみからなり、拡散層１０８ｂは形成されない。
【００９７】
上記実施形態に係る半導体装置の製造方法を以下説明する。
【００９８】
まず、第１実施形態の図２〜図６と同様に、ゲート電極１０７をマスクにエピタキシャルＳｉ層１０３内にソース・ドレイン拡散層１０８ａを形成する。次に、図１４に示すように、ｎ-型のソース・ドレイン拡散層１０８を形成してからエピタキシャルＳｉ層１６１をソース・ドレイン拡散層１０８の上部に形成し、このエピタキシャルＳｉ層１６１にｎ+型の不純物ドーピングを行う。
【００９９】
なお、ソース・ドレイン拡散層１０８上にエピタキシャルＳｉ層１６１を形成してからソース・ドレイン拡散層１０８のイオン注入を行ってもよいし、またエピタキシャルＳｉ層１６１に高濃度不純物をドープしてそのＳｉ層１６１からソース・ドレイン拡散層１０８を再拡散法により形成してもよい。また、本実施形態の場合、第１実施形態と同様にソース・ドレイン拡散層１０８とパンチスルー・ストッパ層１０２が重なってもよいし、また図１４のように離れていてもよい。また、図１５のように第２のパンチスルー・ストッパ層１４２を用いた２重パンチスルー・ストッパ構造でもよい。
【０１００】
本実施形態の構造では、選択エピタキシャルＳｉ層１６１の形成時には、例えばエピタキシャルＳｉ層１６１表面の自然酸化膜を除去するための前処理等の熱工程を水素ラジカル雰囲気を用いることにより７００℃程度まで低温化でき、またＳｉエピタキシャル成長そのものも７００℃程度まで低温化できるので、パンチスルー・ストッパ層１０２やソース・ドレイン拡散層１０８の不純物の再拡散等に与える熱的な影響を抑制することができる。また、ゲート絶縁膜１０６に高誘電体膜やゲート電極１０７にメタルを用いた場合にも熱的な影響を抑制することができる。
【０１０１】
本実施形態のようにエピタキシャルＳｉ層１６１を形成する理由を以下説明する。
【０１０２】
ソース・ドレイン拡散層１０８の深さは、できるだけ浅くすることがトランジスタのショートチャネル効果を抑制するのに有効であるが、極端に浅い、例えばＸj＝０．００１μｍ程度の接合深さではソース・ドレインの拡散抵抗が大きくなってしまうという問題がある。また、極端に浅いソース・ドレイン拡散層１０８では、ソース・ドレイン拡散層１０８の上に自己整合的に形成するシリサイド膜１１０の形成が困難になったりする。
【０１０３】
そこで、本実施形態のようにソース・ドレイン拡散層１０８に低温で選択エピタキシャルＳｉ層１６１を自己整合的に形成することにより、ソース・ドレイン拡散層１０８の寄生抵抗の低減が実現できる。
【０１０４】
なお、第１〜第４実施形態と同様に、ソース・ドレイン拡散層１０８ａに加えてｎ+型のソース・ドレイン層１０８ｂを形成してもよい。
【０１０５】
（第６実施形態）
図１６は本発明の第６実施形態に係る半導体装置の製造工程途中における全体構成を示す図である。本実施形態の半導体装置の製造工程は図２〜図８とほぼ同じでありその詳細な説明は省略し、図７のＡ−Ａ’断面図に対応する図を図１６に示す。
【０１０６】
第３実施形態では、ソース・ドレイン拡散層１０８とパンチスルー・ストッパ層を離す例として、第１及び第２のパンチスルー・ストッパ層１４１，１４２を用いる方法であり、第２のパンチスルー・ストッパ層１４２を用いてショートチャネル効果を抑制することで、第２のパンチスルー・ストッパ層１４２がソース・ドレイン拡散層と大面積で接するのを防ぐ方法に関する。
【０１０７】
本実施形態では、第３実施形態で用いた第１のパンチスルー・ストッパ層１４１を省略し、第２のパンチスルー・ストッパ層１４２のみでパンチスルー・ストッパ層が構成される。また、第１のパンチスルー・ストッパ層の代わりにｐウェル層１７１がソース・ドレイン拡散層１０８と距離ｄ3をおいて形成される。
【０１０８】
このような構造にすると、ソース・ドレイン拡散層１０８とシリコン基板１０１間のリーク電流を低減できること、エピタキシャルＳｉ層１０３の形成前に形成される第２のパンチスルー・ストッパ層１４２の面積を低減できるのでアンドープのエピタキシャルＳｉ層１０３を安定して形成できる。
【０１０９】
（第７実施形態）
図１７は本発明の第７実施形態に係る半導体装置の製造工程途中における全体構成を示す図である。本実施形態の半導体装置の製造工程は図２〜図８とほぼ同じでありその詳細な説明は省略し、図７のＡ−Ａ’断面図に対応する図を図１７に示す。
【０１１０】
本実施形態に係る半導体装置は、第１及び第２のパンチスルー・ストッパ層１４１，１４２によりパンチスルーを抑制する構造とする点では第３実施形態と同様であるが、両ストッパ層１４１，１４２ともにトランジスタ形成領域に任意の形状に選択的に形成する点が異なる。すなわち、第１と第２のパンチスルー・ストッパ層１４１，１４２をシリコン基板１０１の表面近傍とその表面に形成する。具体的には、第１のパンチスルー・ストッパ層１４１は第２のパンチスルー・ストッパ層１４２より深い領域にやや大きな面積を持ち、ソース・ドレイン拡散層１０８と距離ｄ4をもって形成される。
【０１１１】
このように、パンチスルー・ストッパとして２つのパンチスルー・ストッパ層１４１と１４２で構成することにより、ソース・ドレイン拡散層１０８とシリコン基板１０１の高濃度不純物層間の距離をパンチスルーを抑制しながら任意に設定できるので、リーク電流を低減できることと、エピタキシャルＳｉ層１０３の形成前にシリコン基板１０１中に形成する高濃度不純物層の面積を低減できるので、アンドープのエピタキシャルＳｉ層１０３を安定して形成できる。
【０１１２】
本発明は上記実施形態に限定されるものではない。本実施形態では全てｎチャネルトランジスタの場合について説明したが、ｎ型・ｐ型の導電型を入れ替えることにより、ｐチャネルトランジスタにも同じように適用できる事は明らかである。また、ｎチャネルとｐチャネルを同一のチップ内に形成する、いわゆるＣＭＯＳとして構成し、同じような特長を持った素子として動作させることもできる。
【図面の簡単な説明】
【０１１３】
【図１】本発明の第１実施形態に係る半導体装置の全体構成を示す平面図及び断面図。
【図２】同実施形態に係る半導体装置の製造工程を示す平面図及び断面図。
【図３】同実施形態に係る半導体装置の製造工程を示す平面図及び断面図。
【図４】同実施形態に係る半導体装置の製造工程を示す平面図及び断面図。
【図５】同実施形態に係る半導体装置の製造工程を示す平面図及び断面図。
【図６】同実施形態に係る半導体装置の製造工程を示す平面図及び断面図。
【図７】同実施形態に係る半導体装置の製造工程を示す平面図及び断面図。
【図８】同実施形態に係る半導体装置の製造工程を示す平面図及び断面図。
【図９】同実施形態に係るソース・ドレイン拡散層深さのＲＴＡ温度依存性を示す図。
【図１０】本発明の第２実施形態に係る半導体装置の全体構成を示す断面図。
【図１１】本発明の第３実施形態に係る半導体装置の全体構成を示す断面図。
【図１２】同実施形態の変形例に係る半導体装置の全体構成を示す断面図。
【図１３】本発明の第４実施形態に係る半導体装置の全体構成を示す断面図。
【図１４】本発明の第５実施形態に係る半導体装置の全体構成を示す断面図。
【図１５】同実施形態の変形例に係る半導体装置の全体構成を示す断面図。
【図１６】本発明の第６実施形態に係る半導体装置の全体構成を示す断面図。
【図１７】本発明の第７実施形態に係る半導体装置の全体構成を示す断面図。
【図１８】従来の半導体装置の問題点を説明するための図。
【符号の説明】
【０１１４】
１０１…ｐ型シリコン基板、１０２…パンチスルー・ストッパ層、１０３，１６１…エピタキシャルＳｉ層、１０４，１２１…酸化膜、１０５…絶縁膜、１０６…ゲート絶縁膜、１０７…ゲート電極、１０８…ソース・ドレイン拡散層、１０９…側壁膜、１１０，１３１…シリサイド膜、１１１…層間絶縁膜、１１２…コンタクトプラグ、１１３…配線、１２２…バッファ酸化膜、１２３…シリコン窒化膜、１２４…溝、１２５…コンタクトホール、１４１…第１のパンチスルー・ストッパ層、１４２…第２のパンチスルー・ストッパ層
【技術分野】
【０００１】
本発明は、パンチスルー・ストッパ層を主に半導体基板中に形成し、チャネル領域の不純物濃度を低濃度化するためのトランジスタ構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ構造を有する半導体デバイスでは、ＭＯＳトランジスタの高性能化が大きな課題である。ＭＯＳトランジスタの高性能化とは主に（１）駆動電流の増加、（２）しきい値ばらつきの低減、（３）寄生抵抗／寄生容量の低減等を示している。駆動能力を増加させるには、ゲート寸法（チャネル寸法、ゲート長とも言う）を短くして達成してきた。しかし、短チャネル化するとともにショートチャネル効果が増大して来ると言う問題もある。
【０００３】
そこで、ショートチャネル効果を抑えるために、ゲート酸化膜の膜厚をできるだけ薄くしたり、また、チャネル領域の不純物濃度を１０8ｃｍ-3程度まで高濃度化する努力が行われてきた。しかし、信頼性を保証できる最大許容電界（Ｅmax）による制限から、ゲート酸化膜の膜厚を最大電界以上にあまり薄くできない。また、過度のチャネル不純物濃度の高濃度化はチャネル領域の高濃度不純物の散乱によるドレイン電流の飽和をもたらし、短チャネル化してもドレイン電流が増加しないという問題が顕者になってきている。さらに、微細化に伴い、ゲート電極の高抵抗化やソース・ドレインの寄生抵抗が問題となってきている。さらに、微細化に伴い、ゲート電極の高抵抗化やソース・ドレインの寄生抵抗が問題となってきている。
【０００４】
この様な問題を解決するために、高濃度チャネルストッパ層の上に形成されるチャネル領域の低濃度化、ソース・ドレインのサリサイド化、ゲート電極のメタル化がそれぞれ提案されて個別にそれぞれ実用化されている。
【０００５】
例えば、IEDM Technical Digest pp. 433-436(1993)(T-Ohguro 他)やIEEE Transactions on E1ectron Devices, Vo1.45, No.3(March 1998), pp. 710-716(T.Ohguro 他)に開示されているように、ＬＯＣＯＳ等の素子分離を行った後にチャネル領域にパンチスルー・ストッパ用に高濃度イオン注入層を形成し、その上に不純物をドープしていないエピタキシャルＳｉ層を薄く（１０ｍｍ程度）形成し、低不純物濃度のチャネル領域としてＭＯＳトランジスタを構成している例がある。
【０００６】
この従来の半導体装置の上面図、チャネル長方向の横断面図、チャネル幅方向の横断面図をそれぞれ図１８（ａ）〜（ｃ）に示す。図１８（ｂ）に示すように、シリコン基板１０１上に素子分離絶縁膜２０１が形成され、またシリコン基板１０１中には高濃度不純物が注入されたパンチスルー・ストッパ層１０２が形成される。このシリコン基板１０１表面にはエピタキシャルＳｉ層１０３が形成され、さらにこのエピタキシャルＳｉ層１０３上にゲート絶縁膜１０６を介してゲート電極１０７が形成される。ゲート電極１０７の下部以外の領域には、ソース・ドレイン拡散層１０８がエピタキシャルＳｉ層１０３及びシリコン基板１０１中に互いに離間して形成される。
【０００７】
このトランジスタ構造を有する半導体装置の製法としては、まず、シリコン基板１０１に素子分離として素子分離絶縁膜２０１を形成し、その後に、シリコン基板１０１上にエピタキシャルＳｉ層１０３の形成を６００℃程度で行う。このように、素子分離絶縁膜２０１を形成した後にエピタキシャルＳｉ層１０３を成長させるため、素子分離領域の端部において結晶性の悪いエピタキシャルＳｉ層１０３が形成されることがある。このＳｉ層１０３は、チャネル幅方向に沿って図１８のＡに示す領域に形成されるもので、このＡに示す領域でリーク電流が発生するという問題があった。
【０００８】
このリーク電流の発生を避けるために、まずシリコン基板１０１に高濃度不純物からなるパンチスルー・ストッパ層１０２を形成し、次いでエピタキシャルＳｉ層１０３を形成してさらにその後に素子分離絶縁膜２０１の形成を行う方法がある。しかしながら、素子分離工程では高温の工程が用いられているため、シリコン基板１０１の高濃度不純物層であるパンチスルー・ストッパ層１０２から不純物が再拡散して低濃度不純物層の濃度が高くなってしまうという問題を引き起こしていた。
【０００９】
すなわち、素子分離の際の界面酸化膜形成や埋め込み酸化膜のデンシファイ工程等の高温工程、ゲート酸化膜形成や後酸化の高温工程、ソース・ドレインの活性化の高温工程、ソース・ドレインのシリサイド化時の高温工程が障害となり、チャネル表面領域の低濃度不純物層の形成が困難であった。
【非特許文献１】IEDM Technical Digest pp. 433-436(1993)(T-Ohguro 他)
【非特許文献２】IEEE Transactions on E1ectron Devices, Vo1.45, No.3(March 1998), pp. 710-716(T.Ohguro 他)
【特許文献１】特開平８−２１３４７８号公報
【特許文献２】特開平７−２６３６７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したように従来の半導体装置では、素子分離を行った後にチャネル層として機能するエピタキシャルＳｉ層を形成するため、素子分離端部まで結晶性の悪いＳｉ層が延在し、リーク電流が発生するという問題がある。この問題を解決するために先にエピタキシャルＳｉ層を形成し、その後素子分離を行う方法も考えられるが、エピタキシャルＳｉ層形成の後に行われる素子分離の際の界面酸化膜形成、素子分離絶縁膜のデンシファイ工程、ゲート酸化膜形成工程、ソース・ドレイン活性化工程等の高温工程が障害となり、チャネル表面領域の低濃度不純物層の形成が困難であった。
【００１１】
本発明は上記課題を解決するためになされたもので、その目的とするところは、トランジスタの微細化に伴うショートチャネル効果やリーク電流の低減を可能とするトランジスタ構造を有する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、第１導電型の半導体基板の主平面上に形成された第１導電型の単結晶半導体層と、少なくとも前記単結晶半導体層に互いに離間して形成された第２導電型のソース領域及びドレイン領域と、このソース領域とドレイン領域との間に形成された第１導電型のチャネル領域と、このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを含むトランジスタ構造を有し、このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって、前記ソース領域と前記ドレイン領域の下に、第１導電型のパンチスルー・ストッパ層を形成し、前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く、かつ前記ソース領域及びドレイン領域は素子分離領域上には延在せず、パンチスルー・ストッパ層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、第１の高濃度不純物層はソース領域及びドレイン領域と隔離されて形成され、第２の高濃度不純物層はソース領域及びドレイン領域と一部重なりかつ少なくともチャネル領域の下部に選択的に形成され、第１の高濃度不純物層と第２の高濃度不純物層とは接していることを特徴とする。
【００１３】
また、別の本発明に係る半導体装置は、第１導電型の半導体基板の主平面上に形成された第１導電型のエピタキシャル半導体層と、少なくとも前記エピタキシャル半導体層に互いに離間して形成された第２導電型のソース領域及びドレイン領域と、このソース領域とドレイン領域との間に形成された第１導電型のチャネル領域と、このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを含むトランジスタ構造を有し、このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって、前記ソース領域と前記ドレイン領域の下に、第１導電型のパンチスルー・ストッパ層を形成し、前記ゲート絶縁膜との界面における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く、かつ前記ソース領域及びドレイン領域は素子分離領域上には延在せず、パンチスルー・ストッパ層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、第１の高濃度不純物層はソース領域及びドレイン領域と隔離されて形成され、第２の高濃度不純物層はソース領域及びドレイン領域と一部重なりかつ少なくともチャネル領域の下部に選択的に形成され、第１の高濃度不純物層と第２の高濃度不純物層とは接していることを特徴とする。
【００１４】
本発明の望ましい形態を以下に示す。
【００１５】
（１）ソース領域及びドレイン領域上にはシリサイド膜が形成されてなる。
【００１６】
（２）ゲート電極は、不純物がドープされた多結晶Ｓｉ膜と、該多結晶Ｓｉ膜上に形成されたメタル膜又はシリサイド膜の積層構造である。
【００１７】
（３）（２）において、ソース領域及びドレイン領域上にはシリサイド膜が形成されてなる。
【００１８】
（４）高濃度不純物層は第１の高濃度不純物層と第２の高濃度不純物層から構成され、該第１の高濃度不純物層はソース領域及びドレイン領域と隔離されて形成され、該第２の高濃度不純物層はソース領域及びドレイン領域と一部重なり、かつ少なくともチャネル領域の下部に選択的に形成されてなる。
【００１９】
（５）高濃度不純物層はソース領域及びドレイン領域と隔離されて形成される。
【００２０】
（６）ソース領域及びドレイン領域はエピタキシャル半導体層中に形成された第１の部分と、該エピタキシャル半導体層上の第１の部分のソース領域及びドレイン領域上にさらに選択的に形成された第２の部分からなる。
【００２１】
（７）高濃度不純物層はチャネルの少なくとも一部に存在し、該高濃度不純物層の下には該高濃度不純物層と接する様に該高濃度不純物層と同じ導電型のウェル層が形成される。
【００２２】
（８）シリサイド膜がコバルトシリサイド、チタンシリサイド、パラジウムシリサイド（ＰｄＳｉ2）、プラチナシリサイド（ＰｔＳｉ）、イリジウムシリサイド（ＩｒＳｉ3）などである。
【００２３】
また、さらに別の本発明に係る半導体装置の製造方法は、第１導電型の半導体基板の少なくとも一部に第１導電型の高濃度不純物層を形成する工程と、前記半導体基板の主平面上にエピタキシャル成長により第１導電型の半導体層を形成する工程と、前記半導体層及び前記半導体基板を選択的に除去して溝を形成し、該溝に素子分離絶縁膜を埋め込み形成する工程と、前記半導体層上に選択的にゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート電極をマスクに第２導電型のソース領域及びドレイン領域を形成する工程とを含み、前記高濃度不純物層の形成後の工程は、７００℃以下の条件で行い、前記ソース領域と前記ドレイン領域の下に、前記高濃度不純物層を形成し、前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低く、高濃度不純物層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、第１の高濃度不純物層はソース領域及びドレイン領域と隔離されて形成され、第２の高濃度不純物層はソース領域及びドレイン領域と一部重なりかつ少なくともチャネル領域の下部に選択的に形成され、第１の高濃度不純物層と第２の高濃度不純物層とは接していることを特徴とする。
【００２４】
本発明の望ましい形態を以下に示す。
【００２５】
（１）溝を形成した後素子分離絶縁膜の埋め込み形成の前に、該溝表面を覆うようにラジカル酸化を用いた酸化膜を形成する。
【００２６】
（２）半導体基板の形成後半導体層を形成する前に、半導体基板表面に形成された自然酸化膜を、７００℃以下の条件で水素ラジカルを用いて除去する。
【００２７】
（３）ソース領域及びドレイン領域は、室温以下の低温に半導体基板を冷却してイオン注入を行うことにより形成する。
【００２８】
（４）ソース領域及びドレイン領域の活性化に、７００℃以上の温度によるミリ秒以下の短時間高速熱処理工程を用いる。
【００２９】
（５）ソース・ドレイン不純物層の活性化に、エキシマレーザを用いて熱処理を行う工程を用いる。
【００３０】
（６）ゲート絶縁膜の形成に、ラジカル酸化法を用いて半導体層表面に酸化膜を形成する工程を用いる。
【００３１】
（７）溝を形成した後素子分離絶縁膜を埋め込み形成する前に、該溝表面を覆うように７００℃以下の条件でラジカル酸化を用いて酸化膜を形成する。
【００３２】
（８）半導体基板中に形成したソース領域及びドレイン領域に自己整合的にシリサイド膜を形成する。
【００３３】
（９）シリサイド膜がコバルトシリサイド、チタンシリサイド、パラジウムシリサイド（ＰｄＳｉ2）、プラチナシリサイド（ＰｔＳｉ）、イリジウムシリサイド（ＩｒＳｉ3）などである。
【００３４】
（１０）ゲート電極表面にシリサイド膜を形成するとともに、ソース領域及びドレイン領域上にもシリサイド膜を形成する。
【００３５】
（作用）
本発明では、エピタキシャル半導体層が素子分離領域上に延在しないＭＯＳトランジスタの構造により、素子分離端部における結晶性の悪い半導体層がないためリーク電流の発生が低減できる。また、ゲート電極の構造を、不純物がドープされた多結晶Ｓｉ膜に、シリサイド膜又はメタル膜が形成された積層構造とすることにより、ゲート電極の抵抗値を低減することができる。また、ゲート絶縁膜との界面近傍におけるチャネル領域が半導体基板よりも不純物濃度が低く形成されるため、ショートチャネル効果を抑制しつつドレイン電流の低下を防止できる。
【００３６】
また、ＭＯＳトランジスタ形成工程のトータル・プロセスのうち、高濃度不純物層形成以後の工程の低温化（＜７００℃）を実現することにより、高濃度不純物層からなるチャネル下部領域の形成が可能となる。すなわち、チャネル領域形成の際の高濃度不純物層からチャネル領域への不純物拡散を低減することで、ゲート絶縁膜との界面近傍におけるチャネル領域を半導体基板よりも低い不純物濃度に保つことができ、ショートチャネル効果を抑制することができる。７００℃以下の低温プロセスにより半導体装置を製造することにより、高濃度不純物層からチャネル領域への不純物の拡散を抑制できることは、IEDM Technical Digestpp. 433-436(1993)(T-Ohguro 他)やIEEE Transactions on E1ectron Devices, Vo1.45, No.3(March 1998), pp. 710-716(T.Ohguro 他)にも開示されているように明らかである。
【００３７】
さらに、エピタキシャル成長によるチャネル領域の形成の後に素子分離絶縁膜の形成工程を行うことで、素子分離絶縁膜を先に形成することにより生じる素子分離絶縁膜上への延在した結晶性の悪い半導体層の形成を防止することができる。
【００３８】
また、このように低温化プロセスを用いることにより、ソース領域及びドレイン領域の拡散層深さの拡張を防ぐことができるため、ショートチャネル効果を抑制したトランジスタ構造を実現することができる。
【発明の効果】
【００３９】
本発明に係る半導体装置によれば、ゲート絶縁膜との界面近傍におけるチャネル領域は、半導体基板よりも低い不純物濃度であるため、ショートチャネル効果を抑制しつつドレイン電流の低下を防止できる。また、素子分離領域上にソース・ドレイン領域が延在しない構造であるため、素子分離部における結晶性の悪い半導体層が無くリーク電流が低減できる。
【００４０】
また、本発明に係る半導体装置の製造方法によれば、７００℃以下の低温プロセスを用いることにより、ソース領域及びドレイン領域の深さを浅く形成しつつ、チャネル領域を低不純物濃度に保ち、チャネル領域下部に形成された高濃度不純物領域からの不純物の拡散を抑制することができる。また、高濃度不純物層を形成した後に素子分離絶縁膜の形成を行うため、素子分離領域上にソース領域及びドレイン領域が延在することが無い半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００４１】
以下、図面を参照しながら本発明の実施形態を説明する。
【００４２】
（第１実施形態）
図１は本発明の第１実施形態に係る半導体装置（単体トランジスタ）の全体構成を示す図であり、（ａ）は上面図、（ｂ）はチャネル長方向で切断したＡ−Ａ’断面図、（ｃ）はチャネル幅方向で切断したＢ−Ｂ’断面図である。以下、ｎチャネルトランジスタの場合について説明する。
【００４３】
不純物濃度５×１０15ｃｍ-3程度のｐ型シリコン基板１０１のトランジスタ領域にｐウェル（図示せず）が形成され、このｐウェルの中のトランジスタ・チャネル形成領域に２×１０18ｃｍ-3程度の濃度の高濃度不純物が導入されたパンチスルー・ストッパ層１０２が形成される。パンチスルー・ストッパ層１０２の上層には、不純物のドープされていないエピタキシャルＳｉ層１０３が例えば２０ｎｍ程度の膜厚で形成される。また、これらシリコン基板１０１及びエピタキシャルＳｉ層１０３が掘り込まれた領域であってトランジスタの形成されない領域はＳＴＩ(Shallow Trench Iso1ation)素子分離領域であり、この素子分離領域には、酸化膜１０４を介して絶縁膜１０５が埋め込み形成される。
【００４４】
エピタキシャルＳｉ層１０３の一部はチャネル領域として動作する。トランジスタのしきい値（Ｖth）をコントロールする為、必要に応じて不純物濃度５×１０16ｃｍ-3程度のｐ型チャネル不純物層（図示せず）が主にエピタキシャルＳｉ層１０３のチャネル領域にのみ選択形成される。なお、不純物濃度が大きくなると、不純物散乱によるチャネル電流の低下が問題となるため、チャネル領域の不純物濃度は１×１０17ｃｍ-3程度を超えないものとする。また、チャネル領域全体としての不純物濃度はシリコン基板１０１よりも高くなっているが、ゲート絶縁膜１０６との界面近傍における不純物濃度はシリコン基板１０１よりも低い程度に形成される。
【００４５】
また、ゲート絶縁膜１０６を介してメタル（例えばＴｉＮ膜やＲｕ膜やＷ膜やそれらの積層膜）からなるゲート電極１０７が形成され、ゲート電極１０７をマスクにして形成された不純物拡散層として、不純物濃度５×１０19ｃｍ-3程度、拡散層深さ０．０４μm程度のｎ型拡散層１０８ａと不純物濃度５×１０20ｃｍ-3程度、拡散層深さ０．０８μｍ程度のｎ+型拡散層１０８ｂがゲート電極１０７の両側にそれぞれ形成される（以下、これら拡散層１０８ａと１０８ｂを併せてソース・ドレイン拡散層１０８と呼ぶ）。また、ソース・ドレイン拡散層１０８の表面にはゲート電極１０７の側壁に形成された側壁膜１０９を用いてシリサイド膜１１０（例えばＴｉＳｉ2，ＣｏＳｉ2，ＰｔＳｉ，Ｐｄ2Ｓｉ，ＩｒＳｉ3，ＲｈＳｉ等）が自己整合的に形成される。
【００４６】
さらに、これらゲート電極１０７，シリサイド膜１１０等を覆うように層間絶縁膜１１１が形成され、この層間絶縁膜１１１を介してシリサイド膜１１０まで接続されるコンタクトプラグ１１２，このコンタクトプラグ１１２に接続される配線１１３が形成され、トランジスタ構造が実現される。
【００４７】
以上説明した構造のトランジスタの製造工程を図２〜図８の工程断面図を用いて説明する。図２〜図８における（ａ）は図１（ａ）の平面図、（ｂ）は図１（ｂ）のＡ−Ａ’断面図に対応する製造工程図である。
【００４８】
まず、図２に示すように、不純物濃度５×１０-5ｃｍ-3程度の（１００）ｐ型シリコン基板１０１のトランジスタ・チャネル領域に例えばピーク不純物濃度で４×１０17ｃｍ-3程度のｐウェル（図示せず）を、例えばボロンを２６０ＫｅＶ，２×１０13ｃｍ-2程度イン注入することにより形成する。
【００４９】
次に、ｐウェル中のトランジスタ・チャネル形成領域に高濃度不純物が導入されたパンチスルー・ストッパ層１０２をレジスト膜（図示せず）をマスクに例えばボロン等をイオン注入法を用いてピーク濃度で２×１０18ｃｍ-3程度の不純物分布になるように形成する。この時、Ｓｉ基板１０１表面に８ｍｍ程度の膜厚のＳｉＯ2等の酸化膜１２１を形成しておき、レジストからのＳｉ基板１０１への汚染を防止する。この時のイオン注入層の活性化には、例えば９００℃、５分、Ｎ2中でＲＴＡ(Rapid Thermal Anneal)を用いて急峻なプロファイルを持つｐ型の不純物層を形成するようにする。
【００５０】
次に、図３に示すように、まず酸化膜１２１を除去し、さらに自然酸化膜を除去し、Ｓｉ基板１０１表面を露出させた後、全面にエピタキシャルＳｉ層１０３を成長させる。成膜温度は例えば７００℃程度とし、エピタキシャルＳｉ層１０３の膜厚は例えば２０ｎｍ程度とする。自然酸化膜の除去には、エピタキシャル膜成長装置の炉の中で水素ラジカル（Ｈ*）等を用いて７００℃程度で処理する方法を用いても良い。
【００５１】
このエピタキシャルＳｉ成長過程及び後の熱工程により、先にＳｉ基板１０１表面に形成したパンチスルー・ストッパ層１０２からのエピタキシャルＳｉ層１０３への不純物の再拡散が起こる。このため、低不純物のチャネル領域を形成するためには、エピタキシャルＳｉ層１０３の形成やその後の熱工程をできるだけ低温化する。
【００５２】
次に、例えば反応性イオンエッチング（ＲＩＥ法）を用いてエピタキシャルＳｉ層１０３及びＳｉ基板１０１に例えば約０．２μｍ程度の溝１２４を形成する。この時、エッチング・マスク材としてバッファ酸化膜１２２（例えば膜厚８ｎｍ）とシリコン窒化膜（Ｓｉ3Ｎ4）１２３（例えば膜厚１００ｍｍ）を積層形成し、レジスト（図示せず）をマスクにシリコン窒化膜１２３及びバッファ酸化膜１２２、さらにエピタキシャルＳｉ層１０３，Ｓｉ基板１０１を加工する。
【００５３】
次に、溝１２４の内壁のエッチング・ダメージ等をアッシングとウェット処理等を用いてクリーニング及び除去して溝１２４のＳｉ基板１０１表面を露出させる。また、この時のバッファ酸化膜１２２の形成には、例えば７００℃程度の低温で良質の酸化膜を形成できる酸素ラジカル酸化法を用いる。ラジカル酸化とは、励起状態が酸素原子ラジカルを主成分とする酸化源ガスをシリコン基板１に供給し、Ｓｉ表面を酸化して高性能のシリコン酸化膜を低温（７００℃程度）で形成する方法である。次に、溝１２４の側面及び底面に低温で良質な酸化膜を形成できるラジカル酸化法を用いて７ｎｍ程度の膜厚の酸化膜１０４を形成する。
【００５４】
次に、図４に示すように、酸化膜１０４を介して溝１２４に例えばＴＥＯＳ酸化膜等の絶縁膜１０５を埋め込み、いわゆるトレンチ型の素子分離層(ＳＴＩ：Shal1ow Trench Iso1ation)を形成する。具体的には、全面に３００ｎｍ程度のＴＥＯＳ酸化膜を６５０℃の成膜温度を用いたＣＶＤ法で堆積した後、例えば７００℃程度のラジカル酸化雰囲気でＣＶＤ酸化膜のデンシファイを行い、次に全面をＣＭＰ(Chemical Mechanical Po1ishing)法により平坦化する。この時、シリコン窒化膜１２３とのＣＭＰレートの差を用いて絶縁膜１０５を溝１２４に平坦に埋め込む。さらに、シリコン窒化膜１２３を例えばホット燐酸等でウェット除去し、次いでバッファ酸化膜１２２をフッ酸系の溶液で剥離し、エピタキシャルＳｉ層１０３の表面を露出させる。
【００５５】
次に、図５に示すように、露出したエピタキシャルＳｉ層１０３の表面に例えば７００℃程度のラジカル酸化法を用いて例えば５ｍｍ程度の膜厚のゲート絶縁膜１０６（酸化膜）を形成する。このラジカル酸化によるゲート絶縁膜１０６の形成により、Ｓｉ表面の凸凹が少ない酸化膜が実現できるので、後述するチャネル不純物の低濃度化（ｉ層チャネル化）との組み合わせで、チャネル界面散乱及び不純物散乱によるチャネル・モビリティの低下の少ないＭＯＳトランジスタチャネルを実現できる。また、ラジカル酸化では酸化膜の膜厚がある温度では一定の膜厚のみ形成されるため、酸化膜のウェーハ面内及びチップ間での酸化膜の膜厚ばらつきを少なくできるという特長がある。
【００５６】
また、ＳｉＯ2からなるゲート絶縁膜１０６の代わりにＴａ2Ｏ5（タンタルオキサイド）膜を用いてもよい。Ｔａ2Ｏ5膜は比誘電率（εr）がＳｉＯ2 からなる膜（εr＝３．９）に比較して大きく、約２０〜２７程度である。このため、酸化膜に膜厚を換算したときの酸化膜換算膜厚(equivalent film thickness)が２ｍｍ以下にもできる可能性がある膜である。具体的には、エピタキシャルＳｉ層１０３界面との界面準位密度を減らすために、例えば１ｎｍ程度のＳｉＯ2膜系の膜をエピタキシャルＳｉ層１０３界面に形成してからその上にＴａ2Ｏ5膜を形成する、積層ゲート絶縁膜構造にして使用することができる。
【００５７】
必要であれば、レジスト膜（図示せず）をマスクとして所望のエピタキシャルＳｉ層１０３を含むチャネル領域にのみチャネル・イオン注入を行なう。ｎチャネルトランジスタの場合、０．７Ｖ程度のしきい値（Ｖth）を設定するためには、例えばボロン（Ｂ+）を１０ＫｅＶ，５×１０12ｃｍ-2程度イオン注入し、チャネル領域にのみ選択的にｐ型チャネル不純物層（図示せず）を形成する。この工程は、ＳｉＯ2膜等のバッファ酸化膜（図示せず）を介してイオン注入を行なうので、このバッファ酸化膜を剥離した後、犠牲酸化膜としてＳｉＯ2膜（図示せず）を形成し、このＳｉＯ2膜を介してイオン注入を行なっても良い。
【００５８】
また、この追加のイオン注入によるチャネル不純物層の活性化は、このチャネル・イオン注入の後、例えば、ＲＴＡを用いて例えば７５０℃、１０秒程度の熱処理で行なっても良い。この追加のチャネル不純物層を形成した後の熱工程は低温化（７００℃以下が望ましい）が必要なので、チャネル層、すなわちエピタキシャルＳｉ層１０３のイオン注入にはイオン注入中の半導体装置の温度を低温にコントロールして行う、いわゆる「クライオ・イオン注入法」を用いてイオン注入時の結晶ダメージを低減させ、低温で活性化ができるようにする。なお、チャネル不純物層の活性化は、エキシマレーザでの７００℃程度の低温活性化でもよい。
【００５９】
次に、例えばｎ型不純物をドープした多結晶Ｓｉ膜（膜厚２００ｍｍ程度）を全面に堆積し、レジスト膜（図示せず）をマスクにパターニングを行いゲート電極１０７を形成する。
【００６０】
次に、図６に示すように、ゲート電極１０７をマスクにしてｎ-型のソース・ドレイン拡散層１０８ａを例えばエピタキシャルＳｉ層１０３にイオン注入ダメージの入り難い「低温イオン注入法（クライオ・イオン注入法）」を用いて形成する。この時、ゲート電極１０７の側壁や底面角部の電界集中を緩和するために、ゲート電極１０７を例えばラジカル酸化法や低温のＲＴＯ（Rapid Thermal Oxidation）法等を用いて５ｎｍ程度の膜厚の酸化膜（図示せず）をゲート電極１０７の側壁や底面角部に形成しても良い。
【００６１】
また、浅いソース・ドレイン拡散層１０８ａの形成には、イオン注入法ではなく固相拡散法を用いても良い。イオン注入条件は、例えば、リン（Ｐ+）イオンの注入を４０ＫｅＶ，４×１０13ｃｍ-2程度行ない、ソース・ドレイン拡散層１０８ａを形成する。もちろん、砒素（Ａｓ）等のイオン注入を行っても良い。
【００６２】
次に、図７に示すように、ＳｉＯ2膜を全面にＣＶＤ法で堆積した後、全面のＲＩＥを行ない、ゲート電極１０７パターンの側壁部にＳｉＯ2膜を残す、いわゆる「ＳｉＯ2の側壁残し」を行ない、ゲート電極１０７の側壁に膜厚２０ｎｍ程度の側壁膜１０９膜を形成する。その後、例えば砒素（Ａｓ+）イオンの注入を１５ＫｅＶ，５×１０15ｃｍ-2程度行ないｎ+型のソース・ドレイン拡散層１０８ｂを形成し、拡散層１０８ａと併せて、いわゆるゲート・エクステンション構造を持ったソース・ドレイン拡散層１０８を形成する。
【００６３】
ここでは、ゲート・エクステンション構造を用いているが、ｎ-型拡散層のみ、あるいは、ｎ+型拡散層のみの、いわゆるシングル・ソース・ドレイン方式でも良い。それぞれの拡散層深さは、７００℃以下の温度での最終的なイオン注入層の熱的な活性化により、ｎ-型の拡散層１０８ａは接合深さＸj：０．０５μm程度、ｎ+型の拡散層１０８ｂのＸj＝０．０６μm程度になるようにイオン注入条件及び活性化条件を制御する。なお、この低温活性化には、エキシマレーザを用いた熱処理を行うのが望ましいが、８５０℃程度でミリ秒以下の短時間高速熱処理によることもできる。また、エキシマレーザを用いた熱処理と高速熱処理とを併用することもできる。このように、低温イオン注入及び活性化を行うことにより、ソース・ドレイン拡散層１０８の高濃度化及びシャロウ化が可能となる。
【００６４】
次に、露出したソース・ドレイン拡散層１０８の表面にＴｉＳｉ2やＣｏＳｉ2，ＰｔＳｉ，Ｐｄ2Ｓｉ，ＩｒＳｉ3，ＲｈＳｉ等のシリサイド膜１１０を低温（＜７００℃）で形成する。このシリサイド膜１１０は、ソース・ドレイン拡散層１０８に自己整合的に形成される。これにより、ソース・ドレイン拡散層１０８の比抵抗を例えば＜５０μΩｃｍ程度に低下させることができる。特に、ｐ+型の拡散層とのコンタクト抵抗を低下させるにはＰｄ2Ｓｉが有効である。このように、Ｐｄ2Ｓｉ等の低温化でシリサイドを形成できる新しいシリサイド材料を導入することにより、ｐ+型の拡散層のコンタクト抵抗を低下できるので、ソース・ドレイン拡散層１０８の寄生抵抗の小さなＭＯＳトランジスタが実現できる。
【００６５】
次に、図８に示すように、全面にＣＶＤを用いてＳｉＯ2からなる層間絶縁膜１１１を例えば３００ｎｍ程度堆積し、例えば７００℃程度のラジカル酸化雰囲気で例えば３分程度デンシファイを行なう。この熱工程でソース・ドレイン拡散層１０８のイオン注入層の活性化を兼ねて行っても良い。ソース・ドレイン拡散層１０８の深さ（Ｘj）を抑えたい時は、デンシファイの温度を７００℃程度に低温化したり、ＲＴＡ法を用いて８５０℃程度でｍｓ（ミリ秒）程度の短時間アニールを行っても良いし、それらを併用してイオン注入層の活性化を行なっても良い。この後、層間絶縁膜１１１全面をＣＭＰにより平坦化を行ない、層間絶縁膜１１１表面の平坦化を行う。
【００６６】
次に、レジスト膜（図示せず）とＲＩＥ法を用いてシリサイド膜１１０が露出するようにコンタクト・ホール１２５を形成する。この後は、図１（ａ），（ｂ）に示すように、コンタクト・ホール１２５にコンタクトプラグ１１２を形成し、さらにＡｌからなる配線１１３を形成する。そして、全面にパッシベーション膜（図示せず）を堆積し、トランジスタの基本構造が完成する。この時、コンタクトプラグ１１２にはＷ（タングステン）膜やＡｌ（アルミ）膜、ＴｉＮ（窒化チタン）膜／Ｔｉ（チタン）膜やそれらの積層膜を用いることができる。
【００６７】
このように７００℃以下の低温プロセスにより半導体装置を製造する理由を図９を用いて説明する。図９はソース・ドレイン拡散層深さの拡散層形成後のＲＴＡ温度依存性を示す図であり、横軸は加熱温度、縦軸は拡散層深さを表す。ボロン（Ｂ+）イオンを１ｋｅＶ、３．０×１０14ｃｍ-2程度行った場合を示す。図９に示すように、７００℃以下の温度では、アニール時間が１分の場合も１０分の場合もソース・ドレイン拡散層深さが０．０５μｍと浅く形成することができるが、それ以上の温度で加熱した場合には、加熱工程におけるソース・ドレイン拡散層の拡張により、拡散層深さも深くなってしまい、ショートチャネル効果を抑制できない。これに対して、上述の７００℃以下の低温プロセスを用いた場合には、拡散層の拡張も浅くでき、ショートチャネル効果も抑制することができる。
【００６８】
また、７００℃以下の低温プロセスにより半導体装置を製造することにより、パンチスルー・ストッパ層１０２からチャネル領域への不純物の拡散を抑制できることは、IEDM Technical Digest pp. 433-436(1993)(T-Ohguro 他)やIEEE Transactions on E1ectron Devices, Vo1.45, No.3(March 1998), pp. 710-716(T.Ohguro 他)にも開示されているように明らかである。
【００６９】
以上の工程に示したように、パンチスルー・ストッパ層１０２形成後の工程にいて、ＳＴＩのＳｉ側壁の酸化やＣＶＤ酸化膜１０４のデンシファイ等にラジカル酸化を用いて工程を低温化したり、犠牲酸化・ゲート酸化等低温酸化膜形成法を導入することで実現される完全な低温工程で実現したトランジスタ構成により、シリコン基板１０１中に形成した高濃度不純物のパンチスルー・ストッパ層１０２からエピタキシャルＳｉ層１０３中のチャネル領域への不純物拡散を抑制することができ、ゲート絶縁膜との界面近傍におけるチャネル領域の低不純物濃度化が実現できる。これにより、ショートチャネル効果を抑えながらドレイン電流の低下を防止できる。これには、ラジカル酸化法を用いて高品質酸化膜の形成を低温化できたこととイオン注入法にクライオ・イオン注入法を用いて低温活性化を達成できた事が大きく貢献している。また、トランジスタ形成プロセスの低温化が実現できているので、例えば高誘電体膜などをゲート絶縁膜１０６に適用することが容易になる。これによりゲート絶縁膜１０６の薄膜化がさらに実現し易くなる。
【００７０】
また、このように低温化プロセスを用いることにより、ソース・ドレイン拡散層１０８の深さの拡張を防ぐことができるため、ショートチャネル効果を抑制したトランジスタ構造を実現することができる。
【００７１】
また、低温化プロセスにより形成可能なシリサイド膜１１０をソース・ドレイン拡散層１０８上に形成することにより、コンタクト抵抗が低減でき、ソース・ドレイン拡散層１０８の寄生抵抗の小さなＭＯＳトランジスタが実現できる。
【００７２】
また、ゲート絶縁膜１０６の形成にラジカル酸化法を用いているので、ゲート絶縁膜１０６の１０年信頼性を保証できる最大電界（Ｅmax）が通常の熱酸化膜に比べて大きくなるのでゲート絶縁膜１０６の膜厚を通常の熱酸化膜に比べて更に薄くできる。また、表面の凸凹が少ない酸化膜が実現できるので、チャネル不純物の低濃度化との組み合わせでチャネル界面散乱及び不純物散乱によるチャネル・モビリティの低下の少ないＭＯＳトランジスタチャネルを実現できる。また、ラジカル酸化は酸化膜の膜厚がある温度では一定の膜厚のみ形成されるので、酸化膜のウェーハ面内及びチップ間での酸化膜の膜厚ばらつきが少なくできる。
【００７３】
また、エピタキシャルＳｉ層１０３を形成してからＳＴＩを行う製造方法なので、エピタキシャルＳｉ層１０３が素子分離（ＳＴＩ）の上に張り出して形成されないので、チャネル幅方向のリーク電流の増加を抑制できる。また、以上に示した工程は、従来の平面型のトランジスタ製造工程を踏襲できるので、工程／構造を複雑にすることなくトランジスタ性能を向上させる事ができる。
【００７４】
（第２実施形態）
図１０は本発明の第２実施形態に係る半導体装置の製造工程途中における全体構成を示す横断面図である。本実施形態の半導体装置の製造工程は図２〜図８とほぼ同じでありその詳細な説明は省略し、図７のＡ−Ａ’断面図に対応する図のみを図１０に示す。
【００７５】
第１実施形態では、ゲート電極としてｎ型又はｐ型に不純物がドープされた多結晶Ｓｉ膜をゲート電極１０７に用いた例を説明したが、本実施形態では、ゲート電極構造としてゲート電極１０７の配線抵抗を低減するため、ゲート電極１０７の表面にシリサイド膜１３１を選択形成する構造に関する。なお、他の構成は第１実施形態と重複するため同一符号を付し、詳細な説明は省略する。
【００７６】
このシリサイド膜１３１は、ソース・ドレイン拡散層１０８上に形成されたシリサイド膜１１０と同時に形成することができる。すなわち、ソース・ドレイン拡散層１０８表面を露出させる際に、同時にゲート電極１０７の多結晶Ｓｉ層表面も露出させておけば良い。シリサイド膜１３１の材料としては、第１実施形態で記述したように、ＴｉＳｉ2，ＣｏＳｉ2，ＰｔＳｉ，Ｐｄ2Ｓｉ，ＩｒＳｉ3，ＲｈＳｉ等からなる膜を用いる。また、シリサイド膜１３１の形成には低温工程（＜７００℃）で形成する。なお、他の工程は第１実施形態と同じである。
【００７７】
このように、ゲート電極構造としてゲート電極１０７の表面にシリサイド膜１３１を選択形成することにより、ゲート電極構造の配線抵抗を低減することができる。
【００７８】
（第３実施形態）
図１１は本発明の第３実施形態に係る半導体装置の製造工程途中における全体構成を示す図である。本実施形態の半導体装置の製造工程は図２〜図８とほぼ同じでありその詳細な説明は省略し、図７のＡ−Ａ’断面図に対応する図を（ａ）に、チャネル幅方向で切断した断面図（図１におけるＢ−Ｂ’断面図に対応する図）を（ｂ）に示す。
【００７９】
本実施形態では、ソース・ドレイン拡散層１０８の底部の大部分とパンチスルー・ストッパ層１０２の間に距離ｄを設ける構造に関する。例えば距離ｄは０．０１μｍ程度である。この構造を実現するには例えばシリコン基板１０１に第１のパンチスルー・ストッパ層１４１（第１実施形態のパンチスルー・ストッパ層１０２に対応）のピーク不純物濃度位置（Ｒp）を第１実施形態の場合に比べて０．０１μｍ程度下方に形成する事で対応できる。
【００８０】
また、第１のパンチスルー・ストッパ層１４１のピーク不純物濃度位置（Ｒp）を第１実施形態のパンチスルー・ストッパ層１０２よりも下方に形成したことによりショートチャネル効果を抑制する能力が低下した場合には、図１１に示すように第２のパンチスルー・ストッパ層１４２をゲート電極１０７の直下のチャネル領域に選択的に形成する事で対応しても良い。
【００８１】
本実施形態に係る半導体装置の製造工程は第１実施形態と共通するが、本実施形態では、第１のパンチスルー・ストッパ層１４１の形成の直前又は直後に、第２のパンチスルー・ストッパ層１４２の形成を行う点が異なる。この第２のパンチスルー・ストッパ層１４２は、シリコン基板１０１表面にレジスト膜（図示せず）をマスクにして選択的に所望の領域にイオン注入することにより形成される。あるいは、エピタキシャルＳｉ層を形成した後にレジスト膜マスクのイオン注入法で形成しても良い。
【００８２】
いずれにしても、チャネル領域のエピタキシャルＳｉ層１０３表面が５×１０16ｃｍ-3以下程度の低濃度領域となり、ショートチャネル効果を低減できるようにチャネル領域の直下に高濃度のパンチスルー・ストッパ層１４２が形成される構造となっていればよい。
【００８３】
このようにソース・ドレイン拡散層１０８の底部の大部分とパンチスルー・ストッパ層１４１の間に距離ｄを設ける構造とする理由について以下説明する。
【００８４】
第１実施形態では、トランジスタのチャネル領域はエピタキシャルＳｉ層１０３で形成され、シリコン基板１０１に形成したパンチスルー・ストッパ層１０２からエピタキシャルＳｉ層１０３に後の熱工程により高濃度不純物がわずかに再拡散するように設計されている。
【００８５】
しかし、シリコン基板１０１中の高濃度パンチスルー・ストッパ層１０２と高濃度ソース・ドレイン拡散層１０８がソース・ドレイン拡散層１０８の底部で接触している構造となっていた。このような構造では高濃度ｐｎ接合が形成され、接合リーク電流が増加することもそれぞれの濃度関係から考えられ、デバイスによっては使用できない事も予想される。
【００８６】
そこで本実施形態のようにソース・ドレイン拡散層１０８と第１のパンチスルー・ストッパ層１４１の間に距離ｄを設ける構造とすることにより、高濃度不純物の再拡散も起こりにくく、またｐｎ接合の形成が防止でき、接合リーク電流の低減を図ることができる。また、第２のパンチスルー・ストッパ層１４２がゲート電極１０７の下部の低濃度チャネル領域の下部に形成されるため、ショートチャネル効果も抑制できる。
【００８７】
また、第２のパンチスルー・ストッパ層１４２を設けることなくショートチャネル効果を抑制できる場合であれば、第２のパンチスルー・ストッパ層１４２を省略することもできる。この場合のＡ−Ａ’断面図は図１２に示すようになる。ソース・ドレイン拡散層１０８と第１のパンチスルー・ストッパ層１４１の間の距離ｄ2は０．０１μｍから０．００５μｍ程度に設定することができる。
【００８８】
このような構造でも、ソース・ドレイン拡散層１０８と第１のパンチスルー・ストッパ層１４１の高濃度ｐｎ接合面積を低減できるため、ソース・ドレイン接合リーク電流を低減できる。
【００８９】
（第４実施形態）
図１３は本発明の第４実施形態に係る半導体装置の製造工程途中における全体構成を示す図である。本実施形態の半導体装置の製造工程は図２〜図８とほぼ同じでありその詳細な説明は省略し、図７のＡ−Ａ’断面図に対応する図を図１３に示す。
【００９０】
第１実施形態では通常の多結晶Ｓｉをゲート電極１０７に用いる例を説明し、第２実施形態ではゲート電極１０７の配線抵抗を下げるため、多結晶Ｓｉのゲート電極１０７にシリサイド膜１３１を形成する例を説明した。本実施形態では、ゲート電極１０７の配線抵抗を低下させるためにゲート電極構造を変更する構造に関する。
【００９１】
図１３に示すように、ｎ型又はｐ型の不純物をドープした多結晶Ｓｉ層（例えば膜厚は７５ｎｍ程度）１５１の上にシリサイド膜１５２を例えば７５ｎｍの膜厚形成し、その上にさらに例えばＳｉＮ膜１５３を例えば２０ｎｍ形成する。
【００９２】
次に、レジスト膜（図示せず）とＲＩＥ法を用いてＳｉＮ膜１５３をパターニングし、次いでこのＳｉＮ膜１５３を用いて下層のシリサイド膜１５２、多結晶Ｓｉ膜１５１をパターニングして積層ゲート電極構造を実現する。
【００９３】
シリサイド膜１５２の種類はソース・ドレイン拡散層１０８上のシリサイド膜１１０と同じでも異なってもよい。シリサイドとしては例えばＴｉＳｉ2，ＷＳｉ2等が望ましい。また、シリサイド膜１５２の代わりにメタル膜を用いることもできる。この場合、１５２は例えばＷ（タングステン）膜やＷＮ（タングステンナイトライド）膜を多結晶Ｓｉ層１５１との界面に薄く（３ｎｍ程度）形成したＷ／ＷＮ積層膜でもよい。
【００９４】
さらにゲート絶縁膜１０６の界面にある多結晶Ｓｉ層１５１を省略してＡｌ膜／ＴｉＮ膜，Ｗ膜／ＴｉＮ膜，Ｒｕ膜／ＴｉＮ膜等のようにメタル膜を直接ゲート絶縁膜１０６上に形成してもよい。ラジカル酸化で形成した酸化膜は緻密で良質の膜のため、ゲート絶縁膜１０６にメタル膜を直接接触させて形成しても、メタル材料のゲート絶縁膜１０６中への拡散等は低減することができる。このような構造により、ゲート電極の配線抵抗を低減することができる。
【００９５】
（第５実施形態）
図１４及び図１５は本発明の第５実施形態に係る半導体装置の製造工程途中における全体構成を示す図である。本実施形態の半導体装置の製造工程は図２〜図８とほぼ同じでありその詳細な説明は省略し、図７のＡ−Ａ’断面図に対応する図を図１４及び図１５に示す。
【００９６】
図１４に示すように、本実施形態では選択エピタキシャルＳｉ成長法により、ソース・ドレイン拡散層１０８の上に例えば２０ｎｍ程度の膜厚の薄いエピタキシャルＳｉ層１６１が形成される。ソース・ドレイン拡散層１０８は、第１実施形態における拡散層１０８ａのみからなり、拡散層１０８ｂは形成されない。
【００９７】
上記実施形態に係る半導体装置の製造方法を以下説明する。
【００９８】
まず、第１実施形態の図２〜図６と同様に、ゲート電極１０７をマスクにエピタキシャルＳｉ層１０３内にソース・ドレイン拡散層１０８ａを形成する。次に、図１４に示すように、ｎ-型のソース・ドレイン拡散層１０８を形成してからエピタキシャルＳｉ層１６１をソース・ドレイン拡散層１０８の上部に形成し、このエピタキシャルＳｉ層１６１にｎ+型の不純物ドーピングを行う。
【００９９】
なお、ソース・ドレイン拡散層１０８上にエピタキシャルＳｉ層１６１を形成してからソース・ドレイン拡散層１０８のイオン注入を行ってもよいし、またエピタキシャルＳｉ層１６１に高濃度不純物をドープしてそのＳｉ層１６１からソース・ドレイン拡散層１０８を再拡散法により形成してもよい。また、本実施形態の場合、第１実施形態と同様にソース・ドレイン拡散層１０８とパンチスルー・ストッパ層１０２が重なってもよいし、また図１４のように離れていてもよい。また、図１５のように第２のパンチスルー・ストッパ層１４２を用いた２重パンチスルー・ストッパ構造でもよい。
【０１００】
本実施形態の構造では、選択エピタキシャルＳｉ層１６１の形成時には、例えばエピタキシャルＳｉ層１６１表面の自然酸化膜を除去するための前処理等の熱工程を水素ラジカル雰囲気を用いることにより７００℃程度まで低温化でき、またＳｉエピタキシャル成長そのものも７００℃程度まで低温化できるので、パンチスルー・ストッパ層１０２やソース・ドレイン拡散層１０８の不純物の再拡散等に与える熱的な影響を抑制することができる。また、ゲート絶縁膜１０６に高誘電体膜やゲート電極１０７にメタルを用いた場合にも熱的な影響を抑制することができる。
【０１０１】
本実施形態のようにエピタキシャルＳｉ層１６１を形成する理由を以下説明する。
【０１０２】
ソース・ドレイン拡散層１０８の深さは、できるだけ浅くすることがトランジスタのショートチャネル効果を抑制するのに有効であるが、極端に浅い、例えばＸj＝０．００１μｍ程度の接合深さではソース・ドレインの拡散抵抗が大きくなってしまうという問題がある。また、極端に浅いソース・ドレイン拡散層１０８では、ソース・ドレイン拡散層１０８の上に自己整合的に形成するシリサイド膜１１０の形成が困難になったりする。
【０１０３】
そこで、本実施形態のようにソース・ドレイン拡散層１０８に低温で選択エピタキシャルＳｉ層１６１を自己整合的に形成することにより、ソース・ドレイン拡散層１０８の寄生抵抗の低減が実現できる。
【０１０４】
なお、第１〜第４実施形態と同様に、ソース・ドレイン拡散層１０８ａに加えてｎ+型のソース・ドレイン層１０８ｂを形成してもよい。
【０１０５】
（第６実施形態）
図１６は本発明の第６実施形態に係る半導体装置の製造工程途中における全体構成を示す図である。本実施形態の半導体装置の製造工程は図２〜図８とほぼ同じでありその詳細な説明は省略し、図７のＡ−Ａ’断面図に対応する図を図１６に示す。
【０１０６】
第３実施形態では、ソース・ドレイン拡散層１０８とパンチスルー・ストッパ層を離す例として、第１及び第２のパンチスルー・ストッパ層１４１，１４２を用いる方法であり、第２のパンチスルー・ストッパ層１４２を用いてショートチャネル効果を抑制することで、第２のパンチスルー・ストッパ層１４２がソース・ドレイン拡散層と大面積で接するのを防ぐ方法に関する。
【０１０７】
本実施形態では、第３実施形態で用いた第１のパンチスルー・ストッパ層１４１を省略し、第２のパンチスルー・ストッパ層１４２のみでパンチスルー・ストッパ層が構成される。また、第１のパンチスルー・ストッパ層の代わりにｐウェル層１７１がソース・ドレイン拡散層１０８と距離ｄ3をおいて形成される。
【０１０８】
このような構造にすると、ソース・ドレイン拡散層１０８とシリコン基板１０１間のリーク電流を低減できること、エピタキシャルＳｉ層１０３の形成前に形成される第２のパンチスルー・ストッパ層１４２の面積を低減できるのでアンドープのエピタキシャルＳｉ層１０３を安定して形成できる。
【０１０９】
（第７実施形態）
図１７は本発明の第７実施形態に係る半導体装置の製造工程途中における全体構成を示す図である。本実施形態の半導体装置の製造工程は図２〜図８とほぼ同じでありその詳細な説明は省略し、図７のＡ−Ａ’断面図に対応する図を図１７に示す。
【０１１０】
本実施形態に係る半導体装置は、第１及び第２のパンチスルー・ストッパ層１４１，１４２によりパンチスルーを抑制する構造とする点では第３実施形態と同様であるが、両ストッパ層１４１，１４２ともにトランジスタ形成領域に任意の形状に選択的に形成する点が異なる。すなわち、第１と第２のパンチスルー・ストッパ層１４１，１４２をシリコン基板１０１の表面近傍とその表面に形成する。具体的には、第１のパンチスルー・ストッパ層１４１は第２のパンチスルー・ストッパ層１４２より深い領域にやや大きな面積を持ち、ソース・ドレイン拡散層１０８と距離ｄ4をもって形成される。
【０１１１】
このように、パンチスルー・ストッパとして２つのパンチスルー・ストッパ層１４１と１４２で構成することにより、ソース・ドレイン拡散層１０８とシリコン基板１０１の高濃度不純物層間の距離をパンチスルーを抑制しながら任意に設定できるので、リーク電流を低減できることと、エピタキシャルＳｉ層１０３の形成前にシリコン基板１０１中に形成する高濃度不純物層の面積を低減できるので、アンドープのエピタキシャルＳｉ層１０３を安定して形成できる。
【０１１２】
本発明は上記実施形態に限定されるものではない。本実施形態では全てｎチャネルトランジスタの場合について説明したが、ｎ型・ｐ型の導電型を入れ替えることにより、ｐチャネルトランジスタにも同じように適用できる事は明らかである。また、ｎチャネルとｐチャネルを同一のチップ内に形成する、いわゆるＣＭＯＳとして構成し、同じような特長を持った素子として動作させることもできる。
【図面の簡単な説明】
【０１１３】
【図１】本発明の第１実施形態に係る半導体装置の全体構成を示す平面図及び断面図。
【図２】同実施形態に係る半導体装置の製造工程を示す平面図及び断面図。
【図３】同実施形態に係る半導体装置の製造工程を示す平面図及び断面図。
【図４】同実施形態に係る半導体装置の製造工程を示す平面図及び断面図。
【図５】同実施形態に係る半導体装置の製造工程を示す平面図及び断面図。
【図６】同実施形態に係る半導体装置の製造工程を示す平面図及び断面図。
【図７】同実施形態に係る半導体装置の製造工程を示す平面図及び断面図。
【図８】同実施形態に係る半導体装置の製造工程を示す平面図及び断面図。
【図９】同実施形態に係るソース・ドレイン拡散層深さのＲＴＡ温度依存性を示す図。
【図１０】本発明の第２実施形態に係る半導体装置の全体構成を示す断面図。
【図１１】本発明の第３実施形態に係る半導体装置の全体構成を示す断面図。
【図１２】同実施形態の変形例に係る半導体装置の全体構成を示す断面図。
【図１３】本発明の第４実施形態に係る半導体装置の全体構成を示す断面図。
【図１４】本発明の第５実施形態に係る半導体装置の全体構成を示す断面図。
【図１５】同実施形態の変形例に係る半導体装置の全体構成を示す断面図。
【図１６】本発明の第６実施形態に係る半導体装置の全体構成を示す断面図。
【図１７】本発明の第７実施形態に係る半導体装置の全体構成を示す断面図。
【図１８】従来の半導体装置の問題点を説明するための図。
【符号の説明】
【０１１４】
１０１…ｐ型シリコン基板、１０２…パンチスルー・ストッパ層、１０３，１６１…エピタキシャルＳｉ層、１０４，１２１…酸化膜、１０５…絶縁膜、１０６…ゲート絶縁膜、１０７…ゲート電極、１０８…ソース・ドレイン拡散層、１０９…側壁膜、１１０，１３１…シリサイド膜、１１１…層間絶縁膜、１１２…コンタクトプラグ、１１３…配線、１２２…バッファ酸化膜、１２３…シリコン窒化膜、１２４…溝、１２５…コンタクトホール、１４１…第１のパンチスルー・ストッパ層、１４２…第２のパンチスルー・ストッパ層
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主平面上に形成された第１導電型の単結晶半導体層と、少なくとも前記単結晶半導体層に互いに離間して形成された第２導電型のソース領域及びドレイン領域と、このソース領域とドレイン領域との間に形成された第１導電型のチャネル領域と、このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを含むトランジスタ構造を有し、このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって、
前記ソース領域と前記ドレイン領域の下に、第１導電型のパンチスルー・ストッパ層を形成し、前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く、かつ前記ソース領域及びドレイン領域は素子分離領域上には延在せず、
前記パンチスルー・ストッパ層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され、前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され、前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接している
ことを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板の主平面上に形成された第１導電型のエピタキシャル半導体層と、少なくとも前記エピタキシャル半導体層に互いに離間して形成された第２導電型のソース領域及びドレイン領域と、このソース領域とドレイン領域との間に形成された第１導電型のチャネル領域と、このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを含むトランジスタ構造を有し、このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって、
前記ソース領域と前記ドレイン領域の下に、第１導電型のパンチスルー・ストッパ層を形成し、前記ゲート絶縁膜との界面における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く、かつ前記ソース領域及びドレイン領域は素子分離領域上には延在せず、
前記パンチスルー・ストッパ層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され、前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され、前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接している
ことを特徴とする半導体装置。
【請求項３】
前記ソース領域及びドレイン領域上にはシリサイド膜が形成されてなることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極は、不純物がドープされた多結晶Ｓｉ膜と、この多結晶Ｓｉ膜上に形成されたメタル膜又はシリサイド膜の積層構造であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
第１導電型の半導体基板の少なくとも一部に第１導電型の高濃度不純物層を形成する工程と、前記半導体基板の主平面上にエピタキシャル成長により第１導電型の半導体層を形成する工程と、前記半導体層及び前記半導体基板を選択的に除去して溝を形成し、該溝に素子分離絶縁膜を埋め込み形成する工程と、前記半導体層上に選択的にゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート電極をマスクに第２導電型のソース領域及びドレイン領域を形成する工程とを含み、前記高濃度不純物層の形成後の工程は、７００℃以下の条件で行い、
前記ソース領域と前記ドレイン領域の下に、前記高濃度不純物層を形成し、前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低く、前記高濃度不純物層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され、前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され、前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接している
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記溝を形成した後前記素子分離絶縁膜を埋め込み形成する前に、該溝平面を覆うように７００℃以下の条件でラジカル酸化を用いて酸化膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
第１導電型の半導体基板の少なくとも一部に第１導電型の高濃度不純物層を形成し、
前記半導体基板の主平面上にエピタキシャル成長により前記高濃度不純物層に接して第１導電型のエピタキシャルＳｉ層を形成し、
前記エピタキシャルＳｉ層及び前記半導体基板を選択的に除去して溝を形成し、該溝に素子分離絶縁膜を埋め込み形成し、
前記素子分離絶縁膜の形成されていない領域に、第２導電型のソース領域及びこのソース領域と前記エピタキシャルＳｉ層を挟んだ領域に第２導電型のドレイン領域を形成し、
前記半導体基板の主表面に対する前記ソース領域及び前記ドレイン領域の下面の少なくとも一部の高さは、前記半導体基板の主表面に対する前記エピタキシャルＳｉ層の下面と前記高濃度不純物層の上面との境界面の高さよりも深く形成されており、
前記ソース領域と前記ドレイン領域の下に、前記高濃度不純物層を形成し、前記チャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低く、前記高濃度不純物層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され、前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され、前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接している
ことを特徴とする半導体装置の製造方法。
【請求項８】
第１導電型の半導体基板の少なくとも一部に第１導電型の高濃度不純物層を形成し、
前記半導体基板の主平面上にエピタキシャル成長により前記高濃度不純物層に接して第１導電型のエピタキシャル層Ｓｉ層を形成し、
前記エピタキシャルＳｉ層及び前記半導体基板を選択的に除去して溝を形成し、該溝に素子分離絶縁膜を埋め込み形成し、
前記素子分離絶縁膜の形成されていない領域に、第２導電型のソース領域及びこのソース領域と前記エピタキシャルＳｉ層を挟んだ領域に第２導電型のドレイン領域を形成し、
前記ソース領域は第１のソース領域と、前記半導体基板の主表面に対する第１のドレイン領域の下面の高さよりも下面が浅い第２のソース領域を有し、
前記ドレイン領域は第１のドレイン領域と、前記半導体基板の主表面に対する第１のドレイン領域の下面の高さよりも下面が浅い第２のドレイン領域を有し、
前記半導体基板の主平面に対する第１のソース領域及び第１のドレイン領域の下面の高さが前記半導体基板の主表面に対する前記エピタキシャルＳｉ層の下面と前記高濃度不純物層の上面との境界面の高さよりも深く、
前記ソース領域と前記ドレイン領域の下に、前記高濃度不純物層を形成し、前記チャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低く、前記高濃度不純物層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され、前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され、前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接している
ことを特徴とする半導体装置の製造方法。
【請求項９】
前記高濃度不純物層を形成した後は、７００℃以下の条件で行うことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記ソース及びドレイン領域を形成した後に、ソース及びドレイン領域に貫通するコンタクトを形成し、
さらに前記高濃度不純物層を形成した後であって前記コンタクトを形成するまでの工程は、７００℃以下の条件で行うことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１１】
前記高濃度不純物層を形成した後の工程を７００℃以下の条件で行い、この７００℃以下の条件で行う工程には酸化膜を形成する工程を含み、この酸化膜を形成する工程の少なくとも一部にラジカル酸化を用いることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１２】
前記高濃度不純物層を形成した後の工程を７００℃以下の条件で行い、この７００℃以下の条件で行う工程には不純物を注入するイオン注入工程を含み、このイオン注入工程の少なくとも一部にクライオイオン注入法を用いることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１３】
前記高濃度不純物層を形成した後の工程を７００℃以下の条件で行い、この７００℃以下の条件で行う工程にはチャネル領域に不純物を注入するイオン注入工程を含み、このイオン注入工程は、クライオイオン注入法を用いることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１４】
さらに、前記ソース領域及びドレイン領域にシリサイド膜を形成することを特徴とする特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１５】
さらに、前記ソース領域及びドレイン領域表面にシリサイド膜を形成し、前記シリサイド膜は、Ｐｄ2Ｓｉであることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１６】
さらに、
ゲート電極を形成し、
このゲート電極表面にシリサイド膜を形成することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１７】
さらに、
ゲート電極を形成し、このゲート電極表面にシリサイド膜を形成し、このシリサイド膜は、Ｐｄ2Ｓｉであることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１８】
前記高濃度不純物層は、イオン注入により形成されることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１９】
前記イオン注入の後に７００℃以上の温度で加熱処理を行うことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項２０】
第１導電型の半導体基板と、
前記半導体基板の少なくとも一部に形成された第１導電型の高濃度不純物層と、
前記半導体基板の主平面上に、前記高濃度不純物層に接して形成された第１導電型のエピタキシャルＳｉ層と、
前記エピタキシャルＳｉ層から前記半導体基板の所定の高さまで選択的に形成された溝部と、
前記溝部に形成された素子分離絶縁膜と、
前記素子分離絶縁膜の形成されていない領域に形成された第２導電型のソース領域と、
前記素子分離絶縁膜の形成されていない領域に形成され、前記ソース領域と前記エピタキシャルＳｉ層を挟んだ領域に形成された第２導電型のドレイン領域とを具備し、
前記半導体基板の主表面に対する前記ソース領域及び前記ドレイン領域の下面の高さの少なくとも一部は、前記半導体基板の主表面に対する前記エピタキシャルＳｉ層の下面と前記高濃度不純物層の上面との境界面の高さよりも深く、
前記ソース領域と前記ドレイン領域の下に、前記高濃度不純物層を形成し、前記チャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低く、前記高濃度不純物層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され、前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され、前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接している
ことを特徴とする半導体装置。
【請求項２１】
第１導電型の半導体基板と、
前記半導体の少なくとも一部に形成された第１導電型の高濃度不純物層と、
前記半導体基板の主平面上に、前記高濃度不純物層に接して形成された第１導電型のエピタキシャルＳｉ層と、
前記エピタキシャルＳｉ層から前記半導体基板の所定の高さまで選択的に形成された溝部と、
前記溝部に形成された素子分離絶縁膜と、
前記素子分離絶縁膜の形成されていない領域に形成され、第１及び第２のソース領域を有する第２導電型のソース領域と、
前記素子分離絶縁膜の形成されていない領域に形成され、前記ソース領域と前記エピタキシャルＳｉ層を挟んだ領域に形成され、第１及び第２のドレイン領域を有する第２導電型のドレイン領域とを具備し、
前記半導体基板の主表面に対する第１のソース領域の下面の高さは、前記半導体基板の主表面に対する第２のソース領域の下面の高さよりも深く、
前記半導体基板の主表面に対する第１のドレイン領域の下面の高さは、前記半導体基板の主表面に対する第２のドレイン領域の下面の高さよりも深く、
前記半導体基板の主表面に対する第１のソース領域及び第１のドレイン領域の下面の高さが前記半導体基板の主表面に対する前記エピタキシャルＳｉ層の下面と前記高濃度不純物層の上面との境界面の高さよりも深く、
前記ソース領域と前記ドレイン領域の下に、前記高濃度不純物層を形成し、前記チャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低く、前記高濃度不純物層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され、前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され、前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接している
ことを特徴とする半導体装置。
【請求項２２】
前記エピタキシャルＳｉ層、ソース及びドレイン領域上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記ソース及びドレイン領域に貫通するコンタクトとをさらに備えることを特徴とする請求項２０又は２１に記載の半導体装置。
【請求項２３】
前記ソース領域及びドレイン領域表面に形成されたシリサイド膜をさらに備えることを特徴とする請求項２０又は２１に記載の半導体装置。
【請求項２４】
前記ソース領域及びドレイン領域表面に形成され、Ｐｄ2Ｓｉからなるシリサイド膜をさらに備えることを特徴とする請求項２０又は２１に記載の半導体装置。
【請求項２５】
前記エピタキシャルＳｉ層上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
このゲート電極表面に形成されたシリサイド膜と
をさらに備えることを特徴とする請求項２０又は２１に記載の半導体装置。
【請求項２６】
前記エピタキシャルＳｉ層上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
このゲート電極表面に形成され、Ｐｄ2Ｓｉからなるシリサイド膜と
をさらに備えることを特徴とする請求項２０又は２１に記載の半導体装置。
【請求項１】
第１導電型の半導体基板の主平面上に形成された第１導電型の単結晶半導体層と、少なくとも前記単結晶半導体層に互いに離間して形成された第２導電型のソース領域及びドレイン領域と、このソース領域とドレイン領域との間に形成された第１導電型のチャネル領域と、このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを含むトランジスタ構造を有し、このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって、
前記ソース領域と前記ドレイン領域の下に、第１導電型のパンチスルー・ストッパ層を形成し、前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く、かつ前記ソース領域及びドレイン領域は素子分離領域上には延在せず、
前記パンチスルー・ストッパ層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され、前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され、前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接している
ことを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板の主平面上に形成された第１導電型のエピタキシャル半導体層と、少なくとも前記エピタキシャル半導体層に互いに離間して形成された第２導電型のソース領域及びドレイン領域と、このソース領域とドレイン領域との間に形成された第１導電型のチャネル領域と、このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを含むトランジスタ構造を有し、このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって、
前記ソース領域と前記ドレイン領域の下に、第１導電型のパンチスルー・ストッパ層を形成し、前記ゲート絶縁膜との界面における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く、かつ前記ソース領域及びドレイン領域は素子分離領域上には延在せず、
前記パンチスルー・ストッパ層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され、前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され、前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接している
ことを特徴とする半導体装置。
【請求項３】
前記ソース領域及びドレイン領域上にはシリサイド膜が形成されてなることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極は、不純物がドープされた多結晶Ｓｉ膜と、この多結晶Ｓｉ膜上に形成されたメタル膜又はシリサイド膜の積層構造であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
第１導電型の半導体基板の少なくとも一部に第１導電型の高濃度不純物層を形成する工程と、前記半導体基板の主平面上にエピタキシャル成長により第１導電型の半導体層を形成する工程と、前記半導体層及び前記半導体基板を選択的に除去して溝を形成し、該溝に素子分離絶縁膜を埋め込み形成する工程と、前記半導体層上に選択的にゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート電極をマスクに第２導電型のソース領域及びドレイン領域を形成する工程とを含み、前記高濃度不純物層の形成後の工程は、７００℃以下の条件で行い、
前記ソース領域と前記ドレイン領域の下に、前記高濃度不純物層を形成し、前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低く、前記高濃度不純物層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され、前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され、前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接している
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記溝を形成した後前記素子分離絶縁膜を埋め込み形成する前に、該溝平面を覆うように７００℃以下の条件でラジカル酸化を用いて酸化膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
第１導電型の半導体基板の少なくとも一部に第１導電型の高濃度不純物層を形成し、
前記半導体基板の主平面上にエピタキシャル成長により前記高濃度不純物層に接して第１導電型のエピタキシャルＳｉ層を形成し、
前記エピタキシャルＳｉ層及び前記半導体基板を選択的に除去して溝を形成し、該溝に素子分離絶縁膜を埋め込み形成し、
前記素子分離絶縁膜の形成されていない領域に、第２導電型のソース領域及びこのソース領域と前記エピタキシャルＳｉ層を挟んだ領域に第２導電型のドレイン領域を形成し、
前記半導体基板の主表面に対する前記ソース領域及び前記ドレイン領域の下面の少なくとも一部の高さは、前記半導体基板の主表面に対する前記エピタキシャルＳｉ層の下面と前記高濃度不純物層の上面との境界面の高さよりも深く形成されており、
前記ソース領域と前記ドレイン領域の下に、前記高濃度不純物層を形成し、前記チャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低く、前記高濃度不純物層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され、前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され、前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接している
ことを特徴とする半導体装置の製造方法。
【請求項８】
第１導電型の半導体基板の少なくとも一部に第１導電型の高濃度不純物層を形成し、
前記半導体基板の主平面上にエピタキシャル成長により前記高濃度不純物層に接して第１導電型のエピタキシャル層Ｓｉ層を形成し、
前記エピタキシャルＳｉ層及び前記半導体基板を選択的に除去して溝を形成し、該溝に素子分離絶縁膜を埋め込み形成し、
前記素子分離絶縁膜の形成されていない領域に、第２導電型のソース領域及びこのソース領域と前記エピタキシャルＳｉ層を挟んだ領域に第２導電型のドレイン領域を形成し、
前記ソース領域は第１のソース領域と、前記半導体基板の主表面に対する第１のドレイン領域の下面の高さよりも下面が浅い第２のソース領域を有し、
前記ドレイン領域は第１のドレイン領域と、前記半導体基板の主表面に対する第１のドレイン領域の下面の高さよりも下面が浅い第２のドレイン領域を有し、
前記半導体基板の主平面に対する第１のソース領域及び第１のドレイン領域の下面の高さが前記半導体基板の主表面に対する前記エピタキシャルＳｉ層の下面と前記高濃度不純物層の上面との境界面の高さよりも深く、
前記ソース領域と前記ドレイン領域の下に、前記高濃度不純物層を形成し、前記チャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低く、前記高濃度不純物層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され、前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され、前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接している
ことを特徴とする半導体装置の製造方法。
【請求項９】
前記高濃度不純物層を形成した後は、７００℃以下の条件で行うことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記ソース及びドレイン領域を形成した後に、ソース及びドレイン領域に貫通するコンタクトを形成し、
さらに前記高濃度不純物層を形成した後であって前記コンタクトを形成するまでの工程は、７００℃以下の条件で行うことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１１】
前記高濃度不純物層を形成した後の工程を７００℃以下の条件で行い、この７００℃以下の条件で行う工程には酸化膜を形成する工程を含み、この酸化膜を形成する工程の少なくとも一部にラジカル酸化を用いることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１２】
前記高濃度不純物層を形成した後の工程を７００℃以下の条件で行い、この７００℃以下の条件で行う工程には不純物を注入するイオン注入工程を含み、このイオン注入工程の少なくとも一部にクライオイオン注入法を用いることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１３】
前記高濃度不純物層を形成した後の工程を７００℃以下の条件で行い、この７００℃以下の条件で行う工程にはチャネル領域に不純物を注入するイオン注入工程を含み、このイオン注入工程は、クライオイオン注入法を用いることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１４】
さらに、前記ソース領域及びドレイン領域にシリサイド膜を形成することを特徴とする特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１５】
さらに、前記ソース領域及びドレイン領域表面にシリサイド膜を形成し、前記シリサイド膜は、Ｐｄ2Ｓｉであることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１６】
さらに、
ゲート電極を形成し、
このゲート電極表面にシリサイド膜を形成することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１７】
さらに、
ゲート電極を形成し、このゲート電極表面にシリサイド膜を形成し、このシリサイド膜は、Ｐｄ2Ｓｉであることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１８】
前記高濃度不純物層は、イオン注入により形成されることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１９】
前記イオン注入の後に７００℃以上の温度で加熱処理を行うことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項２０】
第１導電型の半導体基板と、
前記半導体基板の少なくとも一部に形成された第１導電型の高濃度不純物層と、
前記半導体基板の主平面上に、前記高濃度不純物層に接して形成された第１導電型のエピタキシャルＳｉ層と、
前記エピタキシャルＳｉ層から前記半導体基板の所定の高さまで選択的に形成された溝部と、
前記溝部に形成された素子分離絶縁膜と、
前記素子分離絶縁膜の形成されていない領域に形成された第２導電型のソース領域と、
前記素子分離絶縁膜の形成されていない領域に形成され、前記ソース領域と前記エピタキシャルＳｉ層を挟んだ領域に形成された第２導電型のドレイン領域とを具備し、
前記半導体基板の主表面に対する前記ソース領域及び前記ドレイン領域の下面の高さの少なくとも一部は、前記半導体基板の主表面に対する前記エピタキシャルＳｉ層の下面と前記高濃度不純物層の上面との境界面の高さよりも深く、
前記ソース領域と前記ドレイン領域の下に、前記高濃度不純物層を形成し、前記チャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低く、前記高濃度不純物層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され、前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され、前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接している
ことを特徴とする半導体装置。
【請求項２１】
第１導電型の半導体基板と、
前記半導体の少なくとも一部に形成された第１導電型の高濃度不純物層と、
前記半導体基板の主平面上に、前記高濃度不純物層に接して形成された第１導電型のエピタキシャルＳｉ層と、
前記エピタキシャルＳｉ層から前記半導体基板の所定の高さまで選択的に形成された溝部と、
前記溝部に形成された素子分離絶縁膜と、
前記素子分離絶縁膜の形成されていない領域に形成され、第１及び第２のソース領域を有する第２導電型のソース領域と、
前記素子分離絶縁膜の形成されていない領域に形成され、前記ソース領域と前記エピタキシャルＳｉ層を挟んだ領域に形成され、第１及び第２のドレイン領域を有する第２導電型のドレイン領域とを具備し、
前記半導体基板の主表面に対する第１のソース領域の下面の高さは、前記半導体基板の主表面に対する第２のソース領域の下面の高さよりも深く、
前記半導体基板の主表面に対する第１のドレイン領域の下面の高さは、前記半導体基板の主表面に対する第２のドレイン領域の下面の高さよりも深く、
前記半導体基板の主表面に対する第１のソース領域及び第１のドレイン領域の下面の高さが前記半導体基板の主表面に対する前記エピタキシャルＳｉ層の下面と前記高濃度不純物層の上面との境界面の高さよりも深く、
前記ソース領域と前記ドレイン領域の下に、前記高濃度不純物層を形成し、前記チャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低く、前記高濃度不純物層は、第１の高濃度不純物層と第２の高濃度不純物層から構成され、前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され、前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され、前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接している
ことを特徴とする半導体装置。
【請求項２２】
前記エピタキシャルＳｉ層、ソース及びドレイン領域上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記ソース及びドレイン領域に貫通するコンタクトとをさらに備えることを特徴とする請求項２０又は２１に記載の半導体装置。
【請求項２３】
前記ソース領域及びドレイン領域表面に形成されたシリサイド膜をさらに備えることを特徴とする請求項２０又は２１に記載の半導体装置。
【請求項２４】
前記ソース領域及びドレイン領域表面に形成され、Ｐｄ2Ｓｉからなるシリサイド膜をさらに備えることを特徴とする請求項２０又は２１に記載の半導体装置。
【請求項２５】
前記エピタキシャルＳｉ層上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
このゲート電極表面に形成されたシリサイド膜と
をさらに備えることを特徴とする請求項２０又は２１に記載の半導体装置。
【請求項２６】
前記エピタキシャルＳｉ層上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
このゲート電極表面に形成され、Ｐｄ2Ｓｉからなるシリサイド膜と
をさらに備えることを特徴とする請求項２０又は２１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００７−２５１１９４（Ｐ２００７−２５１１９４Ａ）
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願番号】特願２００７−１２８１７４（Ｐ２００７−１２８１７４）
【出願日】平成１９年５月１４日（２００７．５．１４）
【分割の表示】特願平１１−４６３８９の分割
【原出願日】平成１１年２月２４日（１９９９．２．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願日】平成１９年５月１４日（２００７．５．１４）
【分割の表示】特願平１１−４６３８９の分割
【原出願日】平成１１年２月２４日（１９９９．２．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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