【課題】 高耐圧化を実現し、周波数分散を抑制することができる窒化物半導体装置を制御性良く形成することができる窒化物半導体装置およびその製造方法を提供する。
【解決手段】 第１の窒化物半導体層上に、制御電極形成領域を被覆するように絶縁膜からなるマスク材を形成し、露出する第１の窒化物半導体層上に、低い成膜温度で、III−Ｖ族窒化物半導体層からなり、かつアルミニウムを含まない微結晶構造からなる第２の窒化物半導体層を選択的に形成する。その後、マスク材上に、あるいはマスク材を除去して制御電極を形成する。 （もっと読む）

【課題】 パワー半導体デバイスを、通常OFF（エンハンスメントモード）デバイスとしたり、かなり低い閾値電圧を有する通常ON（空乏モード）デバイスとする。
【解決手段】 III属窒化物のパワー半導体デバイスに、段形状のヘテロ接合部を設ける。 （もっと読む）

イオン注入で形成されたＰ型、Ｎ型の不純物半導体領域を有する炭化珪素半導体基板を用いた半導体装置において炭化珪素半導体基板表面の凹凸を小さくすることにより、最終的に半導体装置の電気特性を向上できるようにする。この発明の半導体装置は、（０００−１）面あるいは（０００−１）面からある角度傾いた面を最表層面として有する炭化珪素半導体領域１，２に、Ｐ型半導体領域３およびＮ型半導体領域の少なくとも一方がイオン注入により選択的に形成され、その最表層面に金属電極が形成され、その金属電極に電圧を印加することにより最表層面に垂直な方向に流れる電流の方向を制御するショットキー・バリア・ダイオード、若しくはＰＮ型ダイオードである。
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【課題】電流容量の増大とラッチアップ耐量の向上を図ることができる横型ＩＧＢＴなどの半導体装置およびその製造方法を提供する。
【解決手段】貼り合わせ酸化膜２を介して支持基板１上にｎ型半導体層３が形成されたＳＯＩ基板１００のｎ型半導体層３に貼り合わせ酸化膜２に接するように形成されるｐ型ベース層４と、このｐ型ベース層４と離してｎ型半導体層３に貼り合わせ酸化膜２に接するように形成されるｎバッファ層５と、ｐ型ベース層４内に形成される第１トレンチ６と、ｎ型バッファ層内に形成される第２トレンチ７と、ｐ型ベース層４の表面層に第１トレンチ６の開口部近傍に接するように形成されるｎ型エミッタ層１０と、ｎ型バッファ層５の表面層に第２トレンチ７と接するように形成されるｐ型コレクタ層１１と、ｎ型エミッタ層１０とｎ型半導体層３に挟まれたｐ型ベース層４上にゲート酸化膜１２を介して形成されるゲート電極１３と、第２トレンチ６内部を充填して形成されるエミッタ電極１４と、第２トレンチ７内部を充填して形成されるコレクタ電極１５とを有する構成とする。 （もっと読む）

【課題】 性能が向上されたＣＭＯＳ素子及びその製造方法を提供する。
【解決手段】 本発明のＣＭＯＳ素子は、第１の幅領域と、該第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域と、第１のアクティブ領域上に配列された第１のゲートと、第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域と、を含む第１の導電型ＭＯＳトランジスタ、および、第１の幅より広い第３の幅を有する第２のアクティブ領域と、第２のアクティブ領域上に配列された第２のゲートと、第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域と、を含む第２の導電型ＭＯＳトランジスタを備える。そして、ＣＭＯＳ素子の製造方法もまた提供される。これにより、電子と正孔の移動度の均衡が得られてＣＭＯＳ素子の性能を向上することができる。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタの製造方法において、ゲート−ドレイン間の絶縁不良を増やすことなく、より短時間に効率的にトレンチ埋め込み絶縁膜を形成することのできる絶縁ゲート型電界効果トランジスタの製造方法を提供すること。
【解決手段】第一ＴＥＯＳ酸化膜を前記トレンチ間に凹部が残る厚さに堆積してアニール処理をすることにより前記トレンチ間に第一絶縁膜を形成する工程と、該第一絶縁膜上に第二ＴＥＯＳ酸化膜からなる第二絶縁膜を形成する工程とから前記トレンチ内に埋め込まれる絶縁膜を形成する絶縁ゲート型電界効果トランジスタの製造方法とする。 （もっと読む）

【課題】高耐圧化と低オン抵抗化を図ることができる半導体装置を提供する。
【解決手段】半導体基板１上に形成されたｐウエル領域であるＰ−ｗｅｌｌ３５と、このＰ−ｗｅｌｌ３５の表面層に形成されるｐオフセット領域であるＰ−ｏｆｆ５と、Ｐ−ｏｆｆ５の表面からＰ−ｗｅｌｌ３５に達するように形成したトレンチ１９と、このトレンチ１９の側壁にゲート酸化膜２０を介して形成したゲート電極２１と、トレンチ底に形成した拡張ドレイン領域である拡張ドレイン領域であるＮ−ｂｏｄｙ６と、このＮ−ｂｏｄｙ６と接するようにトレンチ１９内部上方に向かって形成されたドレイン領域となるｎエピタキシャル層３０と、Ｐｗｅｌｌ３５の表面層に形成したソース領域となる上部のｎ⁺ 領域８とで構成する。この構成では、タングステン層２３を形成する箇所にドレイン領域となるｎエピタキシャル層３０を形成するために、トレンチ１９を広げることなく、ゲート電極２１とドレイン領域となるｎエピタキシャル層３０の間隔を広げることができるために、高耐圧化と、低オン抵抗化を図ることができる。 （もっと読む）

【課題】 ゲート抵抗およびオン抵抗が低く、高速スイッチング特性および電流駆動特性に優れた横型短チャネルＤＭＯＳを提供する。
【解決手段】 Ｐ型半導体基体１０６の表面近傍にはＮ⁻型エピタキシャル層１１０が形成され、その表面近傍にはＰ型ウェル１１４およびＮ^＋型ソース領域１１６が形成されている。Ｎ⁻型エピタキシャル層１１０の表面近傍には、オン抵抗低減用Ｎ型ウェル１３４が形成され、その表面近傍にはＮ^＋型ドレイン領域１１８が形成されている。Ｐ型半導体基体１０６とＮ⁻型エピタキシャル層１１０との境界の、上面から見て少なくともＰ型ウェル１１４と重なり合う部分にはＮ型埋め込み層１０８が形成されている。また、このＮ型埋め込み層１０８の少なくとも一部とＮ⁻型エピタキシャル層１１０とが接するように、Ｎ型埋め込み層１０８の上面を覆うようにＰ型埋め込み層１０９が形成されている。 （もっと読む）

【課題】半導体装置の更なる微細化に対応可能な、微細化されたコンタクトが確実に形成された素子特性に優れ、歩留まりの良い半導体装置、およびその製造方法を得る。
【解決手段】半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極を覆うエッチング保護膜を形成する工程と、前記エッチング保護膜を覆うように前記半導体基板上にバリアメタル層を形成する工程と、前記バリアメタル層上に導電性材料を堆積して導電性膜を形成する工程と、前記導電性膜上にレジストマスクを形成する工程と、前記レジストマスクをエッチングマスクとして前記導電性膜を選択的にエッチング除去してコンタクトを形成する工程と、前記レジストマスクを除去する工程と、前記半導体基板上における前記導電性膜がエッチング除去された領域に絶縁性材料を堆積して層間絶縁膜を形成する工程と、を含む。 （もっと読む）

【課題】電力用デバイスにおいて双方向に電圧をブロックできるようにする。
【解決手段】大電流を搬送するチャンネルを得るＡｌＧａＮ／ＧａＮインターフェースを備えたIII族窒化物双方向スイッチであり、この双方向スイッチは、この双方向スイッチのために、電流を搬送するチャンネルを形成するための二次元電子ガスの発生を阻止したり、または可能にする少なくとも１つのゲートにより作動する。 （もっと読む）

ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの各々においてチャネル方向を＜１００＞方向に設定し、ＳＴＩ型素子分離構造に、引っ張り応力を蓄積した第１の応力補償膜を形成し、さらにシリコン基板上に素子分離構造を覆うように引っ張り応力を蓄積した第２の応力補償膜を形成する。 （もっと読む）

【課題】 結晶の乱れ及び結晶表面の荒れを低減させたイオン注入層を提供する。
【解決手段】 本発明に係るＳｉＣ半導体１のイオン注入層２は、４Ｈ型ＳｉＣの｛０３−３８｝面から１０°以内の角度αのオフ角を有する面方位の面に広がっている。 （もっと読む）