【課題】軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体装置を提供する。
【解決手段】Ｐ型半導体基板２０１の表面部にＮ型リサーフ領域２０２及びリサーフ領域２０２と隣り合うＰ型ベース領域２０６が形成されている。ベース領域２０６内にリサーフ領域２０２とは離隔してＮ型エミッタ領域２０８が形成されている。エミッタ領域２０８とリサーフ領域２０２との間の部分のベース領域２０６を覆うようにゲート絶縁膜２０３が形成され、ゲート絶縁膜２０３上にはゲート電極２０７が形成されている。リサーフ領域２０２の表面部に、ベース領域２０６と電気的に接続するＰ型頂上半導体層２０５が形成されている。リサーフ領域２０２の表面部には頂上半導体層２０５と離隔してＰ型コレクタ領域２１５が形成されている。コレクタ領域２１５及び頂上半導体層２０５は実質的に同じ濃度を有すると共に実質的に同じ深さに位置する。 （もっと読む）

【課題】高耐圧第二領域を設け、縦型パワーデバイスの高耐圧接合終端構造、集積回路ユニット間を分離する高耐圧接合終端構造、ｎチャネルまたはｐチャネルの高耐圧横型ＭＯＳＦＥＴの高耐圧接合終端構造などとし、配線が横切っても耐圧が低下せずに高耐圧が維持でき、かつ製造コストの低い高耐圧ＩＣを提供すること。
【解決手段】第一の出力配線６１と第二の出力配線６２下の電界強度を弱めるために、ＧＤＵ１を取り囲む第一の高耐圧接合終端構造ＨＶＪＴ１と、ＧＤＵ１内およびＬＳＵ内に形成される横型ＭＯＳＦＥＴを取り囲む第二の高耐圧接合終端構造ＨＶＪＴ２とが同一構造の高耐圧接合終端構造ＨＶＪＴで構成され、かつ一体となっている。 （もっと読む）

【課題】フィールド・プレート電極下の絶縁膜における電界集中を抑制することを課題とする。
【解決手段】本発明は、フィールド・プレート電極下の絶縁膜の端部形状を緩やかにしている。例えば、本発明に係る半導体装置は、半導体基板と；前記半導体基板上に形成されたゲート絶縁膜と；前記半導体基板上に形成された保護絶縁膜と；前記ゲート絶縁膜上に形成されたゲート電極と；前記保護絶縁膜上に形成され、前記ゲート電極と同電位のフィールド・プレート電極とを備える。そして、前記保護絶縁膜は、前記半導体基板の表面に形成され、当該基板内側には形成しない構造を採用する。 （もっと読む）

【課題】寄生容量が低減され、優れた高周波特性を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板と、ゲート絶縁膜と、ゲート電極と、ドレイン領域およびソース領域と、基板上に形成された第１の層間絶縁膜と、第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜とを備えている。ドレイン領域はゲート電極とゲート長方向に離れて形成されている。第１の層間絶縁膜上には、ゲート電極とドレイン領域との間に設けられたフィールドプレートと、ゲート電極に接続され、ソース領域を跨いで延びる金属膜とが形成され、第２の層間絶縁膜上にはゲート電極を跨いでフィールドプレートの上方およびソース領域の上方を被い、フィールドプレートに接続された金属膜１７ｂが形成される。 （もっと読む）

【課題】スイッチング回路の構成に好適な半導体装置で、高速スイッチングが可能な横型ＭＯＳトランジスタが形成されてなる半導体装置であって、スイッチング損失とサージ電圧（ノイズ）の両者を同時に抑制できる、小型で安価な半導体装置を提供する。
【解決手段】半導体基板の表層部に、横型ＭＯＳトランジスタＬＴａ、ツェナーダイオードＺＤａおよび容量素子Ｃａが形成されてなる半導体装置であって、ツェナーダイオードＺＤａと容量素Ｃａが、横型ＭＯＳトランジスＬＴａのドレインＤとゲートＧの間に直列接続されてなる半導体装置１０１とする。 （もっと読む）

【課題】高いソース・ドレイン耐圧ＢＶｄｓを有するとともに、低いオン抵抗であって電流駆動能力の高いＭＯＳトランジスタを提供することを目的とする。
【解決手段】ドリフト領域１２にオン抵抗低減用のＮウェル層２５，２６を形成し、オン抵抗を下げる。Ｎウェル層２５は、ゲート電極５の下方に形成し、Ｎウェル層２６とは一定距離だけ離間させる。この離間したスペースによって、ゲート電極５のドレイン層１１側の端部における耐圧を確保する。また、Ｎウェル層２６は、エピタキシャル層２の表面のＰ＋Ｌ層１３を含む領域に形成される。Ｎウェル層２６のドレイン層１１側の端部は、Ｐ＋Ｌ層１３のドレイン層１１側の端部の近傍に位置し、Ｎウェル層１０とは離間させる。この離間したスペースによって、Ｐ＋Ｌ層１３から空乏層が拡がりやすくなり、さらに耐圧が確保される。 （もっと読む）

【課題】電界効果トランジスタの周波数特性の低下を抑制し、かつ、オンゲートリーク電流及びオフゲートリーク電流の抑制を行う。
【解決手段】ゲート電極１２２及びドレイン電極１１８との間に位置する第４の電極１２６を具備し、ゲート電極とドレイン電極との距離をＬ_ｇｄとし、かつ、ドレイン電極と第４の電極との距離を（ＦＰ２−Ｄ）としたとき、０．２５≦（ＦＰ２−Ｄ）／Ｌ_ｇｄ≦０．５となるように、第４の電極を配設する。 （もっと読む）

【課題】ＤＭＯＳトランジスタを含む半導体装置において、チップ面積を小さくすること、及びオン抵抗が低く、電流駆動能力の高いＤＭＯＳトランジスタを提供することを目的とする。
【解決手段】Ｎ型のエピタキシャル層２の表面に逆導電型（Ｐ型）のＰ＋Ｗ層４を形成し、当該Ｐ＋Ｗ層４内にＤＭＯＳトランジスタ７０を形成する。エピタキシャル層２とドレイン領域とは、Ｐ＋Ｗ層４によって絶縁される。そのため、絶縁分離層１５で囲まれた一つの領域内に、ＤＭＯＳトランジスタと他のデバイス素子を混載できる。また、ゲート電極６の下方におけるＰ＋Ｗ層４の表面領域にＮ型のＦＮ層２０を形成する。ゲート電極６のドレイン層１２側の端部に隣接したＮ＋Ｄ層２３を形成する。また、ドレイン層１２のコンタクト領域の下方に、ドレイン層１２よりも深いＰ型不純物層（Ｐ＋Ｄ層２２，ＦＰ層２４）を形成する。 （もっと読む）

【課題】ＢＴＳ試験の影響のない半導体構造を有する高電圧ＭＯＳ素子を提供する。
【解決手段】高電圧ＭＯＳ素子は、基板上に横たわった第１高電圧ウェル（ＨＶＷ）領域２４と、基板上に横たわった第２ＨＶＷ領域２６と、基板上に横たわり、第１・第２ＨＶＷ領域の導電型とは反対の導電型となり、かつ、少なくとも一部が第１ＨＶＷ領域と第２ＨＶＷ領域との間に設けられる第３ＨＶＷ領域２８と、第１・第２・第３ＨＶＷ領域の中に設けられた絶縁領域３０と、第１ＨＶＷ領域から第２ＨＶＷ領域まで覆いかつ延伸するゲート誘電体と、ゲート誘電体上に設けられたゲート電極３８と、絶縁領域上に設けられ、前記ゲート電極から電気的に絶縁された遮蔽パターン４２と、を備える。ゲート電極と遮蔽パターンとの間隔は、好ましくは約０．４μｍ未満である。遮蔽パターンは、好ましくはゲート電極に印加されるストレス電圧よりも低い電圧に接続される。 （もっと読む）

【課題】デバイス特性の変動を抑えることが可能な半導体装置及びその製造方法を提供する。
【解決手段】Ｐ型のシリコン基板１０１に形成された高耐圧横型ＭＩＳＦＥＴであって、対向してシリコン基板１０１の表面に形成されたＮ型のソース領域１０４及びドレイン領域１０２と、ドレイン領域１０２の上に形成されたフィールド酸化膜１０７と、シリコン基板１０１の表面に形成されたゲート酸化膜１１２と、フィールド酸化膜１０７の上に形成され、シリコン基板１０１の上面において円弧部及び直線部を有するゲート電極１０８とを備え、ゲート電極１０８の直線部は、ゲート酸化膜１１２を介してソース領域１０４とドレイン領域１０２との間のシリコン基板１０１の上方に形成され、ゲート電極１０８の円弧部は、ソース領域１０４とドレイン領域１０２との間のシリコン基板１０１の上方に形成されない。 （もっと読む）

【課題】 ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【解決手段】 基層内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域とを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】 ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【解決手段】 基層内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域とを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

エピタキシャル層を含まない基板においてさまざまな半導体装置を製造するために全低温プロセスが用いられる。装置は分離されていないラテラルＤＭＯＳ、分離されていない拡張されたドレインまたはドリフトされたＭＯＳ装置、ラテラルトレンチＤＭＯＳ、分離されたラテラルＤＭＯＳ、ＪＦＥＴおよび空乏モード装置、ならびにＰ−Ｎダイオードクランプおよびレクチファイヤおよび接合端子を含む。プロセスが高温処理の必要をなくし、「注入されたままの」ドーパントプロファイルを使用するので、残りの装置を生成するのに使用されるプロセスを変更する必要なしに、装置がＩＣに加えられたり省略されたりすることを可能にするモジュール式アーキテクチャを構成する。
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【課題】ＬＤＤラテラルＤＭＯＳトランジスタは、第１の導電型式の基板上の第１の導電型式の低濃度に注入されたエピタキシャル層内に提供される。
【解決手段】第１の導電型式の高濃度に注入された埋込み層は、ＬＤＤラテラルＤＭＯＳトランジスタで、シリコン表面下の多数の等電位分布を除去することによって提供される。或る実施例で、ゲートプレートは、ゲート及びドリフト領域のゲートエッジの上部に提供される。任意のＮウエルは、シリコン表面下の電界を形成するためのより良い適応性を提供する。埋込み層もまた、ＬＤＤラテラルダイオードの電界を減少し、カソード−アノード間の逆再生特性を改良する。 （もっと読む）

【課題】オン抵抗の増加を抑制しつつ，簡素な製造プロセスでスナップバック特性を改善する絶縁ゲート型半導体装置およびその製造方法を提供すること。
【解決手段】半導体装置１００は，その表層部に，Ｐ^- ボディ領域１３およびＮ^- ドリフト領域１４ａ中が形成されている。さらに，Ｐ^- ボディ領域１３中には，Ｎ⁺ ソース領域１１が形成されている。また，Ｎ^- ドリフト領域１４ａ中には，Ｎ⁺ ドレイン領域１６が形成されている。また，半導体装置１００では，Ｐ^- ボディ領域１３とＮ^- ドリフト領域１４ａとの間に，Ｎ^- 中間領域１４ｂおよびＰ^- 第２ボディ領域１８が配置されている。Ｐ^- 第２ボディ領域１８は，Ｐ^- ボディ領域１３とフィールド酸化膜１１４との間に位置し，Ｐ^- ボディ領域１３からＮ^- 中間領域１４ｂを挟んで分離している。 （もっと読む）

【課題】軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体スイッチング素子及びそれを用いたスイッチング電源装置を提供する。
【解決手段】基板表面部にリサーフ領域３０２が形成されている。リサーフ領域３０２と隣り合うようにベース領域が形成されている。ベース領域上にはゲート電極３１０が形成されている。ベース領域内にはリサーフ領域３０２と離隔してエミッタ／ソース領域３０６が形成されている。リサーフ領域３０２内にベース領域とは離隔して第１コレクタ領域３０３、第２コレクタ領域３１４及びドレイン領域３１３が形成されている。第１コレクタ領域３０３は長さＸ１を有する複数の部分からなり、第２コレクタ領域３１４は長さＸ１よりも短い長さＸ２を有する複数の部分からなる。コレクタ領域３０３及び３１４の各部分の間にドレイン領域３１３が介在する。 （もっと読む）

【課題】 本発明が解決しようとする課題は、窒化珪素膜と高誘電体膜の多層構造を有する窒化物半導体電界効果トランジスタにおいて、電流コラプスを低減し、ゲートリーク電流を低減させゲート耐圧を向上させるとともに、暗電流を低減させることである。
【解決手段】 窒化物半導体により構成される電界効果トランジスタであって、ソースとドレインの間の半導体表面上に半導体側から窒化珪素膜、酸化珪素膜又は酸化アルミニウム膜、及び高誘電体膜の多層構造を有する電界効果トランジスタによって解決される。 （もっと読む）

【目的】直線状のセルを有する半導体装置において、端部の曲率部分でのオン耐圧を向上させることができる高耐圧横型ＭＯＳＦＥＴを提供すること。
【解決手段】ｎ型半導体基板１の表面層に離してｎウェル領域４とｐ型オフセット領域２を形成し、ｎ型ウェル領域４の表面層にｐ型ソース領域５とｎ型コンタクト領域６を形成し、ｐ型オフセット領域２の表面層にｐ型ドレイン領域３を形成し、ｎ型ウェル領域４上とｎ型半導体基板１上に第１ゲート酸化膜７を形成し、この第１ゲート酸化膜７と接してｐ型オフセット領域２上にＬＯＣＯＳ８を形成し、第１ゲート酸化膜７上にゲート電極１０を形成する。曲率部分のｎ型ウェル領域４上までを第１ゲート酸化膜7より厚い第２ゲート酸化膜（ＬＯＣＯＳ８）で被覆することでｎ型ウェル領域５の表面の電界集中を緩和することができてオン耐圧の向上を図ることができる。 （もっと読む）

【課題】ＳＩＭＯＸ法による薄い埋め込み酸化膜を用いても高耐圧と低スイッチング損失が得られるＳＯＩ横型半導体装置の提供。
【解決手段】ｐ型半導体領域１と、このｐ型半導体領域１の上部に形成した埋め込み酸化膜層２と、埋め込み酸化膜層２の上部に薄膜の活性層３を有するＳＯＩ横型半導体装置であって、活性層３の一部にｐ型のアノード領域６と、埋め込み酸化膜層２に接してアノード領域６から活性層３に注入される少数キャリアを活性層３内に閉じ込め、尚かつ、高耐圧構造を形成するためにｎ型のドレイン領域５を有するＳＯＩ横型半導体装置とする。 （もっと読む）

【課題】ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を向上させることが可能な半導体装置およびその製造方法を提供すること。
【解決手段】半導体層１２上に設けられたゲート電極３２と、ゲート電極３２を挟んで設けられたソース電極３４およびドレイン電極３０と、ドレイン電極３０の長手方向であるフィンガ方向の延長上に位置する素子分離領域３６とドレイン電極３０との間の領域上に設けられた第１フィールドプレート４２と、を具備することを特徴とする半導体装置およびその製造方法である。 （もっと読む）