【課題】半導体素子、例えばＦＥＴのソース領域にショットキー電極を形成し、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフまたはエンハンスメントモード動作する半導体素子及び製造方法を提供する。
【解決手段】基板１０上に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、該窒化物半導体層３０にオミック接合されたドレイン電極５０と、該ドレイン電極５０と離間して配設され、該窒化物半導体層３０にショットキー接合されたソース電極６０と、該ドレイン電極５０と該ソース電極６０との間の窒化物半導体層３０上及び該ソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、該ドレイン電極５０と離間して誘電層４０上に配設され、一部が誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】ＦＥＴのソース領域にショットキー電極を形成し、内部にオミックパターン電極を備え、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフ動作すると共に高耐圧及び高電流で動作可能な、半導体素子及び製造方法を提供する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０と離間され、窒化物半導体層３０にショットキー接合されるソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上及びソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、ドレイン電極５０と離間されるように誘電層４０上に配設され、一部が誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上部に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】低オン抵抗、高耐圧及び高信頼性を達成する。
【解決手段】窒化物半導体装置１１０は、第１半導体層３、第２半導体層４、第１電極１０、第２電極７、第３電極８、第１絶縁膜６及び第２絶縁膜５を備える。第１半導体層３は、窒化物半導体を含む。第２半導体層４は、第１半導体層３上に設けられ、孔部４ａを有する。第２半導体層４は、第１半導体層３よりも広い禁制帯幅を有する窒化物半導体を含む。第１電極１０は、孔部４ａ内に設けられる。第１電極１０の一方側に第２電極７、他方側に第３電極８が設けられ、それぞれ第２半導体層４と電気的に接続される。第１絶縁膜６は、酸素を含有する膜であって、第１電極１０と孔部４ａの内壁とのあいだ、及び第１電極１０と第２電極７とのあいだに設けられ、第３電極８と離間して設けられる。第２絶縁膜５は、窒素を含有する膜であって、第１電極１０と第３電極８とのあいだで第２半導体層４に接して設けられる。 （もっと読む）

【課題】高電子移動度トランジスタの耐圧を高くする。
【解決手段】第１の高電子移動度トランジスタ４と、負の閾値電圧を有する第２の高電子移動度トランジスタ６とを有し、第２の高電子移動度トランジスタ６のソースＳ２は、第１の高電子移動度トランジスタ４のゲートＧ１に接続され、第２の高電子移動度トランジスタ６のゲートＧ２は、第１の高電子移動度トランジスタ４のソースＳ１に接続されている。 （もっと読む）

【課題】 高耐圧ＭＯＳ型トランジスタなどの高耐圧半導体装置における耐圧を向上させ、またドレインオフセット層などの内部電界強度が経時的に変化し、耐圧が変動することを防止する。
【解決手段】 半導体装置、例えば高耐圧ＭＯＳ型トランジスタは、半導体層２、それと反対導電型の低不純物濃度ソース層３および低不純物濃度ドレイン層４、高不純物濃度ソース層５および高不純物濃度ドレイン層６、厚い絶縁膜８、ゲート絶縁膜９、ゲート電極１０を有する。さらにゲート電極１０の両側に例えば狭いギャップをもって隣接すると共に電気的フローティングとされた導電性プレート１１が厚い絶縁膜８上に設置される。 （もっと読む）

【課題】高耐圧ＭＯＳ型トランジスタなどの高耐圧半導体装置における耐圧を向上させ、またドレインオフセット層などの内部電界強度が経時的に変化し、耐圧が変動することを防止する。
【解決手段】半導体装置、例えば高耐圧ＭＯＳ型トランジスタは、半導体層２、それと反対導電型の低不純物濃度ソース層３および低不純物濃度ドレイン層４、高不純物濃度ソース層５および高不純物濃度ドレイン層６、ドレイン側オフセット絶縁膜８ａ、ソース側オフセット絶縁膜８ｂ、ゲート絶縁膜９、ゲート電極１０を有する。ゲート電極１０の表面には表面絶縁膜２０が形成されており、ドレイン側オフセット絶縁膜８ａ上の、ゲート電極１０と隣接する領域には、少なくとも一部が表面絶縁膜２０と接する状態で形成された第１導電性プレート１１ａが設けられている。 （もっと読む）

【課題】良好なノーマリ・オフ動作を可能とすることに加え、アバランシェ耐量が大きく、外部のダイオードを接続することを要せず、確実に安定動作を得ることができる信頼性の高い高耐圧のＨＥＭＴを得る。
【解決手段】化合物半導体積層構造２に形成された電極用リセス２Ｃを、ゲート絶縁膜６を介して電極材料で埋め込むようにゲート電極７を形成すると共に、化合物半導体積層構造２に形成された電極用リセス２Ｄを、少なくとも電極用リセス２Ｄの底面で化合物半導体積層構造２と直接的に接するように電極材料で埋め込み、化合物半導体積層構造２とショットキー接触するフィールドプレート電極８を形成する。 （もっと読む）

【課題】高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現する。
【解決手段】化合物半導体装置を、キャリア走行層２及びキャリア供給層３を含む窒化物半導体積層構造４と、窒化物半導体積層構造の上方に設けられたソース電極５及びドレイン電極６と、窒化物半導体積層構造の上方のソース電極とドレイン電極との間に設けられたゲート電極７と、ゲート電極とドレイン電極との間に少なくとも一部が設けられたフィールドプレート８と、窒化物半導体積層構造の上方に形成された複数の絶縁膜９、１０とを備えるものとし、フィールドプレートとドレイン電極との間でゲート電極の近傍よりも複数の絶縁膜の界面の数を少なくする。 （もっと読む）

【課題】高速スイッチング動作を行う場合でも、アバランシェブレークダウンを抑制でき、スイッチング損失低減や素子破壊を抑制することが可能な構成とする。
【解決手段】横型ＦＷＤ７などの横型素子において、ＳＲＦＰ２１の全抵抗Ｒの抵抗値を９０ｋΩ〜９０ＭΩ、好ましくは２７０ｋΩ〜２７ＭΩ、より好ましくは９００ｋΩ〜９ＭΩとすることにより、２ｎｄピーク時のアノード電流Ｉ_Aなどの電流が大きくなることを抑制できる。これにより、高速スイッチング動作を行う場合でもアバランシェブレークダウンを抑制でき、横型ＦＷＤ７のスイッチング損失低減や素子破壊を抑制することが可能となる。 （もっと読む）

【課題】ＭＯＳ型デバイスのゲート絶縁膜の破壊を防止すると共に、信頼性を向上させ、かつ、チップサイズの増加を抑制した、窒化物系半導体装置を提供することができる、窒化物系半導体装置を提供することを目的とする。
【解決手段】ショットキー電極３０が、ソース電極２４とドレイン電極２６とが対向する領域の、ソース電極２４とドレイン電極２６とが対向する方向と略直交する方向にゲート電極２８と並んで形成されている。ショットキー電極３０は、ＡｌＧａＮ層２０とショットキー接合されており、ソース電極２４に電気的に接続されている。 （もっと読む）

【課題】ゲート電極の端部でのバイアス電界集中が緩和され、且つ動作時のオン抵抗の増大が抑制された化合物半導体装置を提供する。
【解決手段】キャリア供給層２２、及びキャリア供給層２２との界面近傍において二次元キャリアガス層２３が形成されるキャリア走行層２１を有する化合物半導体層２０と、化合物半導体層２０の主面２００上に配置されたソース電極３及びドレイン電極４と、ソース電極３とドレイン電極４間で主面２００上に配置されたゲート電極５と、ゲート電極５とドレイン電極４間で主面２００上方に配置されたフィールドプレート６と、フィールドプレート直下の二次元キャリアガス層が形成される領域内に配置された、上方にフィールドプレート若しくはゲート電極が配置されていない二次元キャリアガス層が形成される領域よりも導電率が低い低導電性領域２１０とを備える。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】オン電圧の低減と、破壊耐量確保、高速スイッチングを同時に実現できる横型ＩＧＢＴを提供する。
【解決手段】ｎ型バリア層１５を形成することでエミッタ側のキャリア濃度を高くしてオン電圧の低減を図りつつ、ｎ型バリア層１５を隣り合うエミッタ間に形成しないようにすることで、ターンオフ時間の改善を図る。また、このような構造により、スイッチング時の破壊耐量の向上も図ることも可能となる。したがって、オン電圧の低減と、破壊耐量確保、高速スイッチングを同時に実現できる横型ＩＧＢＴとすることが可能となる。 （もっと読む）

【課題】電界効果トランジスタにおいて、フィールドプレート終端での高電界の集中を緩和し、もって高耐圧半導体装置として利用可能とする。
【解決手段】本電界効果トランジスタ３０は、ＧａＮ系エピタキシャル基板３２の電子走行層上に、ゲート電極３８を挟んで配置されたソース電極３４及びドレイン電極３６を備え、ゲート電極３８及びソース電極３４はドレイン電極３６を囲み、ソース電極３４の上部に、ゲート電極３８の上方を通過してドレイン電極３６側に庇状に突き出したフィールドプレート１７０が形成され、ＧａＮ系エピタキシャル基板３２の表面層とフィールドプレート１７０との間に、誘電体膜４６が形成され、誘電体膜４６は、フィールドプレート１７０の直下領域においてフィールドプレート終端面と面一状態となるように切れ込み、その下端からドレイン電極３６に接続するようにドレイン電極３６に向かって延びている。 （もっと読む）

【課題】電界効果トランジスタにおいて、フィールドプレート終端での高電界の集中を緩和し、もって高耐圧半導体装置として利用可能とする。
【解決手段】本電界効果トランジスタ３０は、ＧａＮ系エピタキシャル基板３２の電子走行層上に、ゲート電極３８を挟んで配置されたソース電極３４及びドレイン電極３６を備え、ゲート電極３８の上部に、ドレイン電極３６側及びソース電極３４側に庇状に突き出したフィールドプレート４０が形成され、基板３２の表面層とフィールドプレート４０との間に誘電体膜４６が形成され、誘電体膜４６は、フィールドプレート４０のドレイン電極３６側及びソース電極３４側の終端面と面一状態となるように切れ込み、ドレイン電極３６側の下端からドレイン電極３６に接続するようにドレイン電極３６に向かって延びており、且つ、ソース電極３４側の下端からソース電極３４に接続するようにソース電極３４に向かって延びている。 （もっと読む）

【課題】電界集中を緩和し、高い耐圧を得ることが可能な半導体装置を提供する。
【解決手段】
半導体層上において、第１フィールドプレートＦＡは、第１絶縁膜上に、第１電極１０２と第２電極１０３との間に相互に間隔を置いて配置され、第２フィールドプレートＦＢは、第２絶縁膜上に、第１電極１０２上方から第２電極１０３上方までの間に相互に間隔を置いて配置され、
第１電極および第２電極側末端のＦＢは、第１電極または第２電極およびそれに隣り合うＦＡに重なり、
前記第１電極および第２電極側末端ＦＢ以外の一方のＦＡまたはＦＢは、第１電極から第２電極への方向と垂直方向に隣り合う複数の他方のＦＡまたはＦＢに重なり合い、前記第１電極および第２電極側末端ＦＢ以外の他方のＦＡまたはＦＢは、第１電極から第２電極への方向に隣り合う２つの前記一方のＦＡまたはＦＢに重なり合う半導体装置。 （もっと読む）

【課題】 ミリ波以上の周波数において、安定して、高い利得および動作周波数が得られる電界効果トランジスタを提供する。
【解決手段】 基板１１上の動作層１３の上に、ソース電極１４、ドレイン電極１５、ゲート電極１８、絶縁膜１７が形成され、
ゲート電極１８は、ソース電極１４とドレイン電極１５の間に配置され、
絶縁膜１７は、ゲート電極１８とドレイン電極１５の間に配置され、
フィールドプレート電極１９は、絶縁膜１７上に形成され、かつ、ソース電極１４と電気的に接続され、
ゲート電極１８上部は、ソース電極１４側およびドレイン電極１５側に突出し、
フィールドプレート電極１９下端は、ゲート電極１８下端よりも下方に配置され、
フィールドプレート電極１９上端は、ゲート電極１９上部においてドレイン電極１５側に最も突出した部分よりも下方に配置されている電界効果トランジスタ。 （もっと読む）

【課題】パワーＭＯＳＦＥＴを備える半導体装置のコストの低減を図る。
【解決手段】半導体装置１では、Ｐ型の半導体基板２上に、Ｎ型の半導体層３が積層されている。そして、半導体装置１は、ＬＤＭＯＳ領域５に、ボディ領域８、ドレインバッファ領域９、ソース領域１１およびゲート電極１４などからなるＬＤＭＯＳＦＥＴを備えている。すなわち、半導体装置１は、ＬＤＭＯＳＦＥＴを備えながら、厚膜ＳＯＩ基板ではなく、Ｎ型の半導体層３が直上に設けられたＰ型の半導体基板２を採用している。そして、フィールド絶縁膜１３上に７つのフィールドプレート１５が設けられ、そのフィールドプレート１５の間隔がボディ領域８側（ソース領域１１側）ほど小さくされている。 （もっと読む）

トランジスタを有する半導体チップが記載されている。前記トランジスタは、ゲート誘電体にわたって設けられたゲート電極を有する。前記ゲート電極は、前記ゲート誘電体上に設けられた第1ゲート材料、及び前記ゲート誘電体上に設けられた第2ゲート材料を有する。前記第1ゲート材料は前記第2ゲート材料とは異なる。前記第2ゲート材料はまた、前記ゲート電極のソース領域又はドレイン領域にも設けられている。
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【課題】本発明は、逆流電流への耐性を高めるレイアウトパターンを有する半導体装置を提供することを目的とする。
【解決手段】半導体基板１０の表面領域に形成され、対向して延在するソース領域２０及びドレイン領域３０、３１、３２、３３と、前記半導体基板の表面上に形成され、前記ソース領域２０及びドレイン領域の間で前記ソース領域に沿って延在するゲート４０とを含む複数のトランジスタセルと、前記複数のトランジスタセルの周囲を囲み、前記半導体基板１０の基準電位を定める基板電極８０とを備えた半導体装置１００、１０１、１０２において、
前記半導体基板の表面領域の、前記ゲートに両側を挟まれた前記ドレイン領域の延在方向における端部と、前記基板電極との間の前記ドレイン領域の延長線上に、前記ドレイン領域と同電位の電流集中緩和電極７０、７１、７２が設けられたことを特徴とする。 （もっと読む）