【課題】ＩＩＩ族窒化物ヘテロ接合半導体素子を電源回路に使用したときの破壊を防止する電源回路を提供する。
【解決手段】ブースト変換回路などの電源回路で用いられるＩＩＩ族窒化物ヘテロ接合半導体素子は、オーミック接合ソース・ドレイン電極と、前記ソース・ドレイン電極間のゲート電極および、前記ソース・ドレイン電極の近傍に電源スイッチと一体化されたショットキ接合電極を備える。前記ショットキ接合にはフィールドプレート電極が設けられる。 （もっと読む）

【課題】 ＬＯＣＯＳオフセット構造を採らなくても、トランジスタの耐圧が高い半導体装置の提供を提供する。
【解決手段】 ＭＯＳトランジスタ１００のゲート電極１１とドレインプラグ１７との間のシリコン基板１上に、絶縁膜７を介して電界集中緩和用のスポットプラグ１９が設けられており、このスポットプラグ１９は、ゲート電極２１の上方まで延ばされたソース電極２１に接続している。このような構成であれば、ゲート電極１１下とドレイン領域５との境界部分は、スポットプラグの影響を受けて電界集中が緩和され、その勾配が緩やかになる。 （もっと読む）

【課題】 ドレイン電流を低下させることなくドレイン耐圧を向上させることができる半導体装置を提供する。
【解決手段】 半導体装置１００は、半導体層（２）上に設けられたゲート電極（３）と、ゲート電極（３）を挟むように半導体層（２）上に設けられたソース電極（５）およびドレイン電極（９）と、半導体層（２）上のゲート電極（３）とドレイン電極（９）との間に設けられた電極（１０）とを備え、電極（１０）の半導体層（２）側の先端部におけるゲート・ドレイン電極間方向の幅は、１０ｎｍ以上３００ｎｍ以下であることを特徴とする。 （もっと読む）

【課題】 オフ状態で空乏化するドリフト領域の構造を改良することにより、高耐圧で、オン抵抗の低減した半導体装置を提供する。
【解決手段】 ドレイン・ドリフト領域１９０は、短冊状のｎ型分割ドリフト経路域１と短冊状のｐ型仕切領域２とが平面上で交互に繰り返し配列されたストライプ状並行構造となっている。複数のｎ型分割ドリフト経路域１の一方端はｐ型のチャネル拡散領域７にｐｎ接合し、それらの他端はｎ＋型のドレイン領域９に接続しており、ｎ＋型のドレイン領域９側から分岐して並列接続のドリフト経路群１００を形成している。ｎ型分割ドリフト経路域１とｐ型仕切領域２との幅が１μm以下になると劇的な低オン抵抗化が可能である。 （もっと読む）

【課題】 ゲート電極にオーバーラップした低濃度拡散層からなる電界緩和層を有する高耐圧ＭＯＳトランジスタ及びその製造方法を提供すること。
【解決手段】 ゲート電極１０６は、チャネル領域上に延在する面状部分１０６−４を含む第１領域と、ストライプ形状部分１０６−１、１０６−２、１０６−３からなるスリット群１０７を含む第２領域とを有する。ゲート電極１０６を不純物イオンの注入マスクとして、半導体基板１中に、スリット群１０７に対応して自己整合する複数の不純物注入領域を形成する。熱拡散処理で一体化した不純物拡散領域１０９を形成する。ここで、電界緩和領域は、一体化した不純物拡散領域１０９に含まれ、且つ、ゲート電極１０６の第２領域の下方に延在する。この電界緩和領域は、スリット 群１０７を構成するスリットの数を調整することで、ゲート電極１０６と、界緩和領域とのオーバーラップ寸法Ｌｄを調整する。 （もっと読む）

【課題】 高い耐圧を維持しつつオン抵抗を低減化することができる半導体素子を提供する。
【解決手段】 ＧａＮチャネル層１上にＡｌＧａＮバリア層２が形成され、この上にソース電極３、ドレイン電極４が形成され、この２つの電極に挟まれた位置に、バリア層２とショットキー接合を形成するゲート電極５が形成されている。ゲート電極２は、長手部分と短手部分が周期的に現れる櫛型形状を有する。 （もっと読む）

【課題】第１の負性抵抗領域が無い、高サージ耐量の半導体装置を提供すること。
【解決手段】ｐ半導体基板１の表面にｎウェル領域２を形成し、ｎウェル領域２の表面層にｐウェル領域３を形成し、ｐウェル領域３の表面層からｎウェル領域２の表面層に渡ってｎオフセット領域９を形成し、このｎオフセット領域９の表面層にｎドレイン領域８を形成する。ｐウェル領域３のｎドレイン領域８側は横方向拡散によりｎドレイン領域８側に向かって不純物濃度が低くなるため、ｎドレイン領域８側に向かって不純物濃度か高くなる第２のｎオフセット領域１５が形成され、その結果、ｎオフセット領域９は不純物濃度が一定で低い第１のｎオフセット領域９ａと、ｎドレイン領域８側に向かって不純物濃度が高くなる第２のｎオフセット領域１５で構成される。この第２のオフセット領域の長さＭをｎドレイン領域８の縦方向の拡散深さＮより大きくする。 （もっと読む）

【課題】耐圧ＢＶｄｓｓが確保され、さらにセット電流の経時的な変化が抑制されるとともに、増幅素子のオン抵抗が小さい電界効果トランジスタを提供する。
【解決手段】本発明に係る電界効果トランジスタは、半導体基板２上に離間して形成されたソース電極３０およびドレイン電極２９と、ソース電極３０とドレイン電極２９との間に配置されたゲート電極２２と、を備え、
ゲート電極２２とドレイン電極２９との間の領域において、半導体基板２の上部に絶縁膜２１を介してフィールドプレート電極（２４，２６）が設けられ、
半導体基板２の表面は平坦であり、半導体基板２とフィールドプレート電極（２４，２６）との距離が、ゲート電極２２からドレイン電極２９に向かうに従って増大するように構成されている。 （もっと読む）

【課題】高耐圧型半導体装置の構造の改良を図ることにより“ＯＦＦ”状態において高耐圧であり、かつ、“ＯＮ”状態において低抵抗な高耐圧型半導体装置を提供する。
【解決手段】ドレイン領域１６の内部にｎ型の不純物拡散領域１５が形成され、さらに、ドレイン電極１２は、ｎ型の不純物拡散領域１５に接続されている。これにより、ドレイン領域１６に達したホール電流はｎ型の不純物拡散領域１５に注入される。その結果、このｎ型の不純物拡散領域１５からドレイン領域を通ってｎ^-エピタキシャル層２へ電子電流が流れ出す。したがって、ソース電極１１とドレイン電極１２との間でホール電流と電子電流が同時に流れる形で高耐圧型半導体装置が“ＯＮ”状態となるために、“ＯＮ”状態における抵抗を大幅に削減することが可能となる。 （もっと読む）

【課題】高耐圧型半導体装置の構造の改良を図ることにより“ＯＦＦ”状態において高耐圧であり、かつ、“ＯＮ”状態において低抵抗な高耐圧型半導体装置を提供する。
【解決手段】ｎ^-不純物拡散領域４がソース領域３を覆うように形成されている。これにより、ｎ^-エピタキシャル層２の空乏層化を促進することができる。したがって、“ＯＦＦ”状態において、高耐圧が可能な高耐圧型半導体装置を提供することが可能となる。 （もっと読む）

【課題】高周波電力増幅用電界効果型半導体装置において、耐圧を確保しながらの小型化と高効率化の両立が困難になる。
【解決手段】高周波電力増幅用出力段LDMOSに、歪Siチャネルを用いることで更なる効率向上を実現する。更に、チャネル領域を有する歪Si層の膜厚、欠陥の不活性化、或いはフィールドプレート構造の最適化などによってリーク電流を低減しつつ最大限に効率を高める。 （もっと読む）

【解決手段】ノンドープＧａＮからなるチャネル層（１）と、チャネル層（１）の表面上に形成されたｎ型のＡｌ_0.2Ｇａ_0.8Ｎからなるバリア層（２）と、バリア層（２）上に選択的に形成されたｐ型のＡｌ_0.1Ｇａ_0.9Ｎからなる半導体層（３）と、半導体層（３）の両側のうちの一方側に位置するバリア層（２）上に形成されたドレイン電極（４）と、少なくとも半導体層（３）とドレイン電極（４）との間で半導体層（３）に隣接する位置のバリア層（２）上に形成された絶縁膜（７）と、絶縁膜（７）上に形成されたフィールドプレート電極（８）とを有するパワー半導体素子。
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【課題】 ＬＤＭＯＳトランジスタを高耐圧にするとともに、オン抵抗を低減させる。
【解決手段】 半導体装置１００は、Ｐ型シリコン基板１０２と、Ｐ型シリコン基板１０２上に形成されたゲート電極１２０と、ゲート電極１２０の横方向に形成されたドレイン（第二Ｎ型拡散領域１０９）と、ドレイン（第二Ｎ型拡散領域１０９）上に形成されたドレイン電極１３０と、ゲート電極１２０とドレイン電極１３０との間に設けられ、ゲート絶縁膜１１２よりも膜厚の厚い絶縁膜（フィールド酸化膜１０６）と、前記絶縁膜上において、ドレイン電極１３０に沿って形成された電界制御電極１１８と、により構成されたＬＤＭＯＳトランジスタを含む。 （もっと読む）

注入フリーエンハンスメントモード金属酸化膜半導体電界効果トランジスタ（ＥＭＯＳＦＥＴ）を提供する。ＥＭＯＳＦＥＴは、ＩＩＩ−Ｖ化合物半導体基板と、ＩＩＩ−Ｖ化合物半導体基板上のエピタキシャル層構造とを有する。エピタキシャル材料層は、チャネル層と、少なくとも１つのドープ層とを有する。ゲート酸化膜層は、エピタキシャル層構造の上にある。ＥＭＯＳＦＥＴは、更に、ゲート酸化膜層上の金属ゲート電極と、エピタキシャル層構造上のソース及びドレイン・オーミックコンタクトと、を含む。
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【課題】 半導体装置の性能を向上させる。
【解決手段】 ＬＤＭＯＳＦＥＴのゲート電極３０およびｎ⁺型ソース領域５３上にサリサイド工程により金属シリサイド膜６４を形成し、ｎ^-型オフセットドレイン領域３３、ｎ型オフセットドレイン領域５１およびｎ⁺型ドレイン領域５２上にはこの金属シリサイド膜を形成しない。ゲート電極３０のドレイン側の側壁上には、絶縁膜を介して、シリコン膜からなるサイドウォールスペーサが形成され、このサイドウォールスペーサによりフィールドプレート電極４４が形成される。フィールドプレート電極４４はゲート電極３０上に延在しておらず、サリサイド工程ではゲート電極３０の上面の全面に金属シリサイド膜６４が形成される。 （もっと読む）

【課題】強化された遮蔽構造を備えた金属酸化膜半導体（ＭＯＳ）デバイスを提供すること。
【解決手段】ＭＯＳデバイスは、基板上に形成された半導体層を含み、その基板は水平面とその水平面に垂直な方向の法線とを画定する。第１のソース／ドレイン領域および第２のソース／ドレイン領域が、半導体層内で、その上面近傍に形成され、第１のソース／ドレイン領域と第２のソース／ドレイン領域は互いに離隔されている。ゲートが、半導体層の上面近傍に形成され、少なくとも部分的には第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に配置される。第１の誘電領域が、ＭＯＳデバイス内に形成され、半導体層の上面から下方に第１の距離まで半導体層の中へ延在するトレンチの境界を画定し、第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に形成されている。 （もっと読む）

高電圧半導体装置用のウエハーが、先ず砒素をＰ型シリコン基板ウエハーの上面に約０．１ミクロンの深さまで注入することによって形成される。次にＮ型の非傾斜エピタキシャル層が、砒素が意図的に動かされないように、どんな拡散工程も無しに基板上に成長させられる。次に装置の接合がエピタキシャル成長層中に拡散させられる。 （もっと読む）

深いｐ型ウェル（ＤＰ）内のｎ型ドープされたソース領域（２）、チャネル領域（１３）、有利にはゲート酸化膜（８）によって絶縁されたゲートフィールドプレート（６）の下方にある、対抗ドーピング領域（１２）によって形成されたドリフト領域（１４）および深いｎ型ウェル（ＤＮ）内に配置されたｎ型ドープされたドレイン領域（３）はこの順番で、基板（１）の上面に配置されている。 深いｐ型ウェル（ＤＰ）と深いｎ型ウェル（ＤＮ）の間のラテラル方向結合部（１１）は、ドリフト区間（１４）において、ドレイン領域（３）の近傍に設けられており、これによって、チャネル領域（１３）内での高い電圧降下がトランジスタ領域内で回避され、高い閾値電圧並びに高いブレークダウン電圧がソースとドレインの間で得られる。
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【課題】 ゲート絶縁膜と半導体層との間に良好な界面が形成され、ゲートリーク電流の小さい窒化物含有半導体装置を提供する。
【解決手段】 本発明の実施の一形態に係る窒化物含有半導体装置は、チャネル層として形成されたノンドープの第１の窒化アルミニウムガリウム（Ａｌ_ｘＧａ_１−ｘＮ（０≦ｘ≦１））層と、第１の窒化アルミニウムガリウム層上にバリア層として形成されたノンドープ又はｎ型の第２の窒化アルミニウムガリウム（Ａｌ_ｙＧａ_１−ｙＮ（０≦ｙ≦１，ｘ＜ｙ））層と、第２の窒化アルミニウムガリウム層上にゲート絶縁膜下層として形成された窒化アルミニウム（ＡｌＮ）膜と、窒化アルミニウム膜上にゲート絶縁膜上層として形成された酸化アルミニウム（Ａｌ_２Ｏ_３）膜と、第２の窒化アルミニウムガリウム層にそれぞれ電気的に接続されるように第１及び第２の主電極として形成されたソース電極及びドレイン電極と、酸化アルミニウム膜上に制御電極として形成されたゲート電極と、を備えているものである。 （もっと読む）

【課題】 高電圧駆動のＭＩＳトランジスタを有する半導体装置であって、耐圧の向上と、微細化の向上が図られた半導体装置を提供する。
【解決手段】 本発明の半導体装置は、半導体層１０と、
前記半導体層１０の上方に設けられたゲート絶縁層２０と、
前記ゲート絶縁層２０の上方に設けられたゲート電極２２と、
前記半導体層１０に設けられたソース領域またはドレイン領域となる不純物領域２８ａ，ｂと、
前記ゲート電極２２と電気的に接続されたフィールドプレート電極４４と、
前記フィールドプレート電極４４を覆う絶縁層と、を含み、
前記絶縁層は、比誘電率が異なる領域を有し、比誘電率が高い領域は、前記導電層の一の端部に接している。 （もっと読む）