電力(パワー)半導体装置は、伝導性(導電性)ゲートであって、半導体基板(1)において形成されるトレンチ(溝)(11)の上側部分において提供されるもの、及び伝導性フィールド(電場)プレートであって、トレンチにおいて、伝導性ゲートに対して平行で、伝導性ゲートのものよりも深い深さにまで拡がるものを備える。フィールドプレートは、トレンチの壁及び底部分から、ゲート絶縁性層よりも厚いフィールドプレート絶縁性層によって絶縁される。1種の具体例において、フィールドプレートはトレンチ内でゲートから絶縁される。第1の伝導率の種類の不純物ドープされた領域は、基板の表面にてトレンチの第1及び第2の側に隣接して提供され、及びソース及びドレインの領域を形成し、及び第2の伝導率の種類の本体領域(7)を、ソース領域の下でトレンチ(11)の第1の側上に形成する。伝導性ゲートは、本体領域(7)から、ゲート絶縁性層によって絶縁される。半導体装置を製造する方法は慣習的なCMOSのプロセスと適合性である。
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【課題】ターンオフ時に、リサーフ領域内に残留している少数キャリアを効率良く引き抜き、スイッチング損失の低減を図る半導体装置を提供する。
【解決手段】半導体基板１００の表面に、リサーフ領域１０１とベース領域１０２とが互いに隣接するように形成されている。ベース領域１０２上には、ゲート電極１０６が形成されている。ベース領域１０２内には、エミッタ領域１０４が形成されている。リサーフ領域１０１内には、コレクタ領域１０７が形成されていると共に、ベース領域１０２と電気的に接続する頂上半導体層１１０が、コレクタ領域１０７と隔離するように形成されている。リサーフ領域１０１上には、第２ゲート電極１１３が形成されている。また、コレクタ領域１０７と電気的に接続するコレクタ電極１０９と、ベース領域１０２、エミッタ領域１０４、及び第２ゲート電極１１３と電気的に接続するエミッタ電極１１５とが設けられている。 （もっと読む）

【目的】トレンチ横型パワーＭＯＳＦＥＴにおいて、信頼性を高めること。また、デバイスピッチを小さくすること。
【構成】半導体基板にｎ型ウェル領域２、ｐ型オフセット領域４を形成し、トレンチ５を平面形状が環状になるように形成する。トレンチ５の第１の側壁に沿ってゲート酸化膜１３を形成し、トレンチ５の第２の側壁に沿ってフィールドプレート酸化膜１４を形成し、半導体基板表面上およびトレンチ内面にポリシリコンを堆積する。その後、半導体基板表面およびトレンチ底面のポリシリコンを除去するために異方性エッチングを行う。その後、ｎ型ソース領域７を形成するとともに、ｎ型ドレイン領域６を形成する。層間絶縁膜でトレンチ５の内部を埋めるとともに、ｎ型ソース領域７およびｎ型ドレイン領域６の表面を覆い、その層間絶縁膜にコンタクトホールを開口する。そして、ソース電極１０とドレイン電極９を形成する。 （もっと読む）

【課題】 スナップバック現象の発生が抑えられた横型の半導体装置を提供すること。
【解決手段】 半導体装置１０は、ドレイン領域３２と、ボディ領域３８と、ボディコンタクト領域３７と、ソース領域３６を備えている。ソース領域３６は、半導体上層２４の上表面３０に形成されている凸部５２内に形成されている。ボディコンタクト領域３７は、凸部５２以外に設けられている。ソース領域３６が、ドレイン領域３２とボディ領域３８とボディコンタクト領域３７が横方向に並んでいる水平面内から外れた位置に形成されている。 （もっと読む）

【課題】３００Ｖ程度の高いソース・ドレイン耐圧Ｂｖｄｓを有するとともに、低いオン抵抗を有した高耐圧ＭＯＳトランジスタを提供する。
【解決手段】ソース層５５の側からゲート電極５４の下方へ延びたＮ型のボディ層６３が形成されている。第１のドリフト層６５より深くエピタキシャル半導体層５１の中に拡散され、第１のドリフト層６５の下方からゲート電極５４の下方へ延びて、このゲート電極５４の下方でボディ層６３とＰＮ接合を形成するＰ型の第２のドリフト層６４が形成されている。この第２のドリフト層６４とソース層５５との間のボディ層６３の表面がチャネル領域ＣＨ２となる。第１のドリフト層６５は電界集中の生じやすいゲート電極５４の左端Ｅ１から離して形成される。 （もっと読む）

【課題】高いゲート耐圧、高いソース・ドレイン耐圧を有するとともに、低いオン抵抗を有した高耐圧ＭＯＳトランジスタを提供する。
【解決手段】エピタキシャル・シリコン層２上には、ＬＯＣＯＳ膜４を介してゲート電極５が形成されている。ＬＯＣＯＳ膜４の左側にはＰ型の第１のドリフト層６が形成され、ゲート電極５を間に挟んでＬＯＣＯＳ膜４の右側のエピタキシャル・シリコン層２の表面には、第１のドリフト層６と対向してＰ＋型のソース層７が配置されている。第１のドリフト層６より深くエピタキシャル・シリコン層２の中に拡散され、第１のドリフト層６の下方からＬＯＣＯＳ膜４の左側下方へ延びるＰ型の第２のドリフト層９が形成されている。ＬＯＣＯＳ膜４の左端下方の第２のドリフト層９の下部には凹部Ｒが形成されている。 （もっと読む）

【課題】コレクタ・エミッタ電流特性を向上させ、下降時間を短縮し、更に寄生サイリスタのラッチアップ耐量を向上させた半導体装置を提供する。
【解決手段】 半導体装置が、第１導電型の半導体基板と、半導体基板に設けられた第２導電型の半導体領域と、半導体領域中に設けられた第１導電型のコレクタ層と、半導体領域中に、コレクタ層から間隔を隔ててコレクタ層を囲むように設けられた無端状の第１導電型のベース層と、ベース層中に設けられた第２導電型の第１エミッタ層とを備え、第１エミッタ層とコレクタ層との間のキャリアの移動を、ベース層に形成されるチャネル領域で制御する横型の単位半導体素子を含む。第１エミッタ層は、ベース層に沿って設けられた複数の単位エミッタ層からなる。 （もっと読む）

【課題】トレンチ側壁をチャネルとする横型パワーＭＯＳＦＥＴで、素子耐圧が低下しない製造方法を提供すること。
【解決手段】ｎウェル領域２の表面層に形成したｐベース領域３および第１ｎオフセット領域４と、シリコン基板１表面に形成した選択酸化膜５と、選択酸化膜５の側面、ｐベース領域３の側面および第１ｎオフセット領域４の側面と接し、かつ、ｐベース領域３および第１ｎオフセット領域４よりも深く形成したトレンチ７と、トレンチ７底面に形成した第２ｎオフセット領域８と、トレンチ７の側壁に形成したゲート酸化膜９と、ゲート酸化膜９を介して形成したゲート電極１０と、トレンチ７を埋め込み選択酸化膜５上に延びるフィールドプレート１１と、表面層に形成したｎソース領域１２およびｎドレイン領域１３とを有する。トレンチ７肩部に選択酸化膜１１を形成し、その上にフィールドプレート１１を延在させる。 （もっと読む）

素子の耐圧性を改善するために、ゲートの周囲の電界を緩和する電界緩和機能を含むIII族窒化物電力半導体素子。 （もっと読む）

【課題】 バンド間トンネル電流の抑制が可能な半導体装置を提供すること。
【解決手段】 半導体装置は、ドレイン領域９、１１、１４と、第１の側壁を有するゲート構造体５と、第１の絶縁性サイドウォール構造体６、７と、該ゲート構造体５から電気的に絶縁される、該ドレイン領域９、１１、１４と電気的に接続される第１の導電性サイドウォール構造体１０、１３と、を少なくとも含む。第１の導電性サイドウォール構造体１０、１３は、該ドレイン領域９、１１、１４と実質同一の電位をとる。このため、第１の導電性サイドウォール構造体１０、１３から第１の絶縁性サイドウォール構造体６、７を介してゲート構造体５へ走る電界が生じることで、ドレイン領域９、１１、１４からゲート絶縁膜３を介してゲート構造体５へ走る電界の集中が緩和され、バンド間トンネル電流を抑制することが可能となる。 （もっと読む）

本発明のＭＯＳトランジスタ（１）は、ゲート電極（１０）、チャネル領域（４）、ドレインコンタクト領域（６）、および、前記チャネル領域（４）と前記ドレインコンタクト領域（６）とを相互に接続するドレイン拡張領域（７）を具える。前記ＭＯＳトランジスタ（１）は、前記ドレイン拡張領域（７）の上方に延在するシールド層（１１）をさらに具える。このシールド層（１１）と前記ドレイン拡張領域（７）との間の距離は、前記ゲート電極（１０）から前記ドレインコンタクト領域（６）へ向かう方向に増加する。このような方法で、前記ＭＯＳトランジスタ（１）の横方向破壊電圧は、ＭＯＳトランジスタが基地局アプリケーションにおいて用いられるものよりも高い供給電圧のためのブロードキャストアプリケーションの耐久性要求を満足することができるレベルまで増加する。
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【課題】従来の半導体装置では、ＭＯＳＦＥＴの形成面積に加えて、保護ダイオードを形成するための最小限の面積増加は避けられず、半導体装置の小型化、高集積化の要求に応えるためには、さらなる省スペース化の工夫が求められた。
【解決手段】本発明の半導体装置は、クランプダイオード３９を、ドレインポリシリコン配線３７ａの第１枠状部分およびゲートポリシリコン配線３７ｂの第２枠状部分をその構成の一部として含み、かつ、第１枠状部分と第２枠状部分との間の領域を埋めるように形成した。 （もっと読む）

【課題】トレンチ構造を有する横型パワー半導体装置のトレンチ底部において、トレンチ内に形成された電極近傍の電界を緩和すること。
【解決手段】トレンチ２４の底部に形成された拡張Ｎドレイン領域２５の内部に、Ｐ型フローティング領域４５を形成する。Ｐ型フローティング領域４５は、トレンチ２４が隣接するＰ型の第１チャネル領域４３およびＰ型の第２チャネル領域４４の両方から離れ、かつ素子の上方から見て、トレンチ２４内に形成された第１ゲート電極２８および第２ゲート電極２９とその間を埋める層間絶縁膜３０の界面が拡張Ｎドレイン領域２５と重なるオーバーラップ部分に、さらに重なるように形成されており、オーバーラップ部分での電界集中を緩和する。 （もっと読む）

【課題】ゲート電極の中心に対して対称なＭＯＳ電界効果トランジスタの耐圧を劣化させず微細化を可能にするトランジスタ及びその製造方法を提供する。
【解決手段】ゲート電極１０３と対称的にゲートオーバーラップ構造の電界緩和層１０７Ａ、１０７Ｂとパンチスルーストッパー層１０８を有するＭＯＳ電界効果トランジスタにおいて、Ｎ型パンチスルーストッパー層１０８の表面に、このパンチスルーストッパー層１０８とは反対導電型のＰ型層１１０を設け、しきい値電圧が上昇しないようにしたもの。 （もっと読む）

【課題】 従来の半導体装置では、活性領域に合わせて非活性領域を形成することで、非活性領域において所望の耐圧特性が得難いという問題があった。
【解決手段】 本発明の半導体装置では、楕円形状にＭＯＳトランジスタ１が配置されている。楕円形状の直線領域Ｌは活性領域として用いられ、楕円形状の曲線領域Ｒは非活性領域として用いられている。非活性領域では、曲線形状に合わせてＰ型の拡散層３が形成されている。また、非活性領域の一部には、Ｐ型の拡散層４が形成されている。そして、Ｐ型の拡散層３、４はフローティング拡散層として形成され、絶縁層上の金属層と容量結合し、所定の電位が印加された状態となる。この構造により、非活性領域での耐圧特性を向上させつつ、活性領域の電流能力を維持することができる。 （もっと読む）

【課題】寄生ＭＯＳトランジスタの動作を防止し、信頼性の高い半導体装置を提供する。
【解決手段】半導体装置は、半導体層１０の上方に形成されたゲート絶縁層３０、ゲート電極３２と、半導体層１０内に形成されたチャネル領域３１と、半導体層内に形成されたソース領域３４およびドレイン領域３６と、トランジスタ形成領域１１０を囲むガードリング領域９０と、半導体層１０内に、少なくともチャネル領域３１、ソース領域３４、およびドレイン領域３６以外の領域に形成されたオフセット絶縁層３８と、半導体層１０の上方に形成された第１層間絶縁層５０と、第１層間絶縁層の上方で、ガードリング領域９０と電気的に接続された第１シールド層６２と、第２層間絶縁層６０の上方に形成され、ゲート電極３２とも接続可能な第２シールド層７２と、を含む。 （もっと読む）

【課題】小型で高静電サージ耐量を有する保護用素子を具備する半導体装置を提供すること。
【解決手段】ｎ半導体基板１の表面層にｐベース領域２とｎ⁺ カソード領域３を離して形成し、ｐベース領域２の表面層にｎ⁺ ソース領域５とｐ⁺ アノード領域４を形成し、ｎ⁺ ソース領域５はｐ⁺ アノード領域４を挟んでｎ⁺ カソード領域３と対抗する位置に形成され、ｎ⁺ カソード領域３上にカソード電極９を形成し、ｐ⁺ アノード領域４とｎ⁺ ソース領域５上にアノード電極８を形成し、ゲート絶縁膜６上にゲート電極１０を形成し、ｎ⁺ カソード領域３、ｎ半導体基板１およびｐ⁺ アノード領域４に渡る表面に絶縁膜７を形成し、絶縁膜７上にポリシリコンから成るフィールドプレート１１を形成する。ゲート電極１０とアノード電極８を抵抗２０を介して接続することで、静電サージ印加時にゲート電位を上昇させ、ｐベース領域２表面にチャネルを形成して、静電電荷を放電して静電サージ耐量を向上させる。 （もっと読む）

本発明のＬＤＭＯＳトランジスタ（１）は、ソース領域（３）、チャネル領域（４）、ドレイン拡張領域（７）及びゲート電極（１０）を備える。更に、ＬＤＭＯＳトランジスタ（１）は、第１ゲート酸化層（８）と、該第１ゲート酸化層（８）より厚い第２ゲート酸化層（９）とを備える。第１ゲート酸化層（８）は、ソース領域（３）と隣接するチャネル領域（４）の第１の部分にわたって少なくとも延在する。第２ゲート酸化層（９）は、電界（Ｅ）の極大値（Ａ，Ｂ）がホットキャリアを発生する領域にわたって延在し、それによってホットキャリア及びＩ_ｄｑ劣化を減ずる。他の実施形態において、第２ゲート酸化層（９）は、ドレイン拡張領域（７）及びチャネル領域（４）の第１部分を相互に接続するチャネル領域（４）の第２部分にわたって延在し、それによってＬＤＭＯＳトランジスタ（１）の線形効率を改良する。
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【課題】高耐圧のスイッチング電源用ＩＣとして用いるＭＯＳ型半導体装置の提供。
【解決手段】１はＰ型半導体基板、３２はＮ型延長ドレイン領域、４はＮ型ソース領域、５はソース電極、６はゲート電極、３４はＮ型高濃度ドレイン領域、４１は分離酸化膜、３８は層間絶縁膜、３５はドレイン電極、１１はゲート酸化膜、４５はドレインコンタクト窓部、１３はソースコンタクト窓部、４６はコンタクト窓部である。半導体基板１には逆導電型の高濃度ドレイン領域３４を設けた延長ドレイン領域３２、延長ドレイン領域３２には分離酸化膜４１下にＰ型の第１不純物領域４０、又Ｐ型の第２不純物領域３７を第１不純物領域４０と接しながら設け、第２不純物領域３７は複数の円柱形状または角柱形状の不純物層３７ａ、３７ｂからなり、基板１に対して垂直に配置。円柱不純物層３７ａ、３７ｂは互い違いに配置される。ソース電極５と電極４２は金属配線で電気的に接続する。 （もっと読む）

【課題】ＩＩＩ族窒化物ヘテロ接合半導体素子を電源回路に使用したときの破壊を防止する電源回路を提供する。
【解決手段】ブースト変換回路などの電源回路で用いられるＩＩＩ族窒化物ヘテロ接合半導体素子は、オーミック接合ソース・ドレイン電極と、前記ソース・ドレイン電極間のゲート電極および、前記ソース・ドレイン電極の近傍に電源スイッチと一体化されたショットキ接合電極を備える。前記ショットキ接合にはフィールドプレート電極が設けられる。 （もっと読む）