【課題】耐湿性（信頼性）及び高周波特性を両立することができる半導体装置及びその製造方法を提供する。
【解決手段】半絶縁性のＳｉＣ基板１上に化合物半導体領域２が形成されている。化合物半導体領域２上に、ゲート電極６、ソース電極４及びドレイン電極５が形成されている。シリコン窒化膜１０上に、ソース電極４及びドレイン電極５から離れた位置においてゲート電極６を覆う低誘電率膜１１が形成されている。低誘電率膜１１の上面及び側面を覆うシリコン窒化膜１２がシリコン窒化膜１０上に形成されている。シリコン窒化膜１２上に低誘電率膜１３が形成されている。低誘電率膜１３の比誘電率は低誘電率膜１１のそれよりも高い。また、低誘電率膜１３の耐湿性は低誘電率膜１１のそれより高い。 （もっと読む）

【課題】 スナップバック現象が発生する時のドレイン電流値を大きくすることによって、ＥＳＤ耐量を改善する。
【解決手段】 半導体装置１０は、ソース領域２３とボディ領域２１の間の少なくとも一部に絶縁領域２２を備えている。絶縁領域２２は、ソース領域２３とボディ領域２１とドリフト領域２５で構成される寄生のnpnトランジスタのベース・エミッタ間の接合面積を小さくするので、寄生のnpnトランジスタがオンした後にソース領域２３から注入される電子量を低減する。これにより、スナップバック現象が発生する時のドレイン電流値を大きくすることができる。 （もっと読む）

【課題】フィールド・プレート電極下の絶縁膜における電界集中を抑制することを課題とする。
【解決手段】本発明に係る半導体装置の製造方法は、表面に素子分離層形成領域と保護絶縁膜形成領域とを備えた半導体基板を準備する工程と；前記表面を覆う酸化膜を形成する工程と；前記酸化膜を覆う窒化膜を形成する工程と；前記素子分離形成領域上の前記絶縁膜を開口すると共に、前記保護絶縁膜形成領域上の前記絶縁膜に前記保護絶縁膜形成領域上の酸化膜を部分的に開口する開口パターンを形成する工程と；前記酸化膜を熱酸化させて、前記保護絶縁膜上に保護絶縁膜を形成し、前記素子分離層形成領域上に素子分離層を形成する工程と；前記窒化膜を除去する工程と；前記半導体基板の表面上に前記保護絶縁膜に接続するゲート絶縁膜を形成する工程と；前記ゲート絶縁膜上及び前記保護絶縁膜上に跨るゲート電極を形成する工程とを有することを特徴とする。 （もっと読む）

【課題】MIS構造のHEMTにおいて電流コラプスを抑制するために下地との離間距離が好適に調節されたフィールドプレートを設ける。
【解決手段】下地11の上側に互いに離間しかつ対向して形成された第1及び第2主電極29a,29bを具える。第1及び第2主電極から露出した下地の上側表面にはゲート絶縁膜13が形成されておりゲート絶縁膜の上側にはゲート電極31が設けられている。ゲート電極及びゲート絶縁膜を含む下地の全面を一体的に覆うようにゲート電極の厚みよりも小さい膜厚でサブ絶縁膜33が形成されておりサブ絶縁膜はゲート電極の上側表面を覆う第1サブ絶縁膜35、ゲート電極の第1及び第2主電極とそれぞれ対向する両側側面を覆う第2サブ絶縁膜37、及びゲート電極から露出したゲート絶縁膜を覆う第3サブ絶縁膜39を含む。第1サブ絶縁膜から一方の側の第2サブ絶縁膜、及びこの一方の側の第3サブ絶縁膜に渡って一体的に覆うようにフィールドプレート43が形成されている。 （もっと読む）

【課題】耐圧特性と電流増幅特性とに優れた半導体装置および半導体装置の製造方法を提供する。
【解決手段】電界緩和領域として機能するＲＥＳＵＲＦ領域１１０を備えたＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００において、ＲＥＳＵＲＦ領域１１０と、ソース用コンタクトとして機能するｎ^＋型コンタクト領域１０４ｓと、ドレイン用コンタクトとして機能するｎ^＋型コンタクト領域１０４ｄとのうち少なくとも１つに、ｎ型の導電性を有する原子と窒素原子とを不純物として含ませる。 （もっと読む）

【目的】耐圧とオン抵抗のトレードオフを改善し、高耐圧で低オン抵抗のトレンチ横型パワーＭＯＳＦＥＴなどの半導体装置およびその製造方法を提供する。
【解決手段】ピラー部３０の側壁に局所的に厚い酸化膜１０を形成し、さらにｐリサーフ領域４と第２ｎドレイン領域８を形成することで、第２ｎドレイン領域８の不純物濃度を上げても高耐圧が得られると同時に低オン抵抗化を図ることができる。 （もっと読む）

【課題】ゲートに絶縁体を用いるＺｎＯ系トランジスタで、ゲート制御動作を迅速に行うことができるＺｎＯ系トランジスタを提供する。
【解決手段】Ｍｇ_ＺＺｎＯ基板１上に、Ｍｇ_ＸＺｎＯ層２、Ｍｇ_ＹＺｎＯ層３が積層されている。Ｍｇ_ＸＺｎＯ層２とＭｇ_ＹＺｎＯ層３の界面で２次元電子ガスが発生する。４はゲート絶縁膜であり、Ｍｇ_ＹＺｎＯ層３に接して形成されている。ゲート絶縁膜は、立方晶の結晶構造を有し、Ｍｇ及びＣａ成分を含んだ酸化物であるＭｇＣａＯ膜４で構成されている。ＭｇＣａＯ膜４上にはゲート電極５が形成される。このようにして、ゲート絶縁膜とＺｎＯ系半導体との格子不整合を緩和する。 （もっと読む）

【課題】ブレークダウン電圧を高くすること、及びオン抵抗を小さくすることの両方を実現する。
【解決手段】半導体基板上に形成され、ソースＮ＋領域８及びボディコンタクト領域９、ゲート領域、ドリフト領域及びドレインＮ＋領域６を備え、上記ドリフト領域がドレインＮ＋領域６と上記ゲート領域の間に設けられるＭＯＳ電界効果トランジスタにおいて、上記ゲート領域は、ゲート電極１０と、ゲート電極１０から突き出た複数のトレンチ４を有し、上記ドリフト領域は、複数のトレンチ４と少なくとも１つ以上のドリフト部とが交互に配置されており、ゲート電極１０は、内部に濃くドープされたポリシリコンを有し、複数のトレンチ４は、それぞれ内部に薄くドープされたポリシリコン電極５を有する。 （もっと読む）

【課題】オン抵抗を低減し、かつ耐圧を向上し、小型化を図る半導体装置の提供。
【解決手段】半導体装置２００は、主表面１２を有する半導体基板ＳＢと、半導体基板ＳＢに形成された絶縁ゲート型電界効果部を有する半導体素子とを備える。半導体素子は、エピタキシャル層ＥＰとバックゲート領域ＢＧとソース領域ＳＲとドレイン領域ＤＲとゲート電極ＧＥと不純物領域ＩＭ１とを含む。バックゲート領域ＢＧはエピタキシャル層ＥＰとｐｎ接合を構成し、第２導電型である。ソース領域ＳＲはバックゲート領域ＢＧ内の主表面１２に形成され、第１導電型である。ドレイン領域ＤＲはバックゲート領域ＢＧおよびエピタキシャル層ＥＰを挟んでソース領域ＳＲと対向するように主表面１２に形成され、第１導電型である。不純物領域ＩＭ１はエピタキシャル層ＥＰを挟んでバックゲート領域ＢＧの下に位置し、かつエピタキシャル層ＥＰとｐｎ接合を構成し、第２導電型である。 （もっと読む）

【課題】ボイドのでき易い深いトレンチもしくは経済性の悪い幅広トレンチを形成せずに、高耐圧に必要なオフセットドレイン領域の幅を確保しつつ占有面積を小さくすることができる横型ＭＯＳ半導体装置を提供すること。
【解決手段】半導体基板の一方側の表面層に、それぞれ一導電型の、ソース領域１３とドレイン領域１２と、該ドレイン領域１２より低不純物濃度で互いに接するオフセットドレイン領域５とを備え、前記ソース領域１３表面と前記オフセットドレイン領域５表面に挟まれる他導電型のチャネル領域４表面にゲート絶縁膜を介して設けられるゲート電極６を有する横型ＭＯＳ半導体装置において、前記オフセットドレイン領域５に、相互に並列で蛇行状の平面パターンであって表面から垂直に形成されるトレンチ列８を備え、該トレンチ列８に電流阻害材料７が充填されている横型ＭＯＳ半導体装置とする。 （もっと読む）

【課題】ストレスの集中に起因する結晶欠陥の発生を防止することができる、半導体装置およびその製造方法を提供する。
【解決手段】第１シリコン層５上には、第２シリコン層６が積層されている。第１シリコン層５と第２シリコン層６との界面には、たとえば、ＳｉＯ_２からなる応力緩和層７が形成されている。第２シリコン層６には、その上面から掘り下がったトレンチ８が形成され、このトレンチ８は、応力緩和層７を貫通している。トレンチ８の内面には、ＳｉＯ_２膜９が被着されている。 （もっと読む）

【課題】 低コストで製造が可能な低オン抵抗且つ高耐圧な半導体装置及びその製造方法を提供する。
【解決手段】 Ｐ型の半導体基板１上に形成された、Ｎ型のウェル領域２と、ウェル領域２内に形成されたＰ型のボディ領域３と、ボディ領域３内に形成されたＮ型のソース領域６と、ウェル領域２内において、ボディ領域３とは離間して形成されたＮ型のドレイン領域８と、ボディ領域３の一部上層を含む領域に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上層に形成されたゲート電極９と、ウェル領域２内において、ボディ領域３の底面に接触すると共に、半導体基板１面と平行方向にドレイン領域８の下方領域に延在するＰ型の埋め込み拡散領域４と、を備える。 （もっと読む）

【課題】信頼性があり経済的に有効な多数のＪＦＥＴ伝導チャネルを有するＨＶＦＥＴを製造すること。
【解決手段】１つ以上のＪＦＥＴ伝導チャネルを有するＨＶＦＥＴの作製方法は、垂直方向に異なる深さで堆積される第１の複数の埋込層を形成すべく、第２伝導型の第１エピタキシャル層に第１伝導型のドーパントを連続的に打込む工程を備える。第２エピタキシャル層は前記第１エピタキシャル層の上に形成され、打込みは、前記第１の複数の埋込層に平行にスタックされる関係で第２の複数の埋込層を形成すべく繰返し処理される。この要約書は、調査者又はその他の読者による技術的開示のサブジェクトマターの迅速な確認を可能とする要約書を要求する規則に応じて、提供される。請求項の範囲又は意味を解釈又は限定するためには用いられないという理解のもと、この要約書を提出する。 （もっと読む）

【課題】ドレイン配線の幅を従来よりも大きくして、ドレイン配線を導通可能な最大電流量を大きくすること。
【解決手段】高耐圧ＭＯＳトランジスタ装置１０は、基板１０２に設けられたＰウエル領域１０３中に形成されており、２０Ｖ以上のソース−ドレイン間耐圧を有している。そして、Ｐウエル領域中のソース１０４ａ，１０４ｂ及びドレイン１０８の間の領域部分が、外部電界の影響を受けて導電型が反転するのを防止する導電性膜を備えている。この導電性膜は、ゲート電極１２０ａ，１２０ｂと連続的に帯状層１２として一体形成されており、基板の表面を平面的に見たとき、帯状層は、ソース及びドレインの一方又は双方を囲んで設けられている。 （もっと読む）

【課題】エレクトロマイグレーションの発生を抑制でき、ＧａＮ系半導体素子の低オン抵抗という利点を維持しつつ、信頼性の向上を図ったＧａＮ系半導体装置を提供する。
【解決手段】ＧａＮ系半導体装置２０は、オン状態で２つの電極間で能動層２５を介して電流が流れるソース電極３１およびドレイン電極３２と、ゲート電極３３と、裏面電極３４とを備える。ソース電極３１は、能動層２５におけるソース電極３１を形成する部分を、能動層２５の表面側からＰ型のシリコン基板２１に達する深さまで掘った溝２７の内壁面に、その表面側からシリコン基板２１と接触する位置まで延びている。ソース電極３１には、シリコン基板２１および能動層２５の両方にオーミック接合する金属を用いている。 （もっと読む）

【課題】ボンディングパッドを減らして、素子サイズの小型化を可能にし、かつ、アバランシェ破壊を抑制して信頼性の向上を図ったＧａＮ系半導体装置及びその製造方法を提供する。
【解決手段】ＧａＮ系半導体装置２０は、オン状態で能動層２５を介して相互間に電流が流れるソース電極３１およびドレイン電極３２と、ゲート電極３３と、裏面電極３４とを備える。能動層２５におけるソース電極３１を形成する部分に、能動層２５の表面側からシリコン基板２１に達する深さの溝２７が形成されている。溝２７内には、能動層２５の表面とシリコン基板２１とを電気的に接続するソース電極３１と、ソース電極３１の溝２７内の部分を能動層２５に対して絶縁する絶縁層７０とが形成されている。溝２７内に、ソース電極３１と絶縁層７０を形成しているため、溝２７および絶縁膜７０の形成が容易になる。 （もっと読む）

【課題】ブリッジ回路のＭＯＳＦＥＴを１つのチップに形成した場合に、寄生トランジスタによる寄生効果で素子が破壊されることを防ぐ。
【解決手段】ｎオフセット領域６にアノード電極１５を設けてショットキー接合１６を形成する。順方向バイアスされる可能性のあるＰＮ接合に並列に多数キャリアデバイスであるショットキーバリアダイオードを接続することで、ＰＮ接合が順バイアスされ少数キャリアが発生しないようにし、寄生効果を抑制する。 （もっと読む）

【課題】 ノーマリオフ動作の半導体素子で、高耐圧と大電流の両立を図ったノーマリオフ型のIII族窒化物半導体を用いた電界効果トランジスタを提供する。
【解決手段】 MOSFET１００は、基板１０１上に形成されたp型GaN層の半導体層１０３と、チャネル領域１０３ａ上にゲート酸化膜１０５を介して形成されたゲート電極１０８と、ソース電極１０６及びドレイン電極１０７とを備える。チャネル領域１０３ａの両側にコンタクト領域１１０,１１１が形成され、ゲート電極１０８とドレイン電極１０７の間にリサーフ領域１１２が形成されている。リサーフ領域１１２の厚さを30nm以上100nm以下の範囲内に設定することによって高耐圧と大電流の両立を得ることができる。 （もっと読む）

【課題】アップドレイン構造のＭＯＳＦＥＴでは、ドレイン電極直下に設けた電流の引き上げ領域に電流が集中するため、電流経路の抵抗値の低減には限界があった。
【解決手段】素子領域としては無効領域となるゲートパッド下方の一部に高濃度のn型不純物領域を配置する。これにより、素子領域を狭めることなくまたチップを拡大することなく、ドレイン抵抗の低減が可能となる。また、ｎ型不純物領域とドレイン電極をチップ外周端に設けることにより、従来のアニュラー領域やシールドメタルを別途も受けなくても、基板の空乏層を終端させることが可能となる。つまり、ｎ型不純物領域とドレイン電極によりアニュラー領域やシールドメタルを兼用できるので、必要な構成を備えたアップドレイン構造のＭＯＳＦＥＴでありながら、素子領域の縮小やチップ面積の増大を回避できる。 （もっと読む）

【課題】ゲート−ドレイン間容量を小さくしてスイッチング特性を向上できる半導体装置を提供する。
【解決手段】トレンチ６、７側壁に形成したゲート電極１０とトレンチ６、７内のドレインプラグ１５間に、低誘電率層間絶縁膜であるＬｏｗ−ｋ膜１２を形成することで、ゲート−ドレイン間容量を低減してスイッチング特性を向上させることができる。Ｌｏｗ−ｋ膜１２はＳｉＯＣ膜、又はＮＣＳ膜である。Ｓｉ基板と直接接触する部分に酸化膜などの絶縁膜を被覆し、その上にＬｏｗ−ｋ膜を形成することで、信頼性とスイッチング特性の改善を両立させることができる。 （もっと読む）