【課題】耐圧性が高い電界効果トランジスタを提供すること。
【解決手段】ｐ型の導電型を有する基板と、前記基板上に形成された高抵抗層と、前記高抵抗層上に形成され、ｐ型の導電型を有するｐ型半導体層を前記基板側に配置したリサーフ構造を有する半導体動作層と、前記半導体動作層上に形成されたソース電極、ドレイン電極、およびゲート電極と、を備える。好ましくは、前記リサーフ構造は、前記ｐ型半導体層上に形成されたｎ型の導電型を有するリサーフ層を備える。また、好ましくは、前記リサーフ構造は、前記ｐ型半導体層上に形成されたアンドープのキャリア走行層と、前記キャリア走行層上に形成され該キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層とを備える。 （もっと読む）

【課題】飽和動作時のゲート電圧が高電圧であっても素子が破壊しにくい高耐圧ＭＯＳトランジスタを提供する。
【解決手段】Ｎチャネル型の高耐圧ＭＯＳトランジスタの低濃度不純物領域上のＬＯＣＯＳプロセスなどで形成される酸化膜と、ドレイン領域となる高濃度不純物領域との境界部の上をドレイン領域と接続している金属配線で覆うことで、境界部の低濃度不純物領域と高濃度不純物領域の接続部の電界集中を、金属配線から半導体基板に向かう電界で緩和させることができ、ＮＭＯＳトランジスタの飽和動作の高ゲート電圧時の衝突電離を抑制し、素子破壊の抑制と高耐圧化を図ることが可能となる。 （もっと読む）

【課題】低抵抗・高耐圧で電流コラプス現象の影響の小さいGaN系電界効果トランジスタの製造方法を提供する。
【解決手段】 GaN系電界効果トランジスタの製造方法は、基板１０１上にＡｌＮ層１０２、バッファ層１０３、チャネル層１０４、ドリフト層１０５および電子供給層１０６をエピタキシャル成長させる工程と、リセス部１０８を形成する工程と、アロイ工程におけるアニール時に電子供給層１０６を保護する保護膜１１３を、リセス部１０８の内表面、電子供給層１０６、ソース電極１０９、ドレイン電極１１０および素子分離部分１３０上に形成する工程と、オーミック接触を得るためのアニールを行なうアロイ工程と、保護膜１１３を除去し、ゲート絶縁膜を、リセス部１０８の内表面、電子供給層１０６、ソース電極１０９、ドレイン電極１１０および素子分離部分１３０上に形成する工程と、リセス部１０８のゲート絶縁膜上にゲート電極を形成する工程とを備える。 （もっと読む）

【課題】高速度ＭＯＳＦＥＴを形成するための半導体デバイス技術が要請されている。
【解決手段】トランジスタゲートサイドウォールスペーサ（２７）に埋め込まれた導電層（２４）を形成することによって高速ＭＯＳトランジスタ（３２）は、用意される。この埋め込まれた導電層（２４）は、トランジスタ（３２）のゲート電極（１８）とソース／ドレイン領域（２８）から電気的に絶縁している。埋め込まれた導電層（２４）は、ソース／ドレイン伸長領域（３０）を覆うように配置され、ソース／ドレイン領域（２８）直列抵抗を低くすることでソース／ドレイン伸長領域内に電荷を蓄積する。 （もっと読む）

【課題】ゲートパルスストレスによる耐圧劣化およびしきい値電圧の変動を抑制できる半導体装置を提供する。
【解決手段】ゲート電極ＧＥは、ソース領域およびドリフト領域ＤＲに挟まれる領域上に絶縁層ＦＯを介在して形成されている。フィールドプレートＦＰは、ゲート電極ＧＥおよびドリフト領域ＤＲ上を延在し、かつゲート電極ＧＥに電気的に接続されている。ダミー導電層ＤＣは、フィールドプレートＦＰとドリフト領域ＤＲとの間において絶縁層ＦＯ上に形成され、かつソース領域に電気的に接続されている。 （もっと読む）

【課題】ゲート・ドレイン間容量、ゲート・ソース間容量を低減し、微細プロセスに混載しやすい電界効果トランジスタの半導体装置を提供する。
【解決手段】基板１０に設けられたＰウエル１１と、Ｐウエル１１に設けられたＮ＋ソース１３と、Ｎ＋ドレイン１２と、Ｐウエル１１とＮ＋ドレイン１２の間に設けられた低濃度Ｎ型領域４０と、領域４０に設けられた絶縁層１７と、Ｎ＋ソース領域１３と領域４０との間に挟まれたＰウエル１１上にゲート絶縁層を介して設けられた制御電極と、制御電極と離隔して、絶縁層１７上に設けられた補助電極１８と、Ｎ＋ソース１３と接続された第１の主電極３１と、Ｎ＋ドレイン１２と接続された第２の主電極３２と、を備え、主電極３１，３２間で流れる主電流の方向を第１の方向と規定し、第１の方向と垂直な方向を第２の方向と規定した場合、絶縁層１７の第２の方向に沿った幅が、主電極３２に向かって細くなっている。 （もっと読む）

【課題】半導体装置内の電界集中を緩和し、高耐圧化を図る。
【解決手段】ｎ^-層１１０の一側にはＭＯＳＦＥＴのチャネル領域となるｐウェル１１１が、他側にはｎ⁺ドレイン領域１１８が形成される。ｎ^-層１１０の上方には、第１絶縁膜ＬＡを介して複数の第１フローティングフィールドプレートＦＡが形成される。その上には第２絶縁膜ＬＢを介して、複数の第２フローティングフィールドプレートＦＢが形成される。個々の第１フローティングフィールドプレートＦＡの幅と、個々の第１フローティングフィールドプレート間の距離とを等しくする。 （もっと読む）

【課題】低抵抗・高耐圧で電流コラプス現象の影響の小さいＧａＮ系電界効果トランジスタおよびその製造方法を提供する。
【解決手段】ＧａＮ系電界効果トランジスタ１００は、基板１０１と、基板の上に形成されたｐ型ＧａＮ系半導体材料からなるチャネル層１０４と、チャネル層上に形成され、チャネル層よりもバンドギャップエネルギーが大きいＧａＮ系半導体材料からなる電子供給層１０６と、電子供給層の一部が除去されて表出したチャネル層１０４の表面に形成されたゲート絶縁膜１１１と、ゲート絶縁膜上に形成されたゲート電極１１２と、ゲート電極を挟んで形成されたソース電極１０９及びドレイン電極１１０と、電子供給層１０６上に形成されたゲート絶縁膜１１１とは別の絶縁膜であって、電流コラプス低減効果のある第２の絶縁膜１１３と、を備える。 （もっと読む）

【課題】半導体基板において回路が形成される領域の占有面積を削減して小型化が図られる半導体装置を提供する。
【解決手段】高電位が印加されるセンス抵抗９と第１ロジック回路２６が形成された高電位ロジック領域２５の周囲を取り囲むように、分離領域３０を介在させて、ＲＥＳＵＲＦ領域２４が形成されている。ＲＥＳＵＲＦ領域２４の外側には、接地電位に対して第２ロジック回路２２を駆動させるのに必要な駆動電圧レベルが印加される第２ロジック回路領域が形成されている。ＲＥＳＵＲＦ領域２４では、電界効果トランジスタＴのドレイン電極１２が内周に沿って形成され、ソース電極１０が外周に沿って形成されている。また、センス抵抗９に接続されたポリシリコン抵抗４が、内周側から外周側に向かってスパイラル状に形成されている。 （もっと読む）

【課題】本発明は、低オン抵抗でノーマリーオフ型の窒化物半導体素子を提供する。
【解決手段】本発明の一態様によれば、ｐ型窒化物半導体の第１の半導体層と、第１の半導体層上に設けられたアンドープ窒化物半導体の第２の半導体層と、第２の半導体層上に選択的に設けられたアンドープまたはｎ型窒化物半導体の第３の半導体層と、第３の半導体層上に設けられた第１の主電極と、第３の半導体層上に設けられた第２の主電極と、第２の半導体層上に設けられた絶縁膜と、絶縁膜上に設けられた制御電極と、を備え、第３の半導体層のバンドギャップは、第２の半導体層のバンドギャップよりも大きく、制御電極は、第１の主電極と第２の主電極との間に位置することを特徴とする窒化物半導体素子が提供される。 （もっと読む）

【課題】起動回路と周辺回路とを併せて集積化し得る半導体装置を提供する。
【解決手段】領域４１１においては、素子分離領域により規定されるドレイン領域１２１にボディ領域が形成され、ボディ領域にＮ型のソース領域が形成される。ドレイン領域１２１とＮ型のソース領域との間に第１のゲート電極２０が配置される。素子分離領域は開口部１３３が形成されたループ状部と、開口部１３３を介してドレイン領域１２１に接続された延在領域１２２を規定する部分とを備える。延在領域１２２に、Ｎ型のソース引出領域が形成される。内部回路４１２においては、ドレイン領域１２１にＰ型のボディ領域が形成され、Ｐ型のボディ領域にＮ型のソース領域が形成され、ドレイン領域１２１とＮ型のソース領域との間に第２のゲート電極３３１が形成される。 （もっと読む）

【課題】埋設導通層を備えた低オン抵抗値の横方向高電圧ＦＥＴを提供する。
【解決手段】Ｐ−型基板に形成されたＮ−ウエル内にＰ−型埋設層領域を設け、これをＮ−ウエル領域に形成された第１のＰ−型ドレイン拡散領域によってドレイン電極に接続すると共に、ＰＭＯＳゲート領域の一端で表面から下方に延びる第２のＰ−型ドレイン拡散領域にも接続し、ソース電極に接続されるＰ−型ソース拡散領域でゲート領域の他端を定めるようにする。 （もっと読む）

【課題】チップの占有面積を有効に活用する。
【解決手段】Ｐ型半導体基板１１上にＮ型エピタキシャル層１２が形成され、ＬＤＭＯＳとＪＦＥＴに共通なドレイン領域１２１を規定するＰ型素子分離領域１３が形成される。ドレイン領域１２１内にボディ領域１５が形成され、ボディ領域１５内にＮ型ソース領域１６が形成され、ドレイン領域１２１とソース領域１６間のチャネル領域上にゲート電極２０が配置され、ＬＤＭＯＳが形成される。ボディ領域１５とＰ型素子分離領域１３との間にＪＦＥＴのソースとなるＮ型領域が形成される。ドレインに正のドレイン電圧が印加されると、ＰＮ接合が逆バイアスされ、ボディ領域１５と分離領域１３と半導体基板１１とから空乏層が延び、ＪＦＥＴのチャネルを制御する。 （もっと読む）

【課題】第１不純物領域−第２不純物領域間（たとえば、ソース−ドレイン間）の電位分布を均一にすることができる半導体装置を提供すること。
【解決手段】半導体装置１のＬＤＭＯＳＦＥＴ６において、エピタキシャル層３の表面におけるドレイン領域１１とボディ領域７との間の部分に、ボディ領域７と間隔を空けてフィールド絶縁膜１２を形成する。フィールド絶縁膜１２上に、フローティングプレート１７を、Ｖ₁／Ｄ₁＝Ｖ₂／Ｄ₂を満たすように配置するとともに、各フローティングプレート１７をそれぞれ一定電位に保持する。上記定義値は、Ｖ₁：ドレインコンタクトプラグ２３とフローティングプレート１７との電位差、Ｄ₁：ドレインコンタクトプラグ２３とフローティングプレート１７との間隔、Ｖ₂：ゲート電極１４とフローティングプレート１７との電位差、Ｄ₂：ゲート電極１４とフローティングプレート１７との間隔とする。 （もっと読む）

【課題】 フィールド酸化膜の厚さによらず、第１不純物領域−第２不純物領域間（たとえば、ソース−ドレイン間）における電位分布の偏りを抑制することのできる半導体装置およびその製造方法を提供すること。
【解決手段】 半導体装置１におけるＬＤＭＯＳＦＥＴ６において、エピタキシャル層３の表面におけるドレイン領域１１とボディ領域７との間の部分に、ボディ領域７と間隔を空けてフィールド酸化膜１２を形成する。そして、フィールド酸化膜１２に、ドレイン領域１１およびゲート電極１４と間隔を空けて形成されたフローティングプレート１７を埋設する。 （もっと読む）

【課題】ソース−ドレイン方向に垂直な方向における耐圧低下を防止し、過電圧、過電流に対する耐性も増大させることが可能な半導体装置及びその製造方法を提供する。
【解決手段】Ｐ型半導体基板２０１と、Ｎ型拡散領域２０２と、Ｎ型拡散領域２０２内に形成されたＰ型ボディー領域２０６と、Ｎ型拡散領域２０２内に形成されたＰ型埋込み拡散領域２０４と、Ｐ型ボディー領域２０６内に形成されたＮ型ソース領域２０８及びＰ型ボディーコンタクト領域２０９と、Ｎ型拡散領域２０２内に形成されたＮ型ドリフト領域２０７と、Ｎ型ドリフト領域２０７内に形成されたＮ型ドレイン領域２１０と、Ｐ型ボディー領域２０６上に形成されたゲート絶縁膜とその上に形成されたゲート電極２１１と、を備え、ソース−ドレイン方向に垂直な断面において、Ｐ型埋込み拡散領域２０４が、ゲート電極２１１よりもＰ型ボディー領域２０６から離れた位置にまで延在される。 （もっと読む）

【課題】ノーマリーオフ動作を実現でき且つ低オン抵抗な絶縁ゲート構造の半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１の窒化物半導体を含む第１の半導体層１と、第１の半導体層１上に設けられ第１の窒化物半導体よりもバンドギャップが広い第２の窒化物半導体を含む第２の半導体層２と、第２の半導体層２に接続された第１の主電極３と、第２の半導体層２に接続された第２の主電極４と、第１の主電極３と第２の主電極４との間の第２の半導体層２表面に接して設けられたフローティング電極５と、フローティング電極５上に設けられたゲート絶縁膜７と、ゲート絶縁膜７上に設けられた制御電極８と、フローティング電極５と第１の主電極３との間およびフローティング電極５と第２の主電極４との間の第２の半導体層２表面上に設けられたフィールド絶縁膜６とを備えた。 （もっと読む）

【課題】オン抵抗が低く、耐圧性及びチャネル移動度が高い電界効果トランジスタ及び電界効果トランジスタの製造方法を提供すること。
【解決手段】ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタであって、基板上に形成されたｉ型または所定の導電型を有する半導体層と、エピタキシャル成長によって半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、所定の導電型とは反対の導電型を有するコンタクト層と、エピタキシャル成長によってドレイン電極側のコンタクト層と半導体層との間にゲート電極と重畳するように形成された、所定の導電型とは反対の導電型を有するとともに該コンタクト層よりもキャリア濃度が低い電界緩和層と、エピタキシャル成長によって半導体層上の電界緩和層に隣接する領域に形成された、ｉ型または所定の導電型を有する媒介層と、媒介層上に形成したゲート絶縁膜と、を備える。 （もっと読む）

【課題】ＭＩＳ−ＨＥＭＴにおいて、閾値電圧の低下を抑制する。
【解決手段】半導体装置は、基板１９と、この基板上に形成されており、電子走行層１３及び電子供給層１５が順次積層されて形成された積層構造体１７とを含む下地１１を具えている。この下地の下地面には、互いに離間し、かつ対向して第１及び第２主電極が形成されている。そして、下地面１１ａの、これら第１主電極４１ａ及び第２主電極４１ｂ間に挟まれた領域内に、ゲート形成用凹部２７が形成されている。更に、半導体装置はゲート絶縁膜２９を具えている。そして、このゲート絶縁膜は、最小でも２．９ｇ／ｃｍ^３の結晶密度で形成されている。また、半導体装置は、ゲート絶縁膜が形成された前記ゲート形成用凹部を埋め込むゲート電極４３を具えている。 （もっと読む）

【課題】スイッチング素子において、製造ばらつきに対して所望のサステイン耐量を確保できる半導体装置を提供する。
【解決手段】半導体装置は、第１導電型の半導体基板１００上に形成された第２導電型の第１拡散領域１０１と、第１拡散領域１０１上に形成された第２拡散領域１０８と、半導体基板１００上で第２拡散領域１０８から所定の間隔離れた第２導電型の第３拡散領域１０３と、半導体基板１００上に、第３拡散領域１０３に隣接し且つ第３拡散領域１０３と電気的に接続された第１導電型の第４拡散領域１０６と、第１拡散領域１０１と第３拡散領域１０３との間の部分上に、絶縁膜１０４及びその上のゲート電極１０５とを備える。第１拡散領域１０１の不純物濃度は、第２拡散領域１０８に電圧を印加した際に、第１拡散領域１０１と半導体基板１００との接合面から拡張する空乏層が第１拡散領域１０１の主たる部分全般に形成される濃度より高い濃度である。 （もっと読む）