半導体装置
【課題】第１不純物領域−第２不純物領域間（たとえば、ソース−ドレイン間）の電位分布を均一にすることができる半導体装置を提供すること。
【解決手段】半導体装置１のＬＤＭＯＳＦＥＴ６において、エピタキシャル層３の表面におけるドレイン領域１１とボディ領域７との間の部分に、ボディ領域７と間隔を空けてフィールド絶縁膜１２を形成する。フィールド絶縁膜１２上に、フローティングプレート１７を、Ｖ1／Ｄ1＝Ｖ2／Ｄ2を満たすように配置するとともに、各フローティングプレート１７をそれぞれ一定電位に保持する。上記定義値は、Ｖ1：ドレインコンタクトプラグ２３とフローティングプレート１７との電位差、Ｄ1：ドレインコンタクトプラグ２３とフローティングプレート１７との間隔、Ｖ2：ゲート電極１４とフローティングプレート１７との電位差、Ｄ2：ゲート電極１４とフローティングプレート１７との間隔とする。
【解決手段】半導体装置１のＬＤＭＯＳＦＥＴ６において、エピタキシャル層３の表面におけるドレイン領域１１とボディ領域７との間の部分に、ボディ領域７と間隔を空けてフィールド絶縁膜１２を形成する。フィールド絶縁膜１２上に、フローティングプレート１７を、Ｖ1／Ｄ1＝Ｖ2／Ｄ2を満たすように配置するとともに、各フローティングプレート１７をそれぞれ一定電位に保持する。上記定義値は、Ｖ1：ドレインコンタクトプラグ２３とフローティングプレート１７との電位差、Ｄ1：ドレインコンタクトプラグ２３とフローティングプレート１７との間隔、Ｖ2：ゲート電極１４とフローティングプレート１７との電位差、Ｄ2：ゲート電極１４とフローティングプレート１７との間隔とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＭＯＳＦＥＴ（Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor）を備える半導体装置に関する。
【背景技術】
【０００２】
従来、パワーＭＯＳＦＥＴに用いられる高耐圧素子として、ＬＤＭＯＳＦＥＴが知られている。
図４は、従来のＬＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
半導体装置１０１は、シリコン基板１０２を備えている。シリコン基板１０２上には、Ｎ-型のエピタキシャル層１０３が積層されている。エピタキシャル層１０３の表面には、素子形成領域１０５を取り囲む環状の素子分離膜１０４が選択的に形成されている。
【０００３】
素子形成領域１０５には、ＬＤＭＯＳＦＥＴ１０６が形成されている。具体的には、素子形成領域１０５において、エピタキシャル層１０３には、素子分離膜１０４の周縁に沿う環状のボディ領域１０７がその全厚にわたって形成されている。ボディ領域１０７は、Ｐ型不純物を高濃度に含んだＰ型の半導体領域である。
エピタキシャル層１０３において、ボディ領域１０７に囲まれる部分は、エピタキシャル成長後のままの状態が維持された、Ｎ-型のドリフト領域１０８をなしている。
【０００４】
ボディ領域１０７の表層部には、ドリフト領域１０８と間隔を空けた位置に、Ｎ+型のソース領域１０９と、Ｐ+型のボディコンタクト領域１１０とが互いに隣接して形成されている。ドリフト領域１０８の表層部には、図４の左右方向略中央部に、Ｎ+型のドレイン領域１１１が形成されている。
ドリフト領域１０８の表面には、ドレイン領域１１１とボディ領域１０７との間の部分に、ボディ領域１０７と間隔を空けてフィールド酸化膜１１２が形成されている。
【０００５】
エピタキシャル層１０３の表面には、ソース領域１０９とフィールド酸化膜１１２との間において、ボディ領域１０７およびドリフト領域１０８に跨るゲート酸化膜１１３が形成されている。ゲート酸化膜１１３上には、ゲート電極１１４が形成されている。ゲート電極１１４は、ゲート酸化膜１１３を介してボディ領域１０７およびドリフト領域１０８に対向している。
【０００６】
フィールド酸化膜１１２上には、ゲート電極１１４と一体をなすフィールドプレート１１５が、フィールド酸化膜１１２の周縁部に乗り上がって形成されている。また、フィールド酸化膜１１２上には、フィールドプレート１１５から幅方向内側に間隔を空けた位置に、導電性材料からなる３つのフローティングプレート１１６が形成されている。３つのフローティングプレート１１６は、ドレイン領域１１１に接続されるドレイン配線１２１（後述）とゲート電極１１４との間を等間隔に分割するように配置されている。各フローティングプレート１１６は、フィールド酸化膜１１２を介して、ドリフト領域１０８に対向している。
【０００７】
シリコン基板１０２上は、酸化シリコンからなる層間絶縁膜１１７で覆われている。層間絶縁膜１１７には、ソース領域１０９およびボディコンタクト領域１１０に臨むソースコンタクトホール１１８が貫通して形成されている。また、層間絶縁膜１１７には、ドレイン領域１１１に臨むドレインコンタクトホール１１９が貫通して形成されている。
層間絶縁膜１１７上には、ソース配線１２０およびドレイン配線１２１が形成されている。ソース配線１２０は、ソースコンタクトホール１１８を介して、ソース領域１０９およびボディコンタクト領域１１０に接続されている。ドレイン配線１２１は、ドレインコンタクトホール１１９を介して、ドレイン領域１１１に接続されている。また、ゲート電極１１４には、ゲート配線１２２が接続されている。
【０００８】
ソース配線１２０を接地し、ドレイン配線１２１に正極性の電圧（ドレイン電圧）を印加しつつ、ゲート電極１１４の電位を制御することにより、ボディ領域１０７におけるゲート酸化膜１１３との界面近傍にチャネルを形成し、ドリフト領域１０８を介して、ソース領域１０９とドレイン領域１１１との間（ソース−ドレイン間）に電流を流すことができる。
【特許文献１】特開２００５−５４４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＬＤＭＯＳＦＥＴに代表される高耐圧素子では、ソース−ドレイン間に高電圧が印加されるため、耐圧を確保するための対策が必要である。
この対策として、半導体装置１０１では、フィールド酸化膜１１２上に、３つのフローティングプレート１１６を設けている。フローティングプレート１１６の設置により、フィールド酸化膜１１２上には、ドレイン配線１２１およびフローティングプレート１１６、互いに隣接する１対のフローティングプレート１１６、ならびにフローティングプレート１１６およびゲート電極１１４を、それぞれ対向電極とする４つのキャパシタ（互いに隣接する１対のフローティングプレート１１６を対向電極とするキャパシタについては２つ）が形成される。
【００１０】
３つのフローティングプレート１１６を等間隔に配置することにより、各キャパシタの容量を等しくすることができ、各キャパシタの対向電極間に一様な電界を形成し、この電界の影響により、ドリフト領域１０８の電位分布を均一にすることができると考えられる。電位分布の均一化により、ソース−ドレイン間における局所的な電界集中を解消することができるので、素子耐圧の向上が期待される。
【００１１】
しかし、フローティングプレート１１６が他から絶縁分離されたフローティング電極であり、また、高電圧の印加によりドリフト領域１０８内に高電界が生じている。そのため、フローティングプレート１１６を等間隔に設けただけでは、フローティングプレートの電位が安定せず、実際には各キャパシタの対向電極間の電界が一様とならず、ドリフト領域１０８内の電位分布を均一にすることができない。
【００１２】
本発明の目的は、第１不純物領域−第２不純物領域間（たとえば、ソース−ドレイン間）の電位分布を均一にすることができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するための請求項１記載の発明は、第１導電型の半導体材料からなる半導体層と、前記半導体層の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域と、前記半導体層の表層部に前記第１不純物領域と間隔を空けて形成された第２導電型のボディ領域と、前記ボディ領域の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第２不純物領域と、前記半導体層の表面における前記第１不純物領域と前記ボディ領域との間の部分に、前記ボディ領域と間隔を空けて形成されたフィールド絶縁膜と、前記第２不純物領域と前記フィールド絶縁膜との間において、前記半導体層の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記フィールド絶縁膜上に前記第１不純物領域および前記ゲート電極と間隔を空けて形成されたＮ（Ｎ≧１）個のフローティングプレートと、前記フローティングプレートに電圧を印加するための配線と、前記第１不純物領域に接続され、前記フィールド絶縁膜の表面に沿う方向に前記フローティングプレートに対向するコンタクト電極とを含み、前記Ｎ個のフローティングプレートは、Ｖ1／Ｄ1＝Ｖ2／Ｄ2（Ｖ1：前記コンタクト電極と前記フローティングプレートとの電位差、Ｄ1：前記コンタクト電極と前記フローティングプレートとの間隔、Ｖ2：前記ゲート電極と前記フローティングプレートとの電位差、Ｄ2：前記ゲート電極と前記フローティングプレートとの間隔）を満たすように、前記フィールド絶縁膜上に配置されるとともに、それぞれ一定電位に保持される、半導体装置である。
【００１４】
この構成によれば、半導体層の表層部には、第２導電型のボディ領域および半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域が、互いに間隔を空けて形成されている。ボディ領域の表層部には、半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第２不純物領域が形成されている。また、半導体層の表面における第１不純物領域とボディ領域との間の部分には、ボディ領域と間隔を空けてフィールド絶縁膜が形成されている。第２不純物領域とフィールド絶縁膜との間において、半導体層の表面上には、ゲート絶縁膜が形成されており、このゲート絶縁膜上にはゲート電極が形成されている。
【００１５】
たとえば、第２不純物領域を接地し、第１不純物領域に正極性の電圧を印加しつつ、ゲート電極の電位を制御することにより、ボディ領域におけるゲート絶縁膜との界面近傍にチャネルを形成し、半導体層におけるボディ領域と第１不純物領域との間の部分を介して、第２不純物領域と第１不純物領域との間（第１不純物領域−第２不純物領域間）に電流を流すことができる。
【００１６】
そして、請求項１に記載の半導体装置では、フィールド絶縁膜上に、第１不純物領域およびゲート電極と間隔を空けて、Ｎ（Ｎ≧１）個のフローティングプレートが設けられている。また、第１不純物領域にコンタクト電極が接続されており、このコンタクト電極は、フィールド絶縁膜の表面に沿ってフローティングプレートに対向している。これにより、フィールド絶縁膜上には、コンタクト電極およびフローティングプレート、ならびにフローティングプレートおよびゲート電極を、それぞれ対向電極とするキャパシタが少なくとも２つ形成される。
【００１７】
フィールド絶縁膜上に形成される各キャパシタの対向電極間に生じる電界が一様であれば、半導体層における対向電極間下方の部分の電位分布を均一にすることができる。
そこで、請求項１に記載の半導体装置では、フローティングプレートは、Ｖ1／Ｄ1＝Ｖ2／Ｄ2を満たすように、フィールド絶縁膜上に配置されるとともに、それぞれ一定電位に保持される。ただし、各定義値の内容は、以下の通りである。
【００１８】
Ｖ1：コンタクト電極とフローティングプレートとの電位差
Ｄ1：コンタクト電極とフローティングプレートとの間隔
Ｖ2：ゲート電極とフローティングプレートとの電位差
Ｄ2：ゲート電極とフローティングプレートとの間隔
たとえば、Ｎ＝１の場合、コンタクト電極とゲート電極との間隔をＤ3とし（つまり、Ｄ1＋Ｄ2＝Ｄ3）、上記条件式に基づき、フローティングプレートに関する上記定義値Ｖ1およびＶ2を求めると（ただし、コンタクト電極とゲート電極との電位差をＶdとする。）、Ｖ1＝Ｄ1Ｖd／Ｄ3、Ｖ2＝Ｄ2Ｖd／Ｄ3が導かれる。
【００１９】
すなわち、コンタクト電極およびフローティングプレート、ならびにフローティングプレートおよびゲート電極を、それぞれ対向電極とするキャパシタの対向電極間の電位差が、対向電極間の間隔Ｄ1およびＤ2に比例する電位差となる。そのため、各キャパシタの対向電極間に一様な電界を強制的に生じさせることができる。さらに、フローティングプレートの電位が一定電位に保持されるので、半導体層に生じる電界の影響を受けることなく、第１不純物領域−第２不純物領域間の電位分布を均一にすることができ、耐圧を向上させることができる。
【００２０】
また、たとえば、Ｎ＝２の場合、コンタクト電極と一方のフローティングプレート（コンタクト電極に近い側）との間隔をｄ1、一方のフローティングプレートと他方のフローティングプレートとの間隔をｄ2、他方のフローティングプレートとゲート電極との間隔をｄ3とする（つまり、Ｄ3＝ｄ1＋ｄ2＋ｄ3）。そして、上記条件式に基づき、一方のフローティングプレートに関する上記定義値Ｖ1およびＶ2を求めると、Ｖ1＝ｄ1Ｖd／Ｄ3、Ｖ2＝（ｄ2＋ｄ3）Ｖd／Ｄ3が導かれる。
【００２１】
同様に、他方のフローティングプレートに関する上記定義値Ｖ1およびＶ2を求めると、Ｖ1＝（ｄ1＋ｄ2）Ｖd／Ｄ3、Ｖ2＝ｄ3Ｖd／Ｄ3が導かれる。
これにより、コンタクト電極および一方のフローティングプレート、一方のフローティングプレートおよび他方のフローティングプレート、ならびに他方のフローティングプレートおよびゲート電極を、それぞれ対向電極とする３つのキャパシタの対向電極間の電位差が、それぞれｄ1Ｖd／Ｄ3、ｄ2Ｖd／Ｄ3およびｄ3Ｖd／Ｄ3と導かれる。
【００２２】
すなわち、上記３つのキャパシタの対向電極間の電位差が、対向電極間のｄ1、ｄ2およびｄ3に比例する電位差となる。そのため、各キャパシタの対向電極間に一様な電界を強制的に生じさせることができる。さらに、フローティングプレートの電位が一定電位に保持されるので、半導体層に生じる電界の影響を受けることなく、第１不純物領域−第２不純物領域間の電位分布を均一にすることができ、耐圧を向上させることができる。なお、Ｎ≧３の場合も、Ｎ＝２の場合と同様に考えることができる。
【００２３】
また、請求項２に記載の発明は、前記フローティングプレートが設けられる領域と絶縁分離された領域に、互いに所定間隔を空けて配置された第１配線および第２配線と、前記第１配線と前記第２配線との間を等間隔に分割するように配置された、前記フローティングプレートと同数の導電体とをさらに備え、前記第１配線には、前記コンタクト電極と同じ電圧が印加され、前記第２配線には、前記ゲート電極と同じ電圧が印加され、前記導電体は、前記第１配線側から順に、前記コンタクト電極側から順に並ぶ前記フローティングプレートに１対１で接続されている、請求項１に記載の半導体装置である。
【００２４】
この構成によれば、フローティングプレートが設けられる領域と絶縁分離された領域において、第１配線と第２配線との間に、フローティングプレートと同数の導電体が設けられている。これにより、当該領域には、第１配線および導電体、ならびに導電体および第２配線を、それぞれ対向電極とするキャパシタが少なくとも２つ形成される。
さらに、導電体が第１配線と前記第２配線との間を等間隔に分割するように配置されていることから、上記キャパシタの対向電極間の距離を一定にすることができる。したがって、第１配線にコンタクト電極と同じ電圧が印加され、第２配線にゲート電極と同じ電圧が印加されると、２つ以上のキャパシタの対向電極間に均等な電位差が生じる。さらに、これらのキャパシタは、フローティングプレートが設けられる領域と絶縁分離された領域に形成されるので、半導体層内の電界の影響を受けない。したがって、対向電極間の電位が一定に保持される。
【００２５】
そして、導電体が、第１配線側から順に、コンタクト電極側から順に並ぶフローティングプレートに１対１で接続されているため、互いに接続される導電体およびフローティングプレートの電位が同電位になる。その結果、フィールド絶縁膜上のキャパシタの対向電極間の電位を一定に保持することができる。
また、請求項３記載の発明は、前記フローティングプレートは、前記コンタクト電極と前記ゲート電極との間を等間隔に分割するように配置されている、請求項１または２に記載の半導体装置である。
【００２６】
この構成によれば、フローティングプレートが、コンタクト電極とゲート電極との間を等間隔に分割するように配置されている。そのため、第１不純物領域−第２不純物領域間における電位分布の均一化の効果を向上させることができる。
【発明を実施するための最良の形態】
【００２７】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るＬＤＭＯＳＦＥＴを備える半導体装置の模式的な平面図である。図２は、図１の半導体装置をII−IIで示す切断線で切断したときの断面図である。
半導体装置１は、シリコン基板２を備えている。シリコン基板２上には、Ｎ-型のエピタキシャル層３が積層されている。半導体層としてのエピタキシャル層３の表面には、素子形成領域５を取り囲む環状の素子分離膜４が選択的に形成されている。素子分離膜４は、たとえば、酸化シリコンからなり、たとえば、０．５〜１．５μｍの厚さＴ1を有している。
【００２８】
素子形成領域５には、ＬＤＭＯＳＦＥＴ６が形成されている。具体的には、素子形成領域５には、図１および図２の左右方向をゲート長方向とするユニットセルが同方向に沿って複数並べられてなるＬＤＭＯＳＦＥＴ６が形成されている。
ＬＤＭＯＳＦＥＴ６は、エピタキシャル層３において、Ｐ型のボディ領域７と、Ｎ-型のドリフト領域８とを備えている。
【００２９】
ボディ領域７は、ユニットセルごとに環状に形成され、その厚さがエピタキシャル層３の表面からシリコン基板２の表面に至っている。つまり、ボディ領域７は、エピタキシャル層３の全厚にわたって形成されている。ボディ領域７は、たとえば、１Ｅ１６〜１Ｅ１７ｃｍ-3の不純物濃度を有している。
ドリフト領域８は、エピタキシャル層３においてエピタキシャル成長後のままの状態が維持された領域であって、ボディ領域７に囲まれている。ドリフト領域８は、たとえば、１Ｅ１４〜１Ｅ１６ｃｍ-3の不純物濃度を有している。
【００３０】
ボディ領域７の表層部には、ドリフト領域８と間隔を空けた位置に、第２不純物領域としてのＮ+型のソース領域９と、Ｐ+型のボディコンタクト領域１０とが互いに隣接して（接して）形成されている。ソース領域９の不純物濃度は、ドリフト領域８の不純物濃度よりも高く、たとえば、１Ｅ１９〜１Ｅ２０ｃｍ-3である。
ドリフト領域８の表層部には、ボディ領域７と間隔を空けた位置に、第１不純物領域としてのドレイン領域１１が形成されている。ドレイン領域１１は、ゲート長に沿う横方向（以下、この方向を単に「横方向」ということがある。）略中央部において、横方向に直交するゲート幅に沿う縦方向（以下、この方向を単に「縦方向」ということがある。）に直線状に延びている。ドレイン領域１１の不純物濃度は、ドリフト領域８の不純物濃度よりも高く、たとえば、１Ｅ１９〜１Ｅ２０ｃｍ-3である。
【００３１】
ドリフト領域８の表面には、ドレイン領域１１とボディ領域７との間の部分に、ボディ領域７と間隔を空けてフィールド絶縁膜１２が形成されている。フィールド絶縁膜１２は、ＬＤＭＯＳＦＥＴ６における各ユニットセルを他から絶縁分離するための酸化膜であって、たとえば、ＬＯＣＯＳ法により形成される。また、フィールド絶縁膜１２の厚さＴ2は、素子分離膜４の厚さＴ1と同じ厚さ（たとえば、０．５〜１．５μｍ）である。
【００３２】
エピタキシャル層３の表面には、ソース領域９とフィールド絶縁膜１２との間において、ボディ領域７およびドリフト領域８に跨るゲート絶縁膜１３が形成されている。ゲート絶縁膜１３は、たとえば、酸化シリコンからなる。
また、エピタキシャル層３上には、ゲート絶縁膜１３およびフィールド絶縁膜１２に跨るゲート電極１４が形成されている。ゲート電極１４は、ボディ領域７の周方向に沿う環状に形成され、電極部１５と、フィールドプレート部１６とを一体的に有している。
【００３３】
電極部１５は、ゲート絶縁膜１３上に形成され、ゲート絶縁膜１３を介してボディ領域７およびドリフト領域８に対向している。一方、フィールドプレート部１６は、フィールド絶縁膜１２の周縁部に乗り上がって形成されている。
フィールド絶縁膜１２上には、３つのフローティングプレート１７が、ゲート電極１４と別体で形成されている。各フローティングプレート１７は、ゲート電極１４の外周よりも小さい外周を有し、それぞれ相似比の異なる相似形の環状に形成されている。つまり、各フローティングプレート１７は、それぞれ大きさが異なっている。なお、本実施形態の説明において、大きさの異なるフローティングプレートを特に区別する場合に、最も大きいプレートから順に、第１フローティングプレート１７ａ、第２フローティングプレート１７ｂおよび第３フローティングプレート１７ｃとすることがある。
【００３４】
各フローティングプレート１７の相似比は、基準となるフローティングプレート１７とそれよりも一段大きいプレート（ゲート電極１４を含む）との相似比が、基準となるフローティングプレート１７とそれよりも一段小さいプレートとの相似比と同じになるように設定される。たとえば、ゲート電極１４と第１フローティングプレート１７ａとの相似比が、第１フローティングプレート１７ａと第２フローティングプレート１７ｂとの相似比と同じになるように設定される。なお、各フローティングプレート１７の幅は、それぞれ同じである。
【００３５】
そして、ゲート電極１４に対する相似比の異なる３つのフローティングプレート１７は、ゲート電極１４とドレインコンタクトプラグ２３（後述）との間を等間隔に分割するように配置されている。具体的には、より相似比の大きいフローティングプレート１７が横方向外側（ゲート電極１４に近い側）に位置するように、かつ、隣接するプレート（ゲート電極１４およびドレインコンタクトプラグ２３を含む）の間隔が一定間隔ｄとなるように配置されている。これにより、横方向におけるゲート電極１４とドレインコンタクトプラグ２３との間が一様に、等間隔に分割される。各フローティングプレート１７は、フィールド絶縁膜１２を介してドリフト領域８に対向している。
【００３６】
エピタキシャル層３上は、酸化シリコンからなる層間絶縁膜１８で覆われている。
層間絶縁膜１８には、縦方向に沿うボディ領域７の直線部に対向する部分に、ソース領域９およびボディコンタクト領域１０に臨むソースコンタクトホール１９が貫通して形成されている。ソースコンタクトホール１９は、縦方向に互いに間隔を空けて複数個形成されている。
【００３７】
ソースコンタクトホール１９には、ソースコンタクトプラグ２０が埋設されている。そして、層間絶縁膜１８上には、ソースコンタクトプラグ２０を覆うように、ソース配線２１が形成されている。ソース配線２１は、ボディ領域７の周方向に沿う環状に形成され、互いに隣接するユニットセルのソース配線２１と一体をなし、それらユニットセル間で共有されている。ソース配線２１は、ソースコンタクトプラグ２０を介して、ソース領域９およびボディコンタクト領域１０に電気的に接続される。
【００３８】
また、層間絶縁膜１８には、ドレイン領域１１に対向する部分に、ドレイン領域１１に臨むドレインコンタクトホール２２が貫通して形成されている。ドレインコンタクトホール２２は、縦方向に互いに間隔を空けて複数個形成されている。
ドレインコンタクトホール２２には、コンタクト電極としてのドレインコンタクトプラグ２３が埋設されている。そして、層間絶縁膜１８上には、ドレインコンタクトプラグ２３を覆うように、ドレイン配線２４が形成されている。ドレイン配線２４は、ドレイン領域１１に沿う縦方向直線状に形成され、各ユニットセルに個別に設けられている。ドレイン配線２４は、ドレインコンタクトプラグ２３を介して、ドレイン領域１１に電気的に接続される。
【００３９】
層間絶縁膜１８には、縦方向に沿うゲート電極１４の直線部に対向する部分に、ゲート電極１４のフィールドプレート部１６に臨むゲートコンタクトホール２５が貫通して形成されている。ゲートコンタクトホール２５は、縦方向に互いに間隔を空けて複数個形成されている。
ゲートコンタクトホール２５には、ゲートコンタクトプラグ２６が埋設されている。そして、層間絶縁膜１８上には、ゲートコンタクトプラグ２６を覆うように、ゲート配線２７が形成されている。ゲート配線２７は、ゲート電極１４の周方向に沿う環状に形成され、各ユニットセルに個別に設けられている。ゲート配線２７は、ゲートコンタクトプラグ２６を介して、ゲート電極１４に電気的に接続される。
【００４０】
また、層間絶縁膜１８には、各フローティングプレート１７における縦方向に沿う直線部に対向する部分に、各フローティングプレート１７に臨むプレートコンタクトホール２８が貫通して形成されている。プレートコンタクトホール２８は、縦方向に互いに間隔を空けて複数個形成されている。
プレートコンタクトホール２８には、プレートコンタクトプラグ２９が埋設されている。そして、層間絶縁膜１８上には、プレートコンタクトプラグ２９を覆うように、プレート配線３０が形成されている。プレート配線３０は、各フローティングプレート１７の周方向に沿う環状に形成され、各フローティングプレート１７ａ〜１７ｃに対応して１つずつ設けられている。つまり、第１フローティングプレート１７ａに対応して第１プレート配線３０ａが設けられ、第２フローティングプレート１７ｂに対応して第２プレート配線３０ｂが設けられ、第３フローティングプレート１７ｃに対応して第３プレート配線３０ｃが設けられている。各プレート配線３０は、互いに絶縁されている。プレート配線３０は、プレートコンタクトプラグ２９を介して、フローティングプレート１７に電気的に接続される。また、同じ分類同士のプレート配線３０ａ〜３０ｃは、全てのユニットセル間において、図示しない位置において共通接続される。
【００４１】
図３は、図１に示す半導体装置のフィールド領域の模式的な断面図である。
半導体装置１において、エピタキシャル層３上には、素子分離膜４により素子形成領域５と絶縁分離されたフィールド領域３１が形成されている。
フィールド領域３１において、層間絶縁膜１８上には、ドレイン配線２４に接続される第１配線３２と、ゲート配線２７に接続される第２配線３３とが形成されている。第１配線３２および第２配線３３は、互いに所定の間隔を空けて配置されている。
【００４２】
第１配線３２と第２配線３３との間には、３つの電位制御配線３４が、これらの間を等間隔に分割するように形成されている。つまり、隣接する配線の間隔が一定間隔ｄ2となるように配置されている。
導電体としての電位制御配線３４は、各プレート配線３０ａ〜３０ｃに対応して１つずつ設けられている。つまり、第１プレート配線３０ａに対応して第１電位制御配線３４ａが設けられ、第２プレート配線３０ｂに対応して第２電位制御配線３４ｂが設けられ、第３プレート配線３０ｃに対応して第３電位制御配線３４ｃが設けられている。各電位制御配線３４ａ〜３４ｃは、各プレート配線３０ａ〜３０ｃに１対１で接続されている。
【００４３】
そして、ソース配線２１を接地し、ドレイン配線２４に正極性の電圧（ドレイン電圧）を印加しつつ、ゲート電極１４の電位を制御することにより、ボディ領域７におけるゲート絶縁膜１３との界面近傍にチャネルを形成し、ドリフト領域８を介して、ソース領域９とドレイン領域１１との間（ソース−ドレイン間）に電流を流すことができる。
以上のように、半導体装置１では、フィールド絶縁膜１２上に、ゲート電極１４と別体をなす３つのフローティングプレート１７が設けられている。これにより、フィールド絶縁膜１２上には、ゲート電極１４および第１フローティングプレート１７ａ、第１フローティングプレート１７ａおよび第２フローティングプレート１７ｂ、第２フローティングプレート１７ｂおよび第３フローティングプレート１７ｃ、ならびに第３フローティングプレート１７ｃおよびドレインコンタクトプラグ２３を、それぞれ対向電極とする４つのキャパシタが形成される。
【００４４】
フィールド絶縁膜１２上に形成されるキャパシタの対向電極間に生じる電界が一様であれば、エピタキシャル層３（ドリフト領域８）における対向電極間下方の部分の電位分布を均一にすることができる。
そこで、半導体装置１では、３つのフローティングプレート１７は、Ｖ1／Ｄ1＝Ｖ2／Ｄ2を満たすように、フィールド絶縁膜１２上に配置されるとともに、それぞれ一定電位に保持される。ただし、各定義値の内容は、以下の通りである。
【００４５】
Ｖ1：ドレインコンタクトプラグ２３と各フローティングプレート１７との電位差
Ｄ1：ドレインコンタクトプラグ２３と各フローティングプレート１７との間隔
Ｖ2：ゲート電極１４と各フローティングプレート１７との電位差
Ｄ2：ゲート電極１４と各フローティングプレート１７との間隔
たとえば、第１フローティングプレート１７ａに関する上記定義値Ｄ1およびＤ2は、それぞれ、Ｄ1＝３ｄ、Ｄ2＝ｄである。そして、上記条件式に基づき、第１フローティングプレート１７に関する上記定義値Ｖ1およびＶ2を求めると（ただし、ゲート電極１４とドレインコンタクトプラグ２３との電位差をＶdとする。）、Ｖ1＝３Ｖd／４、Ｖ2＝Ｖd／４が導かれる。
【００４６】
同様に、第２フローティングプレート１７ｂに関するＶ1およびＶ2を求めると、Ｖ1＝２Ｖd／４、Ｖ2＝２Ｖd／４となる。さらに、第３フローティングプレート１７ｃに関するＶ1およびＶ2を求めると、Ｖ1＝Ｖd／４、Ｖ2＝３Ｖd／４が導かれる。
これにより、図２に示すように、上記４つのキャパシタの対向電極間の電位差がＶd／４となる。
【００４７】
そして、この実施形態では、図３に示すように、素子形成領域５と絶縁分離されたフィールド領域３１において、層間絶縁膜１８上に、３つの電位制御配線３４が設けられている。これにより、層間絶縁膜１８上には、第２配線３３および第１電位制御配線３４ａ、第１電位制御配線３４ａおよび第２電位制御配線３４ｂ、第２電位制御配線３４ｂおよび第３電位制御配線３４ｃ、ならびに第３電位制御配線３４ｃおよび第１配線３２を、それぞれ対向電極とする４つのキャパシタが形成される。
【００４８】
これらキャパシタにおいて、隣接する配線の間隔が一定間隔ｄ2となるように配置されていることから、キャパシタの対向電極間の距離がｄ2で一定となる。したがって、ゲート電極１４とドレインコンタクトプラグ２３との間の電位差Ｖdに応じて、第２配線３３と第１配線３２との電位差がＶdになると、４つのキャパシタの対向電極間に均等な電位差Ｖd／４が生じる。さらに、４つのキャパシタは、フィールド領域３１に形成されるので、ドリフト領域８に発生する高電界の影響を受けない。したがって、対向電極間の電位が一定に保持される。
【００４９】
そして、各電位制御配線３４ａ〜３４ｃが、各プレート配線３０ａ〜３０ｃに１対１で接続されていることにより、互いに接続される電位制御配線３４およびフローティングプレート１７の電位が同電位になる。そのため、フィールド絶縁膜１２上のキャパシタの対向電極間の電位を一定電位Ｖd／４に保持することができる。
その結果、素子形成領域５において、各キャパシタの対向電極間に一様な電界を強制的に生じさせることができるので、ソース−ドレイン間における電位分布を均一にすることができる。つまり、ソース−ドレイン間における等電位線の間隔を等しくすることができる。よって、耐圧を向上させることができる。
【００５０】
また、３つのフローティングプレート１７が、ドレインコンタクトプラグ２３とゲート電極１４との間において、隣接するプレート（ゲート電極１４およびドレインコンタクトプラグ２３を含む）の間隔が一定間隔ｄとなるように配置されている。つまり、ゲート電極１４とドレインコンタクトプラグ２３との間を等間隔に分割するように配置されている。そのため、ソース−ドレイン間における電位分布の均一化の効果を向上させることができる。
【００５１】
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、フローティングプレート１７は、ドレインコンタクトプラグ２３とゲート電極１４との間を、等間隔に分割するように配置されていなくてもよい。
また、フローティングプレート１７の数は、１つや２つであってもよいし、４つ以上あってもよい。
【００５２】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態に係るＬＤＭＯＳＦＥＴを備える半導体装置の模式的な平面図である。
【図２】図１の半導体装置をII−IIで示す切断線で切断したときの断面図である。
【図３】図１に示す半導体装置のフィールド領域の模式的な断面図である。
【図４】従来のＬＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【符号の説明】
【００５４】
１ 半導体装置
３ エピタキシャル層（半導体層）
７ ボディ領域
９ ソース領域（第２不純物領域）
１１ ドレイン領域（第１不純物領域）
１２ フィールド絶縁膜
１３ ゲート絶縁膜
１４ ゲート電極
１７ フローティングプレート
２３ ドレインコンタクトプラグ（コンタクト電極）
３０ プレート配線
３１ フィールド領域
３２ 第１配線
３３ 第２配線
３４ 電位制御配線（導電体）
【技術分野】
【０００１】
本発明は、ＬＤＭＯＳＦＥＴ（Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor）を備える半導体装置に関する。
【背景技術】
【０００２】
従来、パワーＭＯＳＦＥＴに用いられる高耐圧素子として、ＬＤＭＯＳＦＥＴが知られている。
図４は、従来のＬＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
半導体装置１０１は、シリコン基板１０２を備えている。シリコン基板１０２上には、Ｎ-型のエピタキシャル層１０３が積層されている。エピタキシャル層１０３の表面には、素子形成領域１０５を取り囲む環状の素子分離膜１０４が選択的に形成されている。
【０００３】
素子形成領域１０５には、ＬＤＭＯＳＦＥＴ１０６が形成されている。具体的には、素子形成領域１０５において、エピタキシャル層１０３には、素子分離膜１０４の周縁に沿う環状のボディ領域１０７がその全厚にわたって形成されている。ボディ領域１０７は、Ｐ型不純物を高濃度に含んだＰ型の半導体領域である。
エピタキシャル層１０３において、ボディ領域１０７に囲まれる部分は、エピタキシャル成長後のままの状態が維持された、Ｎ-型のドリフト領域１０８をなしている。
【０００４】
ボディ領域１０７の表層部には、ドリフト領域１０８と間隔を空けた位置に、Ｎ+型のソース領域１０９と、Ｐ+型のボディコンタクト領域１１０とが互いに隣接して形成されている。ドリフト領域１０８の表層部には、図４の左右方向略中央部に、Ｎ+型のドレイン領域１１１が形成されている。
ドリフト領域１０８の表面には、ドレイン領域１１１とボディ領域１０７との間の部分に、ボディ領域１０７と間隔を空けてフィールド酸化膜１１２が形成されている。
【０００５】
エピタキシャル層１０３の表面には、ソース領域１０９とフィールド酸化膜１１２との間において、ボディ領域１０７およびドリフト領域１０８に跨るゲート酸化膜１１３が形成されている。ゲート酸化膜１１３上には、ゲート電極１１４が形成されている。ゲート電極１１４は、ゲート酸化膜１１３を介してボディ領域１０７およびドリフト領域１０８に対向している。
【０００６】
フィールド酸化膜１１２上には、ゲート電極１１４と一体をなすフィールドプレート１１５が、フィールド酸化膜１１２の周縁部に乗り上がって形成されている。また、フィールド酸化膜１１２上には、フィールドプレート１１５から幅方向内側に間隔を空けた位置に、導電性材料からなる３つのフローティングプレート１１６が形成されている。３つのフローティングプレート１１６は、ドレイン領域１１１に接続されるドレイン配線１２１（後述）とゲート電極１１４との間を等間隔に分割するように配置されている。各フローティングプレート１１６は、フィールド酸化膜１１２を介して、ドリフト領域１０８に対向している。
【０００７】
シリコン基板１０２上は、酸化シリコンからなる層間絶縁膜１１７で覆われている。層間絶縁膜１１７には、ソース領域１０９およびボディコンタクト領域１１０に臨むソースコンタクトホール１１８が貫通して形成されている。また、層間絶縁膜１１７には、ドレイン領域１１１に臨むドレインコンタクトホール１１９が貫通して形成されている。
層間絶縁膜１１７上には、ソース配線１２０およびドレイン配線１２１が形成されている。ソース配線１２０は、ソースコンタクトホール１１８を介して、ソース領域１０９およびボディコンタクト領域１１０に接続されている。ドレイン配線１２１は、ドレインコンタクトホール１１９を介して、ドレイン領域１１１に接続されている。また、ゲート電極１１４には、ゲート配線１２２が接続されている。
【０００８】
ソース配線１２０を接地し、ドレイン配線１２１に正極性の電圧（ドレイン電圧）を印加しつつ、ゲート電極１１４の電位を制御することにより、ボディ領域１０７におけるゲート酸化膜１１３との界面近傍にチャネルを形成し、ドリフト領域１０８を介して、ソース領域１０９とドレイン領域１１１との間（ソース−ドレイン間）に電流を流すことができる。
【特許文献１】特開２００５−５４４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＬＤＭＯＳＦＥＴに代表される高耐圧素子では、ソース−ドレイン間に高電圧が印加されるため、耐圧を確保するための対策が必要である。
この対策として、半導体装置１０１では、フィールド酸化膜１１２上に、３つのフローティングプレート１１６を設けている。フローティングプレート１１６の設置により、フィールド酸化膜１１２上には、ドレイン配線１２１およびフローティングプレート１１６、互いに隣接する１対のフローティングプレート１１６、ならびにフローティングプレート１１６およびゲート電極１１４を、それぞれ対向電極とする４つのキャパシタ（互いに隣接する１対のフローティングプレート１１６を対向電極とするキャパシタについては２つ）が形成される。
【００１０】
３つのフローティングプレート１１６を等間隔に配置することにより、各キャパシタの容量を等しくすることができ、各キャパシタの対向電極間に一様な電界を形成し、この電界の影響により、ドリフト領域１０８の電位分布を均一にすることができると考えられる。電位分布の均一化により、ソース−ドレイン間における局所的な電界集中を解消することができるので、素子耐圧の向上が期待される。
【００１１】
しかし、フローティングプレート１１６が他から絶縁分離されたフローティング電極であり、また、高電圧の印加によりドリフト領域１０８内に高電界が生じている。そのため、フローティングプレート１１６を等間隔に設けただけでは、フローティングプレートの電位が安定せず、実際には各キャパシタの対向電極間の電界が一様とならず、ドリフト領域１０８内の電位分布を均一にすることができない。
【００１２】
本発明の目的は、第１不純物領域−第２不純物領域間（たとえば、ソース−ドレイン間）の電位分布を均一にすることができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するための請求項１記載の発明は、第１導電型の半導体材料からなる半導体層と、前記半導体層の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域と、前記半導体層の表層部に前記第１不純物領域と間隔を空けて形成された第２導電型のボディ領域と、前記ボディ領域の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第２不純物領域と、前記半導体層の表面における前記第１不純物領域と前記ボディ領域との間の部分に、前記ボディ領域と間隔を空けて形成されたフィールド絶縁膜と、前記第２不純物領域と前記フィールド絶縁膜との間において、前記半導体層の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記フィールド絶縁膜上に前記第１不純物領域および前記ゲート電極と間隔を空けて形成されたＮ（Ｎ≧１）個のフローティングプレートと、前記フローティングプレートに電圧を印加するための配線と、前記第１不純物領域に接続され、前記フィールド絶縁膜の表面に沿う方向に前記フローティングプレートに対向するコンタクト電極とを含み、前記Ｎ個のフローティングプレートは、Ｖ1／Ｄ1＝Ｖ2／Ｄ2（Ｖ1：前記コンタクト電極と前記フローティングプレートとの電位差、Ｄ1：前記コンタクト電極と前記フローティングプレートとの間隔、Ｖ2：前記ゲート電極と前記フローティングプレートとの電位差、Ｄ2：前記ゲート電極と前記フローティングプレートとの間隔）を満たすように、前記フィールド絶縁膜上に配置されるとともに、それぞれ一定電位に保持される、半導体装置である。
【００１４】
この構成によれば、半導体層の表層部には、第２導電型のボディ領域および半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域が、互いに間隔を空けて形成されている。ボディ領域の表層部には、半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第２不純物領域が形成されている。また、半導体層の表面における第１不純物領域とボディ領域との間の部分には、ボディ領域と間隔を空けてフィールド絶縁膜が形成されている。第２不純物領域とフィールド絶縁膜との間において、半導体層の表面上には、ゲート絶縁膜が形成されており、このゲート絶縁膜上にはゲート電極が形成されている。
【００１５】
たとえば、第２不純物領域を接地し、第１不純物領域に正極性の電圧を印加しつつ、ゲート電極の電位を制御することにより、ボディ領域におけるゲート絶縁膜との界面近傍にチャネルを形成し、半導体層におけるボディ領域と第１不純物領域との間の部分を介して、第２不純物領域と第１不純物領域との間（第１不純物領域−第２不純物領域間）に電流を流すことができる。
【００１６】
そして、請求項１に記載の半導体装置では、フィールド絶縁膜上に、第１不純物領域およびゲート電極と間隔を空けて、Ｎ（Ｎ≧１）個のフローティングプレートが設けられている。また、第１不純物領域にコンタクト電極が接続されており、このコンタクト電極は、フィールド絶縁膜の表面に沿ってフローティングプレートに対向している。これにより、フィールド絶縁膜上には、コンタクト電極およびフローティングプレート、ならびにフローティングプレートおよびゲート電極を、それぞれ対向電極とするキャパシタが少なくとも２つ形成される。
【００１７】
フィールド絶縁膜上に形成される各キャパシタの対向電極間に生じる電界が一様であれば、半導体層における対向電極間下方の部分の電位分布を均一にすることができる。
そこで、請求項１に記載の半導体装置では、フローティングプレートは、Ｖ1／Ｄ1＝Ｖ2／Ｄ2を満たすように、フィールド絶縁膜上に配置されるとともに、それぞれ一定電位に保持される。ただし、各定義値の内容は、以下の通りである。
【００１８】
Ｖ1：コンタクト電極とフローティングプレートとの電位差
Ｄ1：コンタクト電極とフローティングプレートとの間隔
Ｖ2：ゲート電極とフローティングプレートとの電位差
Ｄ2：ゲート電極とフローティングプレートとの間隔
たとえば、Ｎ＝１の場合、コンタクト電極とゲート電極との間隔をＤ3とし（つまり、Ｄ1＋Ｄ2＝Ｄ3）、上記条件式に基づき、フローティングプレートに関する上記定義値Ｖ1およびＶ2を求めると（ただし、コンタクト電極とゲート電極との電位差をＶdとする。）、Ｖ1＝Ｄ1Ｖd／Ｄ3、Ｖ2＝Ｄ2Ｖd／Ｄ3が導かれる。
【００１９】
すなわち、コンタクト電極およびフローティングプレート、ならびにフローティングプレートおよびゲート電極を、それぞれ対向電極とするキャパシタの対向電極間の電位差が、対向電極間の間隔Ｄ1およびＤ2に比例する電位差となる。そのため、各キャパシタの対向電極間に一様な電界を強制的に生じさせることができる。さらに、フローティングプレートの電位が一定電位に保持されるので、半導体層に生じる電界の影響を受けることなく、第１不純物領域−第２不純物領域間の電位分布を均一にすることができ、耐圧を向上させることができる。
【００２０】
また、たとえば、Ｎ＝２の場合、コンタクト電極と一方のフローティングプレート（コンタクト電極に近い側）との間隔をｄ1、一方のフローティングプレートと他方のフローティングプレートとの間隔をｄ2、他方のフローティングプレートとゲート電極との間隔をｄ3とする（つまり、Ｄ3＝ｄ1＋ｄ2＋ｄ3）。そして、上記条件式に基づき、一方のフローティングプレートに関する上記定義値Ｖ1およびＶ2を求めると、Ｖ1＝ｄ1Ｖd／Ｄ3、Ｖ2＝（ｄ2＋ｄ3）Ｖd／Ｄ3が導かれる。
【００２１】
同様に、他方のフローティングプレートに関する上記定義値Ｖ1およびＶ2を求めると、Ｖ1＝（ｄ1＋ｄ2）Ｖd／Ｄ3、Ｖ2＝ｄ3Ｖd／Ｄ3が導かれる。
これにより、コンタクト電極および一方のフローティングプレート、一方のフローティングプレートおよび他方のフローティングプレート、ならびに他方のフローティングプレートおよびゲート電極を、それぞれ対向電極とする３つのキャパシタの対向電極間の電位差が、それぞれｄ1Ｖd／Ｄ3、ｄ2Ｖd／Ｄ3およびｄ3Ｖd／Ｄ3と導かれる。
【００２２】
すなわち、上記３つのキャパシタの対向電極間の電位差が、対向電極間のｄ1、ｄ2およびｄ3に比例する電位差となる。そのため、各キャパシタの対向電極間に一様な電界を強制的に生じさせることができる。さらに、フローティングプレートの電位が一定電位に保持されるので、半導体層に生じる電界の影響を受けることなく、第１不純物領域−第２不純物領域間の電位分布を均一にすることができ、耐圧を向上させることができる。なお、Ｎ≧３の場合も、Ｎ＝２の場合と同様に考えることができる。
【００２３】
また、請求項２に記載の発明は、前記フローティングプレートが設けられる領域と絶縁分離された領域に、互いに所定間隔を空けて配置された第１配線および第２配線と、前記第１配線と前記第２配線との間を等間隔に分割するように配置された、前記フローティングプレートと同数の導電体とをさらに備え、前記第１配線には、前記コンタクト電極と同じ電圧が印加され、前記第２配線には、前記ゲート電極と同じ電圧が印加され、前記導電体は、前記第１配線側から順に、前記コンタクト電極側から順に並ぶ前記フローティングプレートに１対１で接続されている、請求項１に記載の半導体装置である。
【００２４】
この構成によれば、フローティングプレートが設けられる領域と絶縁分離された領域において、第１配線と第２配線との間に、フローティングプレートと同数の導電体が設けられている。これにより、当該領域には、第１配線および導電体、ならびに導電体および第２配線を、それぞれ対向電極とするキャパシタが少なくとも２つ形成される。
さらに、導電体が第１配線と前記第２配線との間を等間隔に分割するように配置されていることから、上記キャパシタの対向電極間の距離を一定にすることができる。したがって、第１配線にコンタクト電極と同じ電圧が印加され、第２配線にゲート電極と同じ電圧が印加されると、２つ以上のキャパシタの対向電極間に均等な電位差が生じる。さらに、これらのキャパシタは、フローティングプレートが設けられる領域と絶縁分離された領域に形成されるので、半導体層内の電界の影響を受けない。したがって、対向電極間の電位が一定に保持される。
【００２５】
そして、導電体が、第１配線側から順に、コンタクト電極側から順に並ぶフローティングプレートに１対１で接続されているため、互いに接続される導電体およびフローティングプレートの電位が同電位になる。その結果、フィールド絶縁膜上のキャパシタの対向電極間の電位を一定に保持することができる。
また、請求項３記載の発明は、前記フローティングプレートは、前記コンタクト電極と前記ゲート電極との間を等間隔に分割するように配置されている、請求項１または２に記載の半導体装置である。
【００２６】
この構成によれば、フローティングプレートが、コンタクト電極とゲート電極との間を等間隔に分割するように配置されている。そのため、第１不純物領域−第２不純物領域間における電位分布の均一化の効果を向上させることができる。
【発明を実施するための最良の形態】
【００２７】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るＬＤＭＯＳＦＥＴを備える半導体装置の模式的な平面図である。図２は、図１の半導体装置をII−IIで示す切断線で切断したときの断面図である。
半導体装置１は、シリコン基板２を備えている。シリコン基板２上には、Ｎ-型のエピタキシャル層３が積層されている。半導体層としてのエピタキシャル層３の表面には、素子形成領域５を取り囲む環状の素子分離膜４が選択的に形成されている。素子分離膜４は、たとえば、酸化シリコンからなり、たとえば、０．５〜１．５μｍの厚さＴ1を有している。
【００２８】
素子形成領域５には、ＬＤＭＯＳＦＥＴ６が形成されている。具体的には、素子形成領域５には、図１および図２の左右方向をゲート長方向とするユニットセルが同方向に沿って複数並べられてなるＬＤＭＯＳＦＥＴ６が形成されている。
ＬＤＭＯＳＦＥＴ６は、エピタキシャル層３において、Ｐ型のボディ領域７と、Ｎ-型のドリフト領域８とを備えている。
【００２９】
ボディ領域７は、ユニットセルごとに環状に形成され、その厚さがエピタキシャル層３の表面からシリコン基板２の表面に至っている。つまり、ボディ領域７は、エピタキシャル層３の全厚にわたって形成されている。ボディ領域７は、たとえば、１Ｅ１６〜１Ｅ１７ｃｍ-3の不純物濃度を有している。
ドリフト領域８は、エピタキシャル層３においてエピタキシャル成長後のままの状態が維持された領域であって、ボディ領域７に囲まれている。ドリフト領域８は、たとえば、１Ｅ１４〜１Ｅ１６ｃｍ-3の不純物濃度を有している。
【００３０】
ボディ領域７の表層部には、ドリフト領域８と間隔を空けた位置に、第２不純物領域としてのＮ+型のソース領域９と、Ｐ+型のボディコンタクト領域１０とが互いに隣接して（接して）形成されている。ソース領域９の不純物濃度は、ドリフト領域８の不純物濃度よりも高く、たとえば、１Ｅ１９〜１Ｅ２０ｃｍ-3である。
ドリフト領域８の表層部には、ボディ領域７と間隔を空けた位置に、第１不純物領域としてのドレイン領域１１が形成されている。ドレイン領域１１は、ゲート長に沿う横方向（以下、この方向を単に「横方向」ということがある。）略中央部において、横方向に直交するゲート幅に沿う縦方向（以下、この方向を単に「縦方向」ということがある。）に直線状に延びている。ドレイン領域１１の不純物濃度は、ドリフト領域８の不純物濃度よりも高く、たとえば、１Ｅ１９〜１Ｅ２０ｃｍ-3である。
【００３１】
ドリフト領域８の表面には、ドレイン領域１１とボディ領域７との間の部分に、ボディ領域７と間隔を空けてフィールド絶縁膜１２が形成されている。フィールド絶縁膜１２は、ＬＤＭＯＳＦＥＴ６における各ユニットセルを他から絶縁分離するための酸化膜であって、たとえば、ＬＯＣＯＳ法により形成される。また、フィールド絶縁膜１２の厚さＴ2は、素子分離膜４の厚さＴ1と同じ厚さ（たとえば、０．５〜１．５μｍ）である。
【００３２】
エピタキシャル層３の表面には、ソース領域９とフィールド絶縁膜１２との間において、ボディ領域７およびドリフト領域８に跨るゲート絶縁膜１３が形成されている。ゲート絶縁膜１３は、たとえば、酸化シリコンからなる。
また、エピタキシャル層３上には、ゲート絶縁膜１３およびフィールド絶縁膜１２に跨るゲート電極１４が形成されている。ゲート電極１４は、ボディ領域７の周方向に沿う環状に形成され、電極部１５と、フィールドプレート部１６とを一体的に有している。
【００３３】
電極部１５は、ゲート絶縁膜１３上に形成され、ゲート絶縁膜１３を介してボディ領域７およびドリフト領域８に対向している。一方、フィールドプレート部１６は、フィールド絶縁膜１２の周縁部に乗り上がって形成されている。
フィールド絶縁膜１２上には、３つのフローティングプレート１７が、ゲート電極１４と別体で形成されている。各フローティングプレート１７は、ゲート電極１４の外周よりも小さい外周を有し、それぞれ相似比の異なる相似形の環状に形成されている。つまり、各フローティングプレート１７は、それぞれ大きさが異なっている。なお、本実施形態の説明において、大きさの異なるフローティングプレートを特に区別する場合に、最も大きいプレートから順に、第１フローティングプレート１７ａ、第２フローティングプレート１７ｂおよび第３フローティングプレート１７ｃとすることがある。
【００３４】
各フローティングプレート１７の相似比は、基準となるフローティングプレート１７とそれよりも一段大きいプレート（ゲート電極１４を含む）との相似比が、基準となるフローティングプレート１７とそれよりも一段小さいプレートとの相似比と同じになるように設定される。たとえば、ゲート電極１４と第１フローティングプレート１７ａとの相似比が、第１フローティングプレート１７ａと第２フローティングプレート１７ｂとの相似比と同じになるように設定される。なお、各フローティングプレート１７の幅は、それぞれ同じである。
【００３５】
そして、ゲート電極１４に対する相似比の異なる３つのフローティングプレート１７は、ゲート電極１４とドレインコンタクトプラグ２３（後述）との間を等間隔に分割するように配置されている。具体的には、より相似比の大きいフローティングプレート１７が横方向外側（ゲート電極１４に近い側）に位置するように、かつ、隣接するプレート（ゲート電極１４およびドレインコンタクトプラグ２３を含む）の間隔が一定間隔ｄとなるように配置されている。これにより、横方向におけるゲート電極１４とドレインコンタクトプラグ２３との間が一様に、等間隔に分割される。各フローティングプレート１７は、フィールド絶縁膜１２を介してドリフト領域８に対向している。
【００３６】
エピタキシャル層３上は、酸化シリコンからなる層間絶縁膜１８で覆われている。
層間絶縁膜１８には、縦方向に沿うボディ領域７の直線部に対向する部分に、ソース領域９およびボディコンタクト領域１０に臨むソースコンタクトホール１９が貫通して形成されている。ソースコンタクトホール１９は、縦方向に互いに間隔を空けて複数個形成されている。
【００３７】
ソースコンタクトホール１９には、ソースコンタクトプラグ２０が埋設されている。そして、層間絶縁膜１８上には、ソースコンタクトプラグ２０を覆うように、ソース配線２１が形成されている。ソース配線２１は、ボディ領域７の周方向に沿う環状に形成され、互いに隣接するユニットセルのソース配線２１と一体をなし、それらユニットセル間で共有されている。ソース配線２１は、ソースコンタクトプラグ２０を介して、ソース領域９およびボディコンタクト領域１０に電気的に接続される。
【００３８】
また、層間絶縁膜１８には、ドレイン領域１１に対向する部分に、ドレイン領域１１に臨むドレインコンタクトホール２２が貫通して形成されている。ドレインコンタクトホール２２は、縦方向に互いに間隔を空けて複数個形成されている。
ドレインコンタクトホール２２には、コンタクト電極としてのドレインコンタクトプラグ２３が埋設されている。そして、層間絶縁膜１８上には、ドレインコンタクトプラグ２３を覆うように、ドレイン配線２４が形成されている。ドレイン配線２４は、ドレイン領域１１に沿う縦方向直線状に形成され、各ユニットセルに個別に設けられている。ドレイン配線２４は、ドレインコンタクトプラグ２３を介して、ドレイン領域１１に電気的に接続される。
【００３９】
層間絶縁膜１８には、縦方向に沿うゲート電極１４の直線部に対向する部分に、ゲート電極１４のフィールドプレート部１６に臨むゲートコンタクトホール２５が貫通して形成されている。ゲートコンタクトホール２５は、縦方向に互いに間隔を空けて複数個形成されている。
ゲートコンタクトホール２５には、ゲートコンタクトプラグ２６が埋設されている。そして、層間絶縁膜１８上には、ゲートコンタクトプラグ２６を覆うように、ゲート配線２７が形成されている。ゲート配線２７は、ゲート電極１４の周方向に沿う環状に形成され、各ユニットセルに個別に設けられている。ゲート配線２７は、ゲートコンタクトプラグ２６を介して、ゲート電極１４に電気的に接続される。
【００４０】
また、層間絶縁膜１８には、各フローティングプレート１７における縦方向に沿う直線部に対向する部分に、各フローティングプレート１７に臨むプレートコンタクトホール２８が貫通して形成されている。プレートコンタクトホール２８は、縦方向に互いに間隔を空けて複数個形成されている。
プレートコンタクトホール２８には、プレートコンタクトプラグ２９が埋設されている。そして、層間絶縁膜１８上には、プレートコンタクトプラグ２９を覆うように、プレート配線３０が形成されている。プレート配線３０は、各フローティングプレート１７の周方向に沿う環状に形成され、各フローティングプレート１７ａ〜１７ｃに対応して１つずつ設けられている。つまり、第１フローティングプレート１７ａに対応して第１プレート配線３０ａが設けられ、第２フローティングプレート１７ｂに対応して第２プレート配線３０ｂが設けられ、第３フローティングプレート１７ｃに対応して第３プレート配線３０ｃが設けられている。各プレート配線３０は、互いに絶縁されている。プレート配線３０は、プレートコンタクトプラグ２９を介して、フローティングプレート１７に電気的に接続される。また、同じ分類同士のプレート配線３０ａ〜３０ｃは、全てのユニットセル間において、図示しない位置において共通接続される。
【００４１】
図３は、図１に示す半導体装置のフィールド領域の模式的な断面図である。
半導体装置１において、エピタキシャル層３上には、素子分離膜４により素子形成領域５と絶縁分離されたフィールド領域３１が形成されている。
フィールド領域３１において、層間絶縁膜１８上には、ドレイン配線２４に接続される第１配線３２と、ゲート配線２７に接続される第２配線３３とが形成されている。第１配線３２および第２配線３３は、互いに所定の間隔を空けて配置されている。
【００４２】
第１配線３２と第２配線３３との間には、３つの電位制御配線３４が、これらの間を等間隔に分割するように形成されている。つまり、隣接する配線の間隔が一定間隔ｄ2となるように配置されている。
導電体としての電位制御配線３４は、各プレート配線３０ａ〜３０ｃに対応して１つずつ設けられている。つまり、第１プレート配線３０ａに対応して第１電位制御配線３４ａが設けられ、第２プレート配線３０ｂに対応して第２電位制御配線３４ｂが設けられ、第３プレート配線３０ｃに対応して第３電位制御配線３４ｃが設けられている。各電位制御配線３４ａ〜３４ｃは、各プレート配線３０ａ〜３０ｃに１対１で接続されている。
【００４３】
そして、ソース配線２１を接地し、ドレイン配線２４に正極性の電圧（ドレイン電圧）を印加しつつ、ゲート電極１４の電位を制御することにより、ボディ領域７におけるゲート絶縁膜１３との界面近傍にチャネルを形成し、ドリフト領域８を介して、ソース領域９とドレイン領域１１との間（ソース−ドレイン間）に電流を流すことができる。
以上のように、半導体装置１では、フィールド絶縁膜１２上に、ゲート電極１４と別体をなす３つのフローティングプレート１７が設けられている。これにより、フィールド絶縁膜１２上には、ゲート電極１４および第１フローティングプレート１７ａ、第１フローティングプレート１７ａおよび第２フローティングプレート１７ｂ、第２フローティングプレート１７ｂおよび第３フローティングプレート１７ｃ、ならびに第３フローティングプレート１７ｃおよびドレインコンタクトプラグ２３を、それぞれ対向電極とする４つのキャパシタが形成される。
【００４４】
フィールド絶縁膜１２上に形成されるキャパシタの対向電極間に生じる電界が一様であれば、エピタキシャル層３（ドリフト領域８）における対向電極間下方の部分の電位分布を均一にすることができる。
そこで、半導体装置１では、３つのフローティングプレート１７は、Ｖ1／Ｄ1＝Ｖ2／Ｄ2を満たすように、フィールド絶縁膜１２上に配置されるとともに、それぞれ一定電位に保持される。ただし、各定義値の内容は、以下の通りである。
【００４５】
Ｖ1：ドレインコンタクトプラグ２３と各フローティングプレート１７との電位差
Ｄ1：ドレインコンタクトプラグ２３と各フローティングプレート１７との間隔
Ｖ2：ゲート電極１４と各フローティングプレート１７との電位差
Ｄ2：ゲート電極１４と各フローティングプレート１７との間隔
たとえば、第１フローティングプレート１７ａに関する上記定義値Ｄ1およびＤ2は、それぞれ、Ｄ1＝３ｄ、Ｄ2＝ｄである。そして、上記条件式に基づき、第１フローティングプレート１７に関する上記定義値Ｖ1およびＶ2を求めると（ただし、ゲート電極１４とドレインコンタクトプラグ２３との電位差をＶdとする。）、Ｖ1＝３Ｖd／４、Ｖ2＝Ｖd／４が導かれる。
【００４６】
同様に、第２フローティングプレート１７ｂに関するＶ1およびＶ2を求めると、Ｖ1＝２Ｖd／４、Ｖ2＝２Ｖd／４となる。さらに、第３フローティングプレート１７ｃに関するＶ1およびＶ2を求めると、Ｖ1＝Ｖd／４、Ｖ2＝３Ｖd／４が導かれる。
これにより、図２に示すように、上記４つのキャパシタの対向電極間の電位差がＶd／４となる。
【００４７】
そして、この実施形態では、図３に示すように、素子形成領域５と絶縁分離されたフィールド領域３１において、層間絶縁膜１８上に、３つの電位制御配線３４が設けられている。これにより、層間絶縁膜１８上には、第２配線３３および第１電位制御配線３４ａ、第１電位制御配線３４ａおよび第２電位制御配線３４ｂ、第２電位制御配線３４ｂおよび第３電位制御配線３４ｃ、ならびに第３電位制御配線３４ｃおよび第１配線３２を、それぞれ対向電極とする４つのキャパシタが形成される。
【００４８】
これらキャパシタにおいて、隣接する配線の間隔が一定間隔ｄ2となるように配置されていることから、キャパシタの対向電極間の距離がｄ2で一定となる。したがって、ゲート電極１４とドレインコンタクトプラグ２３との間の電位差Ｖdに応じて、第２配線３３と第１配線３２との電位差がＶdになると、４つのキャパシタの対向電極間に均等な電位差Ｖd／４が生じる。さらに、４つのキャパシタは、フィールド領域３１に形成されるので、ドリフト領域８に発生する高電界の影響を受けない。したがって、対向電極間の電位が一定に保持される。
【００４９】
そして、各電位制御配線３４ａ〜３４ｃが、各プレート配線３０ａ〜３０ｃに１対１で接続されていることにより、互いに接続される電位制御配線３４およびフローティングプレート１７の電位が同電位になる。そのため、フィールド絶縁膜１２上のキャパシタの対向電極間の電位を一定電位Ｖd／４に保持することができる。
その結果、素子形成領域５において、各キャパシタの対向電極間に一様な電界を強制的に生じさせることができるので、ソース−ドレイン間における電位分布を均一にすることができる。つまり、ソース−ドレイン間における等電位線の間隔を等しくすることができる。よって、耐圧を向上させることができる。
【００５０】
また、３つのフローティングプレート１７が、ドレインコンタクトプラグ２３とゲート電極１４との間において、隣接するプレート（ゲート電極１４およびドレインコンタクトプラグ２３を含む）の間隔が一定間隔ｄとなるように配置されている。つまり、ゲート電極１４とドレインコンタクトプラグ２３との間を等間隔に分割するように配置されている。そのため、ソース−ドレイン間における電位分布の均一化の効果を向上させることができる。
【００５１】
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、フローティングプレート１７は、ドレインコンタクトプラグ２３とゲート電極１４との間を、等間隔に分割するように配置されていなくてもよい。
また、フローティングプレート１７の数は、１つや２つであってもよいし、４つ以上あってもよい。
【００５２】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態に係るＬＤＭＯＳＦＥＴを備える半導体装置の模式的な平面図である。
【図２】図１の半導体装置をII−IIで示す切断線で切断したときの断面図である。
【図３】図１に示す半導体装置のフィールド領域の模式的な断面図である。
【図４】従来のＬＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【符号の説明】
【００５４】
１ 半導体装置
３ エピタキシャル層（半導体層）
７ ボディ領域
９ ソース領域（第２不純物領域）
１１ ドレイン領域（第１不純物領域）
１２ フィールド絶縁膜
１３ ゲート絶縁膜
１４ ゲート電極
１７ フローティングプレート
２３ ドレインコンタクトプラグ（コンタクト電極）
３０ プレート配線
３１ フィールド領域
３２ 第１配線
３３ 第２配線
３４ 電位制御配線（導電体）
【特許請求の範囲】
【請求項１】
第１導電型の半導体材料からなる半導体層と、
前記半導体層の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域と、
前記半導体層の表層部に前記第１不純物領域と間隔を空けて形成された第２導電型のボディ領域と、
前記ボディ領域の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第２不純物領域と、
前記半導体層の表面における前記第１不純物領域と前記ボディ領域との間の部分に、前記ボディ領域と間隔を空けて形成されたフィールド絶縁膜と、
前記第２不純物領域と前記フィールド絶縁膜との間において、前記半導体層の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記フィールド絶縁膜上に前記第１不純物領域および前記ゲート電極と間隔を空けて形成されたＮ（Ｎ≧１）個のフローティングプレートと、
前記第１不純物領域に接続され、前記フィールド絶縁膜の表面に沿う方向に前記フローティングプレートに対向するコンタクト電極とを含み、
前記Ｎ個のフローティングプレートは、Ｖ1／Ｄ1＝Ｖ2／Ｄ2（Ｖ1：前記コンタクト電極と前記フローティングプレートとの電位差、Ｄ1：前記コンタクト電極と前記フローティングプレートとの間隔、Ｖ2：前記ゲート電極と前記フローティングプレートとの電位差、Ｄ2：前記ゲート電極と前記フローティングプレートとの間隔）を満たすように、前記フィールド絶縁膜上に配置されるとともに、それぞれ一定電位に保持される、半導体装置。
【請求項２】
前記フローティングプレートが設けられる領域と絶縁分離された領域に、互いに所定間隔を空けて配置された第１配線および第２配線と、
前記第１配線と前記第２配線との間を等間隔に分割するように配置された、前記フローティングプレートと同数の導電体とをさらに備え、
前記第１配線には、前記コンタクト電極と同じ電圧が印加され、
前記第２配線には、前記ゲート電極と同じ電圧が印加され、
前記導電体は、前記第１配線側から順に、前記コンタクト電極側から順に並ぶ前記フローティングプレートに１対１で接続されている、請求項１に記載の半導体装置。
【請求項３】
前記フローティングプレートは、前記コンタクト電極と前記ゲート電極との間を等間隔に分割するように配置されている、請求項１または２に記載の半導体装置。
【請求項１】
第１導電型の半導体材料からなる半導体層と、
前記半導体層の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域と、
前記半導体層の表層部に前記第１不純物領域と間隔を空けて形成された第２導電型のボディ領域と、
前記ボディ領域の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第２不純物領域と、
前記半導体層の表面における前記第１不純物領域と前記ボディ領域との間の部分に、前記ボディ領域と間隔を空けて形成されたフィールド絶縁膜と、
前記第２不純物領域と前記フィールド絶縁膜との間において、前記半導体層の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記フィールド絶縁膜上に前記第１不純物領域および前記ゲート電極と間隔を空けて形成されたＮ（Ｎ≧１）個のフローティングプレートと、
前記第１不純物領域に接続され、前記フィールド絶縁膜の表面に沿う方向に前記フローティングプレートに対向するコンタクト電極とを含み、
前記Ｎ個のフローティングプレートは、Ｖ1／Ｄ1＝Ｖ2／Ｄ2（Ｖ1：前記コンタクト電極と前記フローティングプレートとの電位差、Ｄ1：前記コンタクト電極と前記フローティングプレートとの間隔、Ｖ2：前記ゲート電極と前記フローティングプレートとの電位差、Ｄ2：前記ゲート電極と前記フローティングプレートとの間隔）を満たすように、前記フィールド絶縁膜上に配置されるとともに、それぞれ一定電位に保持される、半導体装置。
【請求項２】
前記フローティングプレートが設けられる領域と絶縁分離された領域に、互いに所定間隔を空けて配置された第１配線および第２配線と、
前記第１配線と前記第２配線との間を等間隔に分割するように配置された、前記フローティングプレートと同数の導電体とをさらに備え、
前記第１配線には、前記コンタクト電極と同じ電圧が印加され、
前記第２配線には、前記ゲート電極と同じ電圧が印加され、
前記導電体は、前記第１配線側から順に、前記コンタクト電極側から順に並ぶ前記フローティングプレートに１対１で接続されている、請求項１に記載の半導体装置。
【請求項３】
前記フローティングプレートは、前記コンタクト電極と前記ゲート電極との間を等間隔に分割するように配置されている、請求項１または２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−８０８９１（Ｐ２０１０−８０８９１Ａ）
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願番号】特願２００８−２５０７７９（Ｐ２００８−２５０７７９）
【出願日】平成２０年９月２９日（２００８．９．２９）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願日】平成２０年９月２９日（２００８．９．２９）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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