ＬＤＭＯＳトランジスタを含む半導体装置
【課題】 ＬＤＭＯＳトランジスタを高耐圧にするとともに、オン抵抗を低減させる。
【解決手段】 半導体装置１００は、Ｐ型シリコン基板１０２と、Ｐ型シリコン基板１０２上に形成されたゲート電極１２０と、ゲート電極１２０の横方向に形成されたドレイン（第二Ｎ型拡散領域１０９）と、ドレイン（第二Ｎ型拡散領域１０９）上に形成されたドレイン電極１３０と、ゲート電極１２０とドレイン電極１３０との間に設けられ、ゲート絶縁膜１１２よりも膜厚の厚い絶縁膜（フィールド酸化膜１０６）と、前記絶縁膜上において、ドレイン電極１３０に沿って形成された電界制御電極１１８と、により構成されたＬＤＭＯＳトランジスタを含む。
【解決手段】 半導体装置１００は、Ｐ型シリコン基板１０２と、Ｐ型シリコン基板１０２上に形成されたゲート電極１２０と、ゲート電極１２０の横方向に形成されたドレイン（第二Ｎ型拡散領域１０９）と、ドレイン（第二Ｎ型拡散領域１０９）上に形成されたドレイン電極１３０と、ゲート電極１２０とドレイン電極１３０との間に設けられ、ゲート絶縁膜１１２よりも膜厚の厚い絶縁膜（フィールド酸化膜１０６）と、前記絶縁膜上において、ドレイン電極１３０に沿って形成された電界制御電極１１８と、により構成されたＬＤＭＯＳトランジスタを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＭＯＳトランジスタを含む半導体装置に関し、とくに高耐圧ＬＤＭＯＳトランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
高耐圧ＭＯＳトランジスタとしてＬＤＭＯＳ（Lateral Diffused Metal-Oxide-Semiconductor）トランジスタを用いた場合、一般的に、ドレイン−ゲート電極間の電界緩和のために、ドレイン端部のゲート酸化膜を厚くしたり、ドレイン端部にゲート酸化膜よりも厚いフィールド酸化膜を存在させることが行われている。しかし、このような構造では、ドレイン抵抗が増大し、オン抵抗が大きくなるという問題があった（たとえば特許文献１）。
【０００３】
【特許文献１】特開２００１−６０６８６号公報
【特許文献２】特開平２−２８３０７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＬＤＭＯＳトランジスタにおいて、高耐圧の実現とオン抵抗の低下の実現とはトレードオフの関係にあり、両者を両立させるのは難しかった。
【０００５】
ところで、特許文献２には、電流容量を大きくするために、ゲート電極が長円形状で、ドレイン拡散領域がその長円形内にストライプ状に形成されており、長いチャネル幅が確保された構造のＭＯＳＦＥＴが開示されている。ここで、ドレイン電極配線は、長円形のゲート電極内からその外側に向けて延出され、ＰＮ接合面を横切っている。このため、ドレイン電極配線に負の電圧がかかると、バックゲート部分での電界集中は緩和されるが、Ｐ−型ドレイン拡散領域のうち、ドレイン電極配線との重なり部分表面にＭＯＳ効果により正電荷が静電誘導されて電荷蓄積層が形成される。そのため、ドレイン電極配線との重なりがあるＰ−型ドレイン拡散領域内の空乏層端の拡大幅が、ドレイン電極配線との重なり部分のない領域に比して小さくなってしまうという問題があった。ドレイン電圧が高くなるほど、Ｐ−型ドレイン拡散領域表面の蓄積層による高濃度化が一層増大するため、空貧層の拡大度合いがますます制限されて等電位線が密となり、電界集中の結果、耐圧が律速する。
【０００６】
そこで、特許文献２のオフセットゲート型ＭＯＳＦＥＴでは、ドレイン電極配線の直下のフィールド酸化膜とその上の層間絶縁膜との間にバイアス電位印加用電極が挟まれた構成としている。ここで、バイアス電位印加用電極には、ドレイン電極配線とは逆符号の電位が印加される。これにより、ドレイン電極配線の電位により発生された電荷蓄積層がバイアス電位印加用電極の電位により発生された電荷蓄積層の発生で相殺または緩和され、表面側の濃度変化を抑圧することができる。これにより、ドレイン電極配線直下の空乏層端が、ドレイン電極配線に覆われない部分と同様の拡大位置となり、電界集中が緩和され、ドレイン耐圧が向上する。
【０００７】
上述したように、特許文献２においては、ドレイン電極配線に印加される電位の影響によりＰ−型ドレイン拡散領域に生じる電荷蓄積層を低減し、ドレイン電極配線直下の空乏層端の拡大位置が、ドレイン電極配線に覆われていない領域と同様になるようにすることを目的としている。そのため、バイアス電位印加用電極は、ドレイン電極配線直下に形成される必要がある。
【０００８】
しかし、従来の構成では、高耐圧とオン抵抗の低下を実現することは困難であった。
【課題を解決するための手段】
【０００９】
本発明によれば、半導体基板と、前記半導体基板上に形成されたゲート電極と、前記ゲート電極の横方向に形成されたドレインと、前記ドレイン上に形成されたドレイン電極と、前記ゲート電極と前記ドレインとの間に設けられ、ゲート絶縁膜よりも膜厚の厚い絶縁膜と、前記絶縁膜上において、前記ドレイン電極に沿って形成された電界制御電極と、により構成されたＬＤＭＯＳトランジスタを含むことを特徴とする半導体装置が提供される。
【００１０】
本発明の半導体装置において、このような電界制御電極を設けておくことにより、ゲート電極およびドレイン電極への電圧印加時に、ゲート電極に印加された電圧とドレイン電極に印加される最大の電圧（ＬＤＭＯＳトランジスタの耐圧）の間の電圧を電界制御電極に印加することにより、高電位の等電位線の密な領域をドレイン電極側にシフトすることができる。そのため、ブレークダウンの生じやすいゲート電極と絶縁膜端部との接点における電界の集中を低減することができ、ＬＤＭＯＳトランジスタの耐圧を高めることができる。
【００１１】
また、ゲート電極およびドレイン電極への電圧印加時に、電界制御電極に上記のような電圧を印加することにより、絶縁膜下部に電子／ホール蓄積層を形成することができ、ＬＤＭＯＳトランジスタのオン抵抗を低減することができる。
【発明の効果】
【００１２】
本発明によれば、ＬＤＭＯＳトランジスタを高耐圧にするとともに、オン抵抗を低減させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
図１は、本実施の形態におけるＬＤＭＯＳトランジスタを含む半導体装置の構成を示す図である。
【００１５】
図１（ａ）は、半導体装置１００の断面図を示す。ここで、半導体装置１００は、左右対称な２つのＬＤＭＯＳトランジスタを含む。
半導体装置１００は、Ｐ型シリコン基板１０２と、Ｐ型シリコン基板１０２に形成されたＮウェル拡散層１０４と、Ｎウェル拡散層１０４に形成された第一Ｎ型拡散領域１０８および第一Ｐ型拡散領域１１０とを含む。また、半導体装置１００は、Ｎウェル拡散層１０４において、第一Ｐ型拡散領域１１０と第一Ｎ型拡散領域１０８との間に形成されたフィールド酸化膜１０６を含む。半導体装置１００は、さらに、Ｐ型シリコン基板１０２表面において、第一Ｐ型拡散領域１１０とフィールド酸化膜１０６にまたがるように形成されたゲート絶縁膜１１２と、その上に形成されたゲート電極１２０とを含む。また、半導体装置１００は、第一Ｎ型拡散領域１０８に形成された第二Ｎ型拡散領域１０９と、その上に形成されたドレイン電極１３０と、第一Ｐ型拡散領域１１０に形成された第三Ｎ型拡散領域１１１ａおよび第二Ｐ型拡散領域１１１ｂと、それらの上に形成されたソース電極１３２とを含む。
【００１６】
本実施の形態において、ゲート電極１２０とドレイン電極１３０との間には、フィールド酸化膜１０６上に電界制御電極１１８が形成されている。電界制御電極１１８は、ゲート電極１２０と離間して設けられる。電界制御電極１１８には、ゲート電極１２０とは独立制御された電圧が印加される。本実施の形態において、電界制御電極１１８には、ドレイン電極１３０に印加される電圧と同符号の電位が印加される。電界制御電極１１８に印加する電圧は、ゲート電極１２０に印加する電圧とドレイン電極１３０に印加される最大の電圧の間の電圧とすることができる。たとえば、ゲート電極１２０に印加する定常電圧が５Ｖの場合、電界制御電極１１８に印加する電圧は、５Ｖ以上、ＬＤＭＯＳトランジスタの耐圧以下とすることができる。
【００１７】
電界制御電極１１８の機能の詳細については後述するが、上記のように構成された電界制御電極１１８に高電圧を印加することにより、ゲート電極１２０およびフィールド酸化膜１０６への電圧印加時の高電位の等電位線の密な領域をドレイン電極１３０側にシフトすることができる。そのため、ブレークダウンの生じやすいゲート電極１２０とフィールド酸化膜１０６端部との接点における電界の集中を低減することができ、ＬＤＭＯＳトランジスタの耐圧を高めることができる。また、電界制御電極１１８に高電圧を印加することにより、フィールド酸化膜１０６とＮウェル拡散層１０４との界面に電子蓄積層が形成され、抵抗を低減することができる。
【００１８】
また、電界制御電極１１８の適切な配置位置は、電界制御電極１１８に印加する電圧によっても異なるが、ゲート電極１２０よりドレイン電極１３０の近くに形成されることが好ましい。たとえば、電界制御電極１１８は、横方向において、フィールド酸化膜１０６の幅Ｌ２の中央よりもドレイン電極１３０側に形成することができる。また、電界制御電極１１８は、横方向において、フィールド酸化膜１０６の幅の半分以下の幅を有するように構成することができる。これにより、電子蓄積層を局所的に形成することができ、ＬＤＭＯＳトランジスタの耐圧を低下させることなく、オン抵抗を低減することができる。
【００１９】
また、上記の電界制御電極１１８の機能を効率よく発現させるためには、電界制御電極１１８は、フィールド酸化膜１０６と接して形成されることが好ましい。
【００２０】
図１（ｂ）は、半導体装置１００の上面図を示す。ここでは、ゲート電極１２０、ドレイン電極１３０、ソース電極１３２、および電界制御電極１１８の配置関係のみを示す。図示したように、本実施の形態において、電界制御電極１１８は、ドレイン電極１３０に沿って連続的に形成される。また、電界制御電極１１８は、ゲート電極１２０とドレイン電極１３０の間に、これらに離隔して配置される。
【００２１】
本実施の形態において、ゲート電極１２０は、たとえば５Ｖ系回路に接続され、ソース電極１３２は、たとえばグランド線に接続され、ドレイン電極１３０は、たとえばＢＵＳ端子に接続される。電界制御電極１１８には、ゲート電極１２０やドレイン電極１３０に印加される電圧とは独立に制御された電圧が印加される。ここでは、４２Ｖ電源に接続された例を示す。このように、電界制御電極１１８を電源に接続して電源電圧を印加することにより、電界制御電極１１８に電圧を印加するための手段を別途設ける必要がない。そのため、半導体装置１００の構成を複雑にすることなく、ＬＤＭＯＳトランジスタを高耐圧にするとともに、オン抵抗を低減することができる。
【００２２】
図２および図３は、半導体装置１００の製造手順の一例を示す工程断面図である。
【００２３】
まず、Ｐ型シリコン基板１０２にフォトレジストを用いて選択的にリンを注入し、１１００〜１２００℃の高温熱処理により、深さ５μｍ〜１５μｍ程度のＮウェル拡散層１０４を形成する（図２（ａ））。つづいて、高温熱処理により生じたＰ型シリコン基板１０２表面上の酸化膜をウェットエッチングにより除去し、その後にＮウェル拡散層１０４にフィールド酸化膜１０６を形成する（図２（ｂ））。
【００２４】
その後、フィールド酸化膜１０６から距離を隔てた位置に既知のフォトレジスト工程により、数十ｎｍの薄い酸化膜を通してＢ（ボロン）を打ち込み、第一Ｐ型拡散領域１１０を形成する。次いで、第一Ｐ型拡散領域１１０が形成された領域の反対側の領域において、フィールド酸化膜１０６と接するように、第一Ｎ型拡散領域１０８を形成する。第一Ｎ型拡散領域１０８は、既知のフォトレジスト工程により、Ｐ（リン）を打ち込むことにより形成することができる。つづいて、Ｐ型シリコン基板１０２表面に残っている数十ｎｍの薄い酸化膜をウェットエッチングにより除去し、その後にゲート絶縁膜１１２（膜厚約１０ｎｍ）を形成する（図２（ｃ））。
【００２５】
その後、Ｐ型シリコン基板１０２上にポリシリコン膜（不図示、膜厚約１５０〜５００ｎｍ）を形成する。次いで、既知のフォトレジスト工程により、ポリシリコン膜をドライエッチングして、電界制御ポリ膜１１４およびゲートポリ膜１１６を形成する（図３（ｄ））。本実施の形態における半導体装置の製造方法によれば、電界制御ポリ膜１１４をゲートポリ膜１１６と同時に形成することができ、工程を増やすことなく、ＬＤＭＯＳトランジスタの耐圧を高めるとともにオン抵抗を低減させる電界制御電極１１８を形成することができる。
【００２６】
つづいて、第一Ｐ型拡散領域１１０に既知のフォトレジスト工程によりＰ注入を行い、ｎ−ＬＤＤ領域（不図示）を形成する。その後、酸化膜を形成し、エッチバックを行い、電界制御ポリ膜１１４およびゲートポリ膜１１６に側壁を形成し、電界制御電極１１８（横方向の幅約２〜６μｍ）およびゲート電極１２０を形成する。次いで、既知のフォトレジスト工程により、Ａｓ（ヒ素）を打ち込むことにより、第一Ｐ型拡散領域１１０にソースとなる第三Ｎ型拡散領域１１１ａを、第一Ｎ型拡散領域１０８にドレインとなる第二Ｎ型拡散領域１０９を形成する。次いで、既知のフォトレジスト工程により、Ｂを打ち込むことにより、第一Ｐ型拡散領域１１０にボディ引出部となる第二Ｐ型拡散領域１１１ｂを形成する（図３（ｅ））。
【００２７】
つづいて、第二Ｎ型拡散領域１０９、ならびに第三Ｎ型拡散領域１１１ａおよび第二Ｐ型拡散領域１１１ｂ上にそれぞれドレイン電極１３０およびソース電極１３２を形成する。ここで、ドレイン電極１３０およびソース電極１３２は、ＴｉＳｉ２膜により構成することができる。図中横方向において、電界制御電極１１８とドレイン電極１３０とは、たとえば約１μｍ離間して形成することができる。その後、Ｐ型シリコン基板１０２上全面に層間絶縁膜１２１を形成する。層間絶縁膜１２１は、たとえばＢＰＳＧ（ボロンリンドープ酸化膜）により構成することができる。次いで、層間絶縁膜１２１をＣＭＰ（化学機械研磨）により平坦化した後、既知のフォトレジスト工程により、コンタクトホールを開口する。つづいて、コンタクトホールを埋め込み、第一コンタクト１２２および第二コンタクト１２４を形成する。その後、第一コンタクト１２２および第二コンタクト１２４にそれぞれ接続する第一配線１２６及び第二配線１２８を形成する（図３（ｆ））。
【００２８】
次に、本実施の形態における半導体装置１００の作用を、電界制御電極１１８を有しないＬＤＭＯＳトランジスタを含む半導体装置の作用と比較して説明する。
【００２９】
図４は、電界制御電極１１８を有しないＬＤＭＯＳトランジスタを含む半導体装置２００の構成を示す断面図である。半導体装置２００は、電界制御電極１１８（図１参照）を含まない点で本実施の形態における半導体装置１００と異なるが、それ以外の点は半導体装置１００と同様であるので、ここでは詳細な説明を省略する。
【００３０】
まず、本実施の形態における半導体装置１００により、オフ耐圧が向上する作用を説明する。
【００３１】
図５は、図１に示した半導体装置１００と、図４に示した半導体装置２００に電圧を印加した場合の電界分布を示す図である。
図５（ａ）は、半導体装置１００における電界分布を示し、図５（ｂ）は、半導体装置２００における電界分布を示す。ここで、ゲート電極１２０には０Ｖ、ドレイン電極１３０にはＬＤＭＯＳトランジスタのオフ耐圧、電界制御電極１１８には５０Ｖの電圧が印加されている。また、フィールド酸化膜１０６の幅（図１および図４のＬ２）は、５μｍとした。フィールド酸化膜１０６上に重なるゲート電極１２０の幅（Ｌ１）は１μｍ、電界制御電極１１８の幅は０．６μｍ、ゲート電極１２０の端部と電界制御電極１１８との間の距離（Ｌ３）は２．５μｍとした。
いずれの場合も、図中ポイントＡで示した点で電界が最大となり、この箇所でブレークダウンが生じる。
【００３２】
図５（ａ）に示したように、本実施の形態における半導体装置１００によれば、電界制御電極１１８に高電圧を印加することにより、高電位の等電位線の密な領域をドレイン電極１３０側にシフトすることができる。これにより、ポイントＡの箇所における電界の負荷を低減することができ、図５（ｂ）に示した従来の半導体装置２００に比べてオフ耐圧を高めることができる。
【００３３】
なお、図５（ａ）に示した例においては、電界制御電極１１８に５０Ｖの電圧を印加しているが、５０Ｖの電位線は、電界制御電極１１８から少し距離を隔ててゲート電極１２０側に存在する。このように、電界制御電極１１８に印加した電圧と等しい電位線が電界制御電極１１８よりもゲート電極１２０側に存在することになるので、ポイントＡの箇所における電界の負荷を低減するためには、電界制御電極１１８をできるだけドレイン電極１３０に近い方に配置することが好ましい。また、電界制御電極１１８に印加する電圧はある程度高くすることが好ましい。
【００３４】
図６は、図１に示した半導体装置１００と、図４に示した半導体装置２００に電圧を印加した場合の電流値を示す図である。ここでも電界制御電極１１８には５０Ｖの電圧を印加した。電界制御電極１１８を有しない半導体装置２００においては、Ｖｄｓ＝約９０Ｖでブレークダウンが起こった。一方、本実施の形態における半導体装置１００においては、Ｖｄｓ＝約１０５Ｖでブレークダウンが起こった。このように、ゲート電極１２０とドレイン電極１３０との間に電界制御電極１１８を設け、電界制御電極１１８に高電圧を印加することにより、半導体装置１００のオフ耐圧を高めることができた。
【００３５】
図７は、図５に示したポイントＡにおける電界分布を拡大して示す図である。ここでは、半導体装置１００および半導体装置２００のいずれもＶｄｓ＝８０Ｖの電圧を印加した。ここで、１ｅ５．５Ｖ／ｃｍの電界の分布を示している。図７（ａ）に示すように、本実施の形態における半導体装置１００においては、図７（ｂ）に示した電界制御電極１１８を有しない半導体装置２００に比べて、１ｅ５．５Ｖ／ｃｍの電界の分布領域が小さくなっている。これは、上述したように、電界制御電極１１８に高電圧を印加することにより、電圧印加時の高電位の等電位線の密な領域をドレイン電極１３０側にシフトすることができ、ポイントＡにおける電界の集中を低減することができたことを示している。
【００３６】
以上の結果から、本実施の形態における半導体装置１００により、ＬＤＭＯＳトランジスタの耐圧を高めることができた。この理由は、電圧印加時の高電位の等電位線の密な領域をドレイン電極１３０側にシフトすることにより、ゲート電極１２０における電界集中を和らげることができ、これによりブレークダウンが生じにくくなったと考えられる。
【００３７】
次に、本実施の形態における半導体装置１００により、オン抵抗が低減する作用を説明する。
図８は、図１に示した半導体装置１００と、図４に示した半導体装置２００に電圧を印加した場合の電子分布を示す図である。
図８（ａ）は、半導体装置１００における電子分布を示し、図８（ｂ）は、半導体装置２００における電子分布を示す。ここで、ゲート電極１２０は５Ｖ系回路に接続されており、電界制御電極１１８には約５０Ｖの電圧が印加されている。
【００３８】
図９は、図８に示した矢印の箇所における電子濃度と深さとの関係を示す図である。
半導体装置２００においては、深さ０μｍの箇所から電子濃度が約１×１０１６ｃｍ−３となっている。一方、半導体装置１００においては、深さ約−０．２μｍの箇所では、半導体装置２００と同様の約１×１０１６ｃｍ−３となっているが、フィールド酸化膜１０６とＮウェル拡散層１０４との界面に近づくにつれ、電子濃度が高くなり、深さ０μｍの箇所（フィールド酸化膜１０６とＮウェル拡散層１０４との界面）では電子濃度が約１×１０１８ｃｍ−３となっている。本実施の形態における半導体装置１００において、電界制御電極１１８には約５０Ｖの高電圧が印加されているので、フィールド酸化膜１０６とＮウェル拡散層１０４との界面に電子が凝集され、界面における電子濃度が高くなっていると考えられる。
【００３９】
図１０は、半導体装置１００と、半導体装置２００のオン抵抗を示す図である。ここでは、半導体装置２００のオン抵抗（ＡＲｏｎ）を基準（０％）とし、半導体装置２００のオン抵抗に対する半導体装置１００のオン抵抗を示す。この結果、半導体装置１００のオン抵抗は、半導体装置２００のオン抵抗に比べて約１１．２％低減することが示された。これは、フィールド酸化膜１０６とＮウェル拡散層１０４との界面近傍に電子濃度が高い比較的厚い電子蓄積層ができているため、抵抗を低減することができたと考えられる。
【００４０】
以上のように、本実施の形態における半導体装置１００によれば、ＬＤＭＯＳトランジスタの耐圧を高めることができる。また、本実施の形態における半導体装置１００によれば、ＬＤＭＯＳトランジスタのオン抵抗を低減することができる。
【００４１】
以上、図面を参照して本発明の実施の形態および実施例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４２】
図１には、ゲート電極１２０およびドレイン電極１３０（ドレイン：第二Ｎ型拡散領域１０９）がストライプ状に延在し、それらの間に、第二Ｎ型拡散領域１０９に沿って電界制御電極１１８が形成された構成を示した。本発明の半導体装置は、この形状に限られず、種々の形状のＬＤＭＯＳトランジスタに適用することができる。図１１は、半導体装置１００の他の例を示す図である。ここで、ドレイン電極１３０は、ゲート電極１２０の四方を取り囲むように形成されている。電界制御電極１１８は、ドレイン電極１３０に沿って連続的にゲート電極１２０の四方を取り囲むように形成されている。本発明は、このような半導体装置１００に適用することもできる。
【００４３】
実施の形態においては、電界制御電極１１８がフィールド酸化膜１０６上に形成される構成を示したが、本発明はこの構成に限られず、フィールド酸化膜１０６のかわりに、Ｎウェル拡散層１０４上にゲート絶縁膜１１２よりも膜厚の厚い絶縁膜を形成し、その上に電界制御電極１１８を形成する構成とすることもできる。
【図面の簡単な説明】
【００４４】
【図１】実施の形態における半導体装置の構成を示す図である。
【図２】半導体装置の製造手順の一例を示す工程断面図である。
【図３】半導体装置の製造手順の一例を示す工程断面図である。
【図４】電界制御電極を有しない半導体装置の構成を示す断面図である。
【図５】図１に示した半導体装置と、図４に示した半導体装置に電圧を印加した場合の電界分布を示す図である。
【図６】図１に示した半導体装置と、図４に示した半導体装置に電圧を印加した場合の電流値を示す図である。
【図７】図５に示したポイントＡにおける電界分布を拡大して示す図である。
【図８】図１に示した半導体装置と、図４に示した半導体装置に電圧を印加した場合の電子分布を示す図である。
【図９】図８に示した矢印の箇所における電子濃度と深さとの関係を示す図である。
【図１０】図１に示した半導体装置と、図４に示した半導体装置のオン抵抗を示す図である。
【図１１】実施の形態における半導体装置の他の例を示す上面図である。
【符号の説明】
【００４５】
１００ 半導体装置
１０２ Ｐ型シリコン基板
１０４ Ｎウェル拡散層
１０６ フィールド酸化膜
１０８ 第一Ｎ型拡散領域
１０９ 第二Ｎ型拡散領域
１１０ 第一Ｐ型拡散領域
１１１ａ 第三Ｎ型拡散領域
１１１ｂ 第二Ｐ型拡散領域
１１２ ゲート絶縁膜
１１４ 電界制御ポリ膜
１１６ ゲートポリ膜
１１８ 電界制御電極
１２０ ゲート電極
１２１ 層間絶縁膜
１２２ 第一コンタクト
１２４ 第二コンタクト
１２６ 第一配線
１２８ 第二配線
１３０ ドレイン電極
１３２ ソース電極
２００ 半導体装置
【技術分野】
【０００１】
本発明は、ＬＤＭＯＳトランジスタを含む半導体装置に関し、とくに高耐圧ＬＤＭＯＳトランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
高耐圧ＭＯＳトランジスタとしてＬＤＭＯＳ（Lateral Diffused Metal-Oxide-Semiconductor）トランジスタを用いた場合、一般的に、ドレイン−ゲート電極間の電界緩和のために、ドレイン端部のゲート酸化膜を厚くしたり、ドレイン端部にゲート酸化膜よりも厚いフィールド酸化膜を存在させることが行われている。しかし、このような構造では、ドレイン抵抗が増大し、オン抵抗が大きくなるという問題があった（たとえば特許文献１）。
【０００３】
【特許文献１】特開２００１−６０６８６号公報
【特許文献２】特開平２−２８３０７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＬＤＭＯＳトランジスタにおいて、高耐圧の実現とオン抵抗の低下の実現とはトレードオフの関係にあり、両者を両立させるのは難しかった。
【０００５】
ところで、特許文献２には、電流容量を大きくするために、ゲート電極が長円形状で、ドレイン拡散領域がその長円形内にストライプ状に形成されており、長いチャネル幅が確保された構造のＭＯＳＦＥＴが開示されている。ここで、ドレイン電極配線は、長円形のゲート電極内からその外側に向けて延出され、ＰＮ接合面を横切っている。このため、ドレイン電極配線に負の電圧がかかると、バックゲート部分での電界集中は緩和されるが、Ｐ−型ドレイン拡散領域のうち、ドレイン電極配線との重なり部分表面にＭＯＳ効果により正電荷が静電誘導されて電荷蓄積層が形成される。そのため、ドレイン電極配線との重なりがあるＰ−型ドレイン拡散領域内の空乏層端の拡大幅が、ドレイン電極配線との重なり部分のない領域に比して小さくなってしまうという問題があった。ドレイン電圧が高くなるほど、Ｐ−型ドレイン拡散領域表面の蓄積層による高濃度化が一層増大するため、空貧層の拡大度合いがますます制限されて等電位線が密となり、電界集中の結果、耐圧が律速する。
【０００６】
そこで、特許文献２のオフセットゲート型ＭＯＳＦＥＴでは、ドレイン電極配線の直下のフィールド酸化膜とその上の層間絶縁膜との間にバイアス電位印加用電極が挟まれた構成としている。ここで、バイアス電位印加用電極には、ドレイン電極配線とは逆符号の電位が印加される。これにより、ドレイン電極配線の電位により発生された電荷蓄積層がバイアス電位印加用電極の電位により発生された電荷蓄積層の発生で相殺または緩和され、表面側の濃度変化を抑圧することができる。これにより、ドレイン電極配線直下の空乏層端が、ドレイン電極配線に覆われない部分と同様の拡大位置となり、電界集中が緩和され、ドレイン耐圧が向上する。
【０００７】
上述したように、特許文献２においては、ドレイン電極配線に印加される電位の影響によりＰ−型ドレイン拡散領域に生じる電荷蓄積層を低減し、ドレイン電極配線直下の空乏層端の拡大位置が、ドレイン電極配線に覆われていない領域と同様になるようにすることを目的としている。そのため、バイアス電位印加用電極は、ドレイン電極配線直下に形成される必要がある。
【０００８】
しかし、従来の構成では、高耐圧とオン抵抗の低下を実現することは困難であった。
【課題を解決するための手段】
【０００９】
本発明によれば、半導体基板と、前記半導体基板上に形成されたゲート電極と、前記ゲート電極の横方向に形成されたドレインと、前記ドレイン上に形成されたドレイン電極と、前記ゲート電極と前記ドレインとの間に設けられ、ゲート絶縁膜よりも膜厚の厚い絶縁膜と、前記絶縁膜上において、前記ドレイン電極に沿って形成された電界制御電極と、により構成されたＬＤＭＯＳトランジスタを含むことを特徴とする半導体装置が提供される。
【００１０】
本発明の半導体装置において、このような電界制御電極を設けておくことにより、ゲート電極およびドレイン電極への電圧印加時に、ゲート電極に印加された電圧とドレイン電極に印加される最大の電圧（ＬＤＭＯＳトランジスタの耐圧）の間の電圧を電界制御電極に印加することにより、高電位の等電位線の密な領域をドレイン電極側にシフトすることができる。そのため、ブレークダウンの生じやすいゲート電極と絶縁膜端部との接点における電界の集中を低減することができ、ＬＤＭＯＳトランジスタの耐圧を高めることができる。
【００１１】
また、ゲート電極およびドレイン電極への電圧印加時に、電界制御電極に上記のような電圧を印加することにより、絶縁膜下部に電子／ホール蓄積層を形成することができ、ＬＤＭＯＳトランジスタのオン抵抗を低減することができる。
【発明の効果】
【００１２】
本発明によれば、ＬＤＭＯＳトランジスタを高耐圧にするとともに、オン抵抗を低減させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
図１は、本実施の形態におけるＬＤＭＯＳトランジスタを含む半導体装置の構成を示す図である。
【００１５】
図１（ａ）は、半導体装置１００の断面図を示す。ここで、半導体装置１００は、左右対称な２つのＬＤＭＯＳトランジスタを含む。
半導体装置１００は、Ｐ型シリコン基板１０２と、Ｐ型シリコン基板１０２に形成されたＮウェル拡散層１０４と、Ｎウェル拡散層１０４に形成された第一Ｎ型拡散領域１０８および第一Ｐ型拡散領域１１０とを含む。また、半導体装置１００は、Ｎウェル拡散層１０４において、第一Ｐ型拡散領域１１０と第一Ｎ型拡散領域１０８との間に形成されたフィールド酸化膜１０６を含む。半導体装置１００は、さらに、Ｐ型シリコン基板１０２表面において、第一Ｐ型拡散領域１１０とフィールド酸化膜１０６にまたがるように形成されたゲート絶縁膜１１２と、その上に形成されたゲート電極１２０とを含む。また、半導体装置１００は、第一Ｎ型拡散領域１０８に形成された第二Ｎ型拡散領域１０９と、その上に形成されたドレイン電極１３０と、第一Ｐ型拡散領域１１０に形成された第三Ｎ型拡散領域１１１ａおよび第二Ｐ型拡散領域１１１ｂと、それらの上に形成されたソース電極１３２とを含む。
【００１６】
本実施の形態において、ゲート電極１２０とドレイン電極１３０との間には、フィールド酸化膜１０６上に電界制御電極１１８が形成されている。電界制御電極１１８は、ゲート電極１２０と離間して設けられる。電界制御電極１１８には、ゲート電極１２０とは独立制御された電圧が印加される。本実施の形態において、電界制御電極１１８には、ドレイン電極１３０に印加される電圧と同符号の電位が印加される。電界制御電極１１８に印加する電圧は、ゲート電極１２０に印加する電圧とドレイン電極１３０に印加される最大の電圧の間の電圧とすることができる。たとえば、ゲート電極１２０に印加する定常電圧が５Ｖの場合、電界制御電極１１８に印加する電圧は、５Ｖ以上、ＬＤＭＯＳトランジスタの耐圧以下とすることができる。
【００１７】
電界制御電極１１８の機能の詳細については後述するが、上記のように構成された電界制御電極１１８に高電圧を印加することにより、ゲート電極１２０およびフィールド酸化膜１０６への電圧印加時の高電位の等電位線の密な領域をドレイン電極１３０側にシフトすることができる。そのため、ブレークダウンの生じやすいゲート電極１２０とフィールド酸化膜１０６端部との接点における電界の集中を低減することができ、ＬＤＭＯＳトランジスタの耐圧を高めることができる。また、電界制御電極１１８に高電圧を印加することにより、フィールド酸化膜１０６とＮウェル拡散層１０４との界面に電子蓄積層が形成され、抵抗を低減することができる。
【００１８】
また、電界制御電極１１８の適切な配置位置は、電界制御電極１１８に印加する電圧によっても異なるが、ゲート電極１２０よりドレイン電極１３０の近くに形成されることが好ましい。たとえば、電界制御電極１１８は、横方向において、フィールド酸化膜１０６の幅Ｌ２の中央よりもドレイン電極１３０側に形成することができる。また、電界制御電極１１８は、横方向において、フィールド酸化膜１０６の幅の半分以下の幅を有するように構成することができる。これにより、電子蓄積層を局所的に形成することができ、ＬＤＭＯＳトランジスタの耐圧を低下させることなく、オン抵抗を低減することができる。
【００１９】
また、上記の電界制御電極１１８の機能を効率よく発現させるためには、電界制御電極１１８は、フィールド酸化膜１０６と接して形成されることが好ましい。
【００２０】
図１（ｂ）は、半導体装置１００の上面図を示す。ここでは、ゲート電極１２０、ドレイン電極１３０、ソース電極１３２、および電界制御電極１１８の配置関係のみを示す。図示したように、本実施の形態において、電界制御電極１１８は、ドレイン電極１３０に沿って連続的に形成される。また、電界制御電極１１８は、ゲート電極１２０とドレイン電極１３０の間に、これらに離隔して配置される。
【００２１】
本実施の形態において、ゲート電極１２０は、たとえば５Ｖ系回路に接続され、ソース電極１３２は、たとえばグランド線に接続され、ドレイン電極１３０は、たとえばＢＵＳ端子に接続される。電界制御電極１１８には、ゲート電極１２０やドレイン電極１３０に印加される電圧とは独立に制御された電圧が印加される。ここでは、４２Ｖ電源に接続された例を示す。このように、電界制御電極１１８を電源に接続して電源電圧を印加することにより、電界制御電極１１８に電圧を印加するための手段を別途設ける必要がない。そのため、半導体装置１００の構成を複雑にすることなく、ＬＤＭＯＳトランジスタを高耐圧にするとともに、オン抵抗を低減することができる。
【００２２】
図２および図３は、半導体装置１００の製造手順の一例を示す工程断面図である。
【００２３】
まず、Ｐ型シリコン基板１０２にフォトレジストを用いて選択的にリンを注入し、１１００〜１２００℃の高温熱処理により、深さ５μｍ〜１５μｍ程度のＮウェル拡散層１０４を形成する（図２（ａ））。つづいて、高温熱処理により生じたＰ型シリコン基板１０２表面上の酸化膜をウェットエッチングにより除去し、その後にＮウェル拡散層１０４にフィールド酸化膜１０６を形成する（図２（ｂ））。
【００２４】
その後、フィールド酸化膜１０６から距離を隔てた位置に既知のフォトレジスト工程により、数十ｎｍの薄い酸化膜を通してＢ（ボロン）を打ち込み、第一Ｐ型拡散領域１１０を形成する。次いで、第一Ｐ型拡散領域１１０が形成された領域の反対側の領域において、フィールド酸化膜１０６と接するように、第一Ｎ型拡散領域１０８を形成する。第一Ｎ型拡散領域１０８は、既知のフォトレジスト工程により、Ｐ（リン）を打ち込むことにより形成することができる。つづいて、Ｐ型シリコン基板１０２表面に残っている数十ｎｍの薄い酸化膜をウェットエッチングにより除去し、その後にゲート絶縁膜１１２（膜厚約１０ｎｍ）を形成する（図２（ｃ））。
【００２５】
その後、Ｐ型シリコン基板１０２上にポリシリコン膜（不図示、膜厚約１５０〜５００ｎｍ）を形成する。次いで、既知のフォトレジスト工程により、ポリシリコン膜をドライエッチングして、電界制御ポリ膜１１４およびゲートポリ膜１１６を形成する（図３（ｄ））。本実施の形態における半導体装置の製造方法によれば、電界制御ポリ膜１１４をゲートポリ膜１１６と同時に形成することができ、工程を増やすことなく、ＬＤＭＯＳトランジスタの耐圧を高めるとともにオン抵抗を低減させる電界制御電極１１８を形成することができる。
【００２６】
つづいて、第一Ｐ型拡散領域１１０に既知のフォトレジスト工程によりＰ注入を行い、ｎ−ＬＤＤ領域（不図示）を形成する。その後、酸化膜を形成し、エッチバックを行い、電界制御ポリ膜１１４およびゲートポリ膜１１６に側壁を形成し、電界制御電極１１８（横方向の幅約２〜６μｍ）およびゲート電極１２０を形成する。次いで、既知のフォトレジスト工程により、Ａｓ（ヒ素）を打ち込むことにより、第一Ｐ型拡散領域１１０にソースとなる第三Ｎ型拡散領域１１１ａを、第一Ｎ型拡散領域１０８にドレインとなる第二Ｎ型拡散領域１０９を形成する。次いで、既知のフォトレジスト工程により、Ｂを打ち込むことにより、第一Ｐ型拡散領域１１０にボディ引出部となる第二Ｐ型拡散領域１１１ｂを形成する（図３（ｅ））。
【００２７】
つづいて、第二Ｎ型拡散領域１０９、ならびに第三Ｎ型拡散領域１１１ａおよび第二Ｐ型拡散領域１１１ｂ上にそれぞれドレイン電極１３０およびソース電極１３２を形成する。ここで、ドレイン電極１３０およびソース電極１３２は、ＴｉＳｉ２膜により構成することができる。図中横方向において、電界制御電極１１８とドレイン電極１３０とは、たとえば約１μｍ離間して形成することができる。その後、Ｐ型シリコン基板１０２上全面に層間絶縁膜１２１を形成する。層間絶縁膜１２１は、たとえばＢＰＳＧ（ボロンリンドープ酸化膜）により構成することができる。次いで、層間絶縁膜１２１をＣＭＰ（化学機械研磨）により平坦化した後、既知のフォトレジスト工程により、コンタクトホールを開口する。つづいて、コンタクトホールを埋め込み、第一コンタクト１２２および第二コンタクト１２４を形成する。その後、第一コンタクト１２２および第二コンタクト１２４にそれぞれ接続する第一配線１２６及び第二配線１２８を形成する（図３（ｆ））。
【００２８】
次に、本実施の形態における半導体装置１００の作用を、電界制御電極１１８を有しないＬＤＭＯＳトランジスタを含む半導体装置の作用と比較して説明する。
【００２９】
図４は、電界制御電極１１８を有しないＬＤＭＯＳトランジスタを含む半導体装置２００の構成を示す断面図である。半導体装置２００は、電界制御電極１１８（図１参照）を含まない点で本実施の形態における半導体装置１００と異なるが、それ以外の点は半導体装置１００と同様であるので、ここでは詳細な説明を省略する。
【００３０】
まず、本実施の形態における半導体装置１００により、オフ耐圧が向上する作用を説明する。
【００３１】
図５は、図１に示した半導体装置１００と、図４に示した半導体装置２００に電圧を印加した場合の電界分布を示す図である。
図５（ａ）は、半導体装置１００における電界分布を示し、図５（ｂ）は、半導体装置２００における電界分布を示す。ここで、ゲート電極１２０には０Ｖ、ドレイン電極１３０にはＬＤＭＯＳトランジスタのオフ耐圧、電界制御電極１１８には５０Ｖの電圧が印加されている。また、フィールド酸化膜１０６の幅（図１および図４のＬ２）は、５μｍとした。フィールド酸化膜１０６上に重なるゲート電極１２０の幅（Ｌ１）は１μｍ、電界制御電極１１８の幅は０．６μｍ、ゲート電極１２０の端部と電界制御電極１１８との間の距離（Ｌ３）は２．５μｍとした。
いずれの場合も、図中ポイントＡで示した点で電界が最大となり、この箇所でブレークダウンが生じる。
【００３２】
図５（ａ）に示したように、本実施の形態における半導体装置１００によれば、電界制御電極１１８に高電圧を印加することにより、高電位の等電位線の密な領域をドレイン電極１３０側にシフトすることができる。これにより、ポイントＡの箇所における電界の負荷を低減することができ、図５（ｂ）に示した従来の半導体装置２００に比べてオフ耐圧を高めることができる。
【００３３】
なお、図５（ａ）に示した例においては、電界制御電極１１８に５０Ｖの電圧を印加しているが、５０Ｖの電位線は、電界制御電極１１８から少し距離を隔ててゲート電極１２０側に存在する。このように、電界制御電極１１８に印加した電圧と等しい電位線が電界制御電極１１８よりもゲート電極１２０側に存在することになるので、ポイントＡの箇所における電界の負荷を低減するためには、電界制御電極１１８をできるだけドレイン電極１３０に近い方に配置することが好ましい。また、電界制御電極１１８に印加する電圧はある程度高くすることが好ましい。
【００３４】
図６は、図１に示した半導体装置１００と、図４に示した半導体装置２００に電圧を印加した場合の電流値を示す図である。ここでも電界制御電極１１８には５０Ｖの電圧を印加した。電界制御電極１１８を有しない半導体装置２００においては、Ｖｄｓ＝約９０Ｖでブレークダウンが起こった。一方、本実施の形態における半導体装置１００においては、Ｖｄｓ＝約１０５Ｖでブレークダウンが起こった。このように、ゲート電極１２０とドレイン電極１３０との間に電界制御電極１１８を設け、電界制御電極１１８に高電圧を印加することにより、半導体装置１００のオフ耐圧を高めることができた。
【００３５】
図７は、図５に示したポイントＡにおける電界分布を拡大して示す図である。ここでは、半導体装置１００および半導体装置２００のいずれもＶｄｓ＝８０Ｖの電圧を印加した。ここで、１ｅ５．５Ｖ／ｃｍの電界の分布を示している。図７（ａ）に示すように、本実施の形態における半導体装置１００においては、図７（ｂ）に示した電界制御電極１１８を有しない半導体装置２００に比べて、１ｅ５．５Ｖ／ｃｍの電界の分布領域が小さくなっている。これは、上述したように、電界制御電極１１８に高電圧を印加することにより、電圧印加時の高電位の等電位線の密な領域をドレイン電極１３０側にシフトすることができ、ポイントＡにおける電界の集中を低減することができたことを示している。
【００３６】
以上の結果から、本実施の形態における半導体装置１００により、ＬＤＭＯＳトランジスタの耐圧を高めることができた。この理由は、電圧印加時の高電位の等電位線の密な領域をドレイン電極１３０側にシフトすることにより、ゲート電極１２０における電界集中を和らげることができ、これによりブレークダウンが生じにくくなったと考えられる。
【００３７】
次に、本実施の形態における半導体装置１００により、オン抵抗が低減する作用を説明する。
図８は、図１に示した半導体装置１００と、図４に示した半導体装置２００に電圧を印加した場合の電子分布を示す図である。
図８（ａ）は、半導体装置１００における電子分布を示し、図８（ｂ）は、半導体装置２００における電子分布を示す。ここで、ゲート電極１２０は５Ｖ系回路に接続されており、電界制御電極１１８には約５０Ｖの電圧が印加されている。
【００３８】
図９は、図８に示した矢印の箇所における電子濃度と深さとの関係を示す図である。
半導体装置２００においては、深さ０μｍの箇所から電子濃度が約１×１０１６ｃｍ−３となっている。一方、半導体装置１００においては、深さ約−０．２μｍの箇所では、半導体装置２００と同様の約１×１０１６ｃｍ−３となっているが、フィールド酸化膜１０６とＮウェル拡散層１０４との界面に近づくにつれ、電子濃度が高くなり、深さ０μｍの箇所（フィールド酸化膜１０６とＮウェル拡散層１０４との界面）では電子濃度が約１×１０１８ｃｍ−３となっている。本実施の形態における半導体装置１００において、電界制御電極１１８には約５０Ｖの高電圧が印加されているので、フィールド酸化膜１０６とＮウェル拡散層１０４との界面に電子が凝集され、界面における電子濃度が高くなっていると考えられる。
【００３９】
図１０は、半導体装置１００と、半導体装置２００のオン抵抗を示す図である。ここでは、半導体装置２００のオン抵抗（ＡＲｏｎ）を基準（０％）とし、半導体装置２００のオン抵抗に対する半導体装置１００のオン抵抗を示す。この結果、半導体装置１００のオン抵抗は、半導体装置２００のオン抵抗に比べて約１１．２％低減することが示された。これは、フィールド酸化膜１０６とＮウェル拡散層１０４との界面近傍に電子濃度が高い比較的厚い電子蓄積層ができているため、抵抗を低減することができたと考えられる。
【００４０】
以上のように、本実施の形態における半導体装置１００によれば、ＬＤＭＯＳトランジスタの耐圧を高めることができる。また、本実施の形態における半導体装置１００によれば、ＬＤＭＯＳトランジスタのオン抵抗を低減することができる。
【００４１】
以上、図面を参照して本発明の実施の形態および実施例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４２】
図１には、ゲート電極１２０およびドレイン電極１３０（ドレイン：第二Ｎ型拡散領域１０９）がストライプ状に延在し、それらの間に、第二Ｎ型拡散領域１０９に沿って電界制御電極１１８が形成された構成を示した。本発明の半導体装置は、この形状に限られず、種々の形状のＬＤＭＯＳトランジスタに適用することができる。図１１は、半導体装置１００の他の例を示す図である。ここで、ドレイン電極１３０は、ゲート電極１２０の四方を取り囲むように形成されている。電界制御電極１１８は、ドレイン電極１３０に沿って連続的にゲート電極１２０の四方を取り囲むように形成されている。本発明は、このような半導体装置１００に適用することもできる。
【００４３】
実施の形態においては、電界制御電極１１８がフィールド酸化膜１０６上に形成される構成を示したが、本発明はこの構成に限られず、フィールド酸化膜１０６のかわりに、Ｎウェル拡散層１０４上にゲート絶縁膜１１２よりも膜厚の厚い絶縁膜を形成し、その上に電界制御電極１１８を形成する構成とすることもできる。
【図面の簡単な説明】
【００４４】
【図１】実施の形態における半導体装置の構成を示す図である。
【図２】半導体装置の製造手順の一例を示す工程断面図である。
【図３】半導体装置の製造手順の一例を示す工程断面図である。
【図４】電界制御電極を有しない半導体装置の構成を示す断面図である。
【図５】図１に示した半導体装置と、図４に示した半導体装置に電圧を印加した場合の電界分布を示す図である。
【図６】図１に示した半導体装置と、図４に示した半導体装置に電圧を印加した場合の電流値を示す図である。
【図７】図５に示したポイントＡにおける電界分布を拡大して示す図である。
【図８】図１に示した半導体装置と、図４に示した半導体装置に電圧を印加した場合の電子分布を示す図である。
【図９】図８に示した矢印の箇所における電子濃度と深さとの関係を示す図である。
【図１０】図１に示した半導体装置と、図４に示した半導体装置のオン抵抗を示す図である。
【図１１】実施の形態における半導体装置の他の例を示す上面図である。
【符号の説明】
【００４５】
１００ 半導体装置
１０２ Ｐ型シリコン基板
１０４ Ｎウェル拡散層
１０６ フィールド酸化膜
１０８ 第一Ｎ型拡散領域
１０９ 第二Ｎ型拡散領域
１１０ 第一Ｐ型拡散領域
１１１ａ 第三Ｎ型拡散領域
１１１ｂ 第二Ｐ型拡散領域
１１２ ゲート絶縁膜
１１４ 電界制御ポリ膜
１１６ ゲートポリ膜
１１８ 電界制御電極
１２０ ゲート電極
１２１ 層間絶縁膜
１２２ 第一コンタクト
１２４ 第二コンタクト
１２６ 第一配線
１２８ 第二配線
１３０ ドレイン電極
１３２ ソース電極
２００ 半導体装置
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート電極と、
前記ゲート電極の横方向に形成されたドレインと、
前記ドレイン上に形成されたドレイン電極と、
前記ゲート電極と前記ドレインとの間に設けられ、ゲート絶縁膜よりも膜厚の厚い絶縁膜と、
前記絶縁膜上において、前記ドレイン電極に沿って形成された電界制御電極と、
により構成されたＬＤＭＯＳトランジスタを含むことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記電界制御電極には、前記ドレイン電極に印加される電圧と同符号の電位が印加されることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記電界制御電極には、電源電圧が印加されることを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置であって、
前記電界制御電極は、前記横方向において、前記絶縁膜の幅の半分以下の幅を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置であって、
前記電界制御電極は、前記横方向において、前記ゲート電極より前記ドレイン電極の近くに形成されたことを特徴とする半導体装置。
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート電極と、
前記ゲート電極の横方向に形成されたドレインと、
前記ドレイン上に形成されたドレイン電極と、
前記ゲート電極と前記ドレインとの間に設けられ、ゲート絶縁膜よりも膜厚の厚い絶縁膜と、
前記絶縁膜上において、前記ドレイン電極に沿って形成された電界制御電極と、
により構成されたＬＤＭＯＳトランジスタを含むことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記電界制御電極には、前記ドレイン電極に印加される電圧と同符号の電位が印加されることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記電界制御電極には、電源電圧が印加されることを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置であって、
前記電界制御電極は、前記横方向において、前記絶縁膜の幅の半分以下の幅を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置であって、
前記電界制御電極は、前記横方向において、前記ゲート電極より前記ドレイン電極の近くに形成されたことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００６−１０８２０８（Ｐ２００６−１０８２０８Ａ）
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願番号】特願２００４−２８９６６０（Ｐ２００４−２８９６６０）
【出願日】平成１６年１０月１日（２００４．１０．１）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願日】平成１６年１０月１日（２００４．１０．１）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]