半導体装置
【課題】高耐圧ＭＯＳ型トランジスタなどの高耐圧半導体装置における耐圧を向上させ、またドレインオフセット層などの内部電界強度が経時的に変化し、耐圧が変動することを防止する。
【解決手段】半導体装置、例えば高耐圧ＭＯＳ型トランジスタは、半導体層２、それと反対導電型の低不純物濃度ソース層３および低不純物濃度ドレイン層４、高不純物濃度ソース層５および高不純物濃度ドレイン層６、ドレイン側オフセット絶縁膜８ａ、ソース側オフセット絶縁膜８ｂ、ゲート絶縁膜９、ゲート電極１０を有する。ゲート電極１０の表面には表面絶縁膜２０が形成されており、ドレイン側オフセット絶縁膜８ａ上の、ゲート電極１０と隣接する領域には、少なくとも一部が表面絶縁膜２０と接する状態で形成された第１導電性プレート１１ａが設けられている。
【解決手段】半導体装置、例えば高耐圧ＭＯＳ型トランジスタは、半導体層２、それと反対導電型の低不純物濃度ソース層３および低不純物濃度ドレイン層４、高不純物濃度ソース層５および高不純物濃度ドレイン層６、ドレイン側オフセット絶縁膜８ａ、ソース側オフセット絶縁膜８ｂ、ゲート絶縁膜９、ゲート電極１０を有する。ゲート電極１０の表面には表面絶縁膜２０が形成されており、ドレイン側オフセット絶縁膜８ａ上の、ゲート電極１０と隣接する領域には、少なくとも一部が表面絶縁膜２０と接する状態で形成された第１導電性プレート１１ａが設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳ（Metal Oxide Semiconductor）型半導体装置の構造およびその半導体装置を含む半導体集積回路装置に関する。
【背景技術】
【０００２】
プラズマディスプレイパネルや液晶表示パネルの駆動回路、一般の電源制御回路などには、電源電圧十数Ｖから２００Ｖ前後で動作する中耐圧から高耐圧かつ横型のＭＯＳ型トランジスタおよび低電圧駆動の回路を共存させた半導体集積回路装置が広く採用されている。図１１は、従来から用いられている中耐圧から高耐圧を有するトランジスタの基本構造例を示す断面図である。
【０００３】
このうち、図１１（ａ）に示すＭＯＳ型トランジスタ（Ｎチャネル型）はＰ型半導体基板６１上に形成されている。半導体基板６１上には互いに離間して低不純物濃度のＮ型ソースオフセット層６２およびドレインオフセット層６４が形成されている。さらに、ソースオフセット層６２には高不純物濃度のＮ型ソース層６３が形成され、ドレインオフセット層６４には高不純物濃度のＮ型ドレイン層６５が設けられている。
【０００４】
ソースオフセット層６２およびドレインオフセット層６４の表面にはＬＯＣＯＳ法で形成された厚い絶縁膜６６がそれぞれ設けられている。また、この２つの絶縁膜６６間に位置する半導体基板６１の表面上のゲート絶縁膜６７を介してゲート電極６８が形成されている。このゲート電極６８はゲート絶縁膜６７上だけでなく、通常ゲート絶縁膜６７上およびその左右の絶縁膜６６上に跨るように形成される。
【０００５】
図１１（ａ）に示すＭＯＳ型トランジスタでは、特にゲート電極６８とドレインオフセット層６４との間にゲート絶縁膜６７より極めて厚い絶縁膜６６が設けられている。絶縁膜６６は、トランジスタの動作時にドレイン層６５に高電圧が印加されることに起因してゲート電極６８とドレインオフセット層６４との間に発生する垂直方向の大きい電界を緩和し、ゲート絶縁膜６７の耐圧劣化を防止する。また、ゲート絶縁膜６７を流れるリーク電流を低減させ、ゲート絶縁膜６７の信頼性を向上させる。さらに、ドレインオフセット層６４は、低不純物濃度に設定されているため、ドレイン層６５に印加された高電圧によって空乏化されて、ゲート絶縁膜６７直下のチャネル領域とドレイン層６５との間の電界を緩和する結果、ドレイン耐圧を前記高電圧に耐えうるように向上させている。
【０００６】
以上に説明したＭＯＳ型トランジスタの他、図１１（ｂ）に示すＭＯＳ型トランジスタも半導体集積回路によく使用される。このトランジスタにおいては、半導体基板６１のドレイン側にのみ低不純物濃度のＮ型ドレインオフセット層７０が形成される。そして半導体基板６１の表面部に直接高不純物濃度のＮ型ソース層６９が形成され、ドレインオフセット層７０に高不純物濃度のＮ型ドレイン層７１が形成される。
【０００７】
また、ドレイン層７１に隣接し、ドレインオフセット層７０の表面にＬＯＣＯＳ法によって形成された厚い絶縁膜７２が設けられている。そして半導体基板６１上に形成されたゲート絶縁膜７３上から絶縁膜７２上に跨ってゲート電極７４が形成される。このＭＯＳ型トランジスタのドレイン側の構造は、図１１（ａ）のＭＯＳ型トランジスタと同様であるから、ゲート絶縁膜の耐圧劣化を防止するとともに高いドレイン耐圧を実現することができる。
【０００８】
図１１のＭＯＳ型トランジスタと類似構造のトランジスタ、あるいはこのトランジスタを基礎とする構造を有するトランジスタは、例えば特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平７−２２６５０５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１１に示した従来のＭＯＳ型トランジスタは、所定の高耐圧特性および印加される高電圧に対して一応の信頼性を備えたものである。しかしながら、ＭＯＳ型トランジスタに対しては、更なる耐圧の改善および信頼性の向上を要求されることが予想される。その場合、上述した従来型のＭＯＳ型トランジスタの構造を維持したままではこの要求を達成することが困難であるという問題があった。
【００１１】
図１１（ａ）、（ｂ）に示したようなトランジスタでは、ゲート絶縁膜からＬＯＣＯＳ法で形成された厚い絶縁膜にかけての領域を覆うようにゲート電極が設けられている。そのため、厚い絶縁膜上のゲート電極部分がフィールドプレートとして作用し、その部分直下のドレインオフセット層における電界を緩和させることは可能である。しかしながら、ゲート電極端部に起因して、厚い絶縁膜下面近傍のドレインオフセット層に生じる電界集中を回避することは困難であり、トランジスタとしての耐圧をさらに向上させることも困難であった。
【００１２】
加えて、場合によっては上記電界集中によりドレインオフセット層中のキャリアが加速されてインパクトイオン化を起こし、それに伴うキャリア増倍現象が生じ、キャリアの一部が厚い絶縁膜中にトラップされて荷電した界面準位を形成する。こうした界面準位の生成と増加はドレインオフセット層中の電界分布を変化させ、電界分布の変化がドレイン耐圧の経年変化を生じさせる。すなわち、トランジスタの耐圧に関する信頼性を劣化させるのである。
【００１３】
本発明は上記課題を解決するものであって、耐圧およびその信頼性が改善された、特に高電圧で駆動するトランジスタおよびそのトランジスタを含む半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するための本発明に係る第１の半導体装置は、一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する低不純物濃度ソース層および低不純物濃度ドレイン層と、前記低不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、前記低不純物濃度ソース層の表面部に形成され、前記低不純物濃度ソース層と同一導電型を有する高不純物濃度ソース層と、前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第１絶縁膜と、前記チャネル領域と前記高不純物濃度ソース層との間の、前記低不純物濃度ソース層上に形成された第２絶縁膜と、前記チャネル領域上に形成されたゲート絶縁膜と、前記第１絶縁膜上、前記ゲート絶縁膜上および前記第２絶縁膜上に跨って形成されたゲート電極と、前記ゲート電極の表面に形成された表面絶縁膜と、前記第１絶縁膜上の前記ゲート電極と隣接する領域に、少なくとも一部が前記表面絶縁膜と接する状態で形成された、導電体からなる第１導電性プレートとを備える。
【００１５】
上記課題を解決するための本発明に係る第２の半導体装置は、一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する高不純物濃度ソース層および低不純物濃度ドレイン層と、前記高不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第１絶縁膜と、前記チャネル領域上に形成されたゲート絶縁膜と、前記高不純物濃度ソース層の端部上、前記ゲート絶縁膜上および前記第２絶縁膜上に跨って形成されたゲート電極と、前記ゲート電極の表面に形成された表面絶縁膜と、前記第１絶縁膜上の、前記ゲート電極と隣接する領域に、少なくとも一部が前記表面絶縁膜と接する状態で形成された、導電体からなる第１導電性プレートとを備える。
【００１６】
上記第１および第２の半導体装置においては、望ましくは前記第１導電性プレートが電気的にフローティングとされる。
【００１７】
また、上記第１および第２の半導体装置の一形態においては、前記第１導電性プレートの上層に、層間絶縁膜を介して、前記第１導電性プレートの少なくとも一部と対向する状態で設けられた第３導電性プレートを有する。この第３導電性プレートはさらに電圧供給源に電気的に接続されることが望ましく、その場合、前記電圧供給源は接地電圧と前記半導体装置の駆動電源電圧との間の所定の電圧を供給するように設定することができる。
【００１８】
上記第１および第２の半導体装置の他の一形態では、前記第１導電性プレートは電圧供給源に電気的に接続される。この場合、第１の半導体装置において、前記電圧供給源は、前記高不純物濃度ドレイン層に与えられる電位と、前記ゲート電極の電位との中間の所定電位を生ずるように設定されることが望ましい。
【００１９】
第１の半導体装置のさらに他の一形態においては、前記第２絶縁膜上の、前記ゲート電極と隣接する領域に、少なくとも一部が前記表面絶縁膜と接する状態で形成された、導電体からなる第２導電性プレートをさらに備える。この場合、望ましくは第２導電性プレートは電気的にフローティングとされる。また、第１導電体プレートと第２導電体プレートとを電気的に分離し、それぞれに独立した電圧供給源を電気的に接続することもできる。
【００２０】
前記第１導電性プレートおよび第２導電性プレートのそれぞれに電圧供給源が接続される場合、第１導電性プレートに接続する電圧供給源は、前記高不純物濃度ドレイン層と前記ゲート電極の電位の差が前記高不純物濃度ソース層と前記ゲート電極の電位の差より大きいとき、前記ドレイン層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定され、第２導電性プレートに接続する電圧供給源は、前記高不純物濃度ソース層と前記ゲート電極の電位の差が前記高不純物濃度ドレイン層と前記ゲート電極の電位の差より大きいとき、前記ソース層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定されることが望ましい。
【発明の効果】
【００２１】
本発明に係る半導体装置は、少なくともチャネル領域と高不純物濃度ドレイン層との間の、低不純物濃度ドレイン層上に形成された第１絶縁膜上に、ゲート電極と隣接する状態で設けられた第１導電性プレートを備えている。第１導電性プレートは、少なくとも一部がゲート電極の表面絶縁膜と接しており、一つの望ましい場合には、第１導電性プレートが電気的にフローティングとされる。このような第１導電性プレートは、ゲート電極に容量結合し、半導体装置の動作中にゲート電極電位と高不純物濃度ドレイン層の電位の中間電位に自動的に設定される。この状態にある第１導電性プレートによって、高不純物濃度ドレイン層に高電圧が印加されても特に第１絶縁膜下面近傍の低不純物濃度ドレイン層部分の電界集中が緩和され、半導体装置の耐圧が向上する。また耐圧の経時変動が抑制されて耐圧信頼性が向上する。
【００２２】
また、ソース層側の第２絶縁膜上にも、少なくとも一部がゲート電極の表面絶縁膜と接する状態で第２導電性プレートが設けられる場合は、ドレイン層側と同様にソース層側の耐圧およびその信頼性も向上する。
【００２３】
また、本発明に係る他の形態の半導体装置は、電気的にフローティングの第１導電性プレートや第２導電性プレートに代えて、ゲート電極電位と高不純物濃度ドレイン層など高電圧が印加される側の電位の中間の適切な電位を生ずる電圧供給源に接続された第１導電性プレートや第２導電性プレートを備える。このような第１導電性プレートや第２導電性プレートによっても半導体装置の耐圧およびその信頼性が向上する。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態における半導体装置を示す断面図
【図２】本発明の第１の実施形態における導体装置を示す平面レイアウト図
【図３】本発明の第１の実施形態における半導体装置の他の例を示す平面レイアウト図
【図４】本発明の第１の実施形態における半導体装置に生じる等電位線分布を示す図
【図５】ゲート電極に隣接する導電性プレートをもたない半導体装置に生じる等電位線分布を示す図
【図６】本発明の第２の実施形態における半導体装置を示す断面図
【図７】本発明の第２の実施形態における半導体装置を示す平面レイアウト図
【図８】本発明の第２の実施形態における半導体装置の容量結合を示す説明図
【図９】本発明の第３の実施形態における半導体装置を示す断面図
【図１０】本発明の第３の実施形態における半導体装置を示す平面レイアウト図
【図１１】従来の半導体装置を示す断面図
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態について図面を参照しながら説明する。以下の実施形態において説明する半導体装置は、電源電圧十数Ｖから２５０Ｖ程度で駆動する横型でかつＭＯＳ型のトランジスタであり、最初に述べた中耐圧ないしは高耐圧トランジスタに対応する。しかしながら、構造の面からは実質的に高耐圧トランジスタというべきデバイスであるから、以下の説明では中耐圧、高耐圧をまとめて高耐圧トランジスタという。
【００２６】
（第１の実施形態）
図１は、本発明の第１の実施形態おける半導体装置である、高耐圧ＭＯＳ型トランジスタ（Ｐチャネル型）の一例を示す断面図である。また、図２は、図１に示す高耐圧ＭＯＳ型トランジスタの平面レイアウトを示す図である。この高耐圧ＭＯＳ型トランジスタは特に駆動電圧が２０Ｖから１００Ｖ程度の場合に好適なものである。なお、図１に示す断面図は、図２におけるＡ−Ａ線に沿う断面である。
【００２７】
図１において、例えば単結晶シリコンからなるＰ型半導体基板１に低不純物濃度（１０16ｃｍ-3のオーダー）のＮ型のウェル２が形成されている。ウェル２は半導体基板１への不純物熱拡散によって形成可能である。あるいは、半導体基板１上に成長させたＮ型エピタキシャル層としてウェル２を形成することもできる。また、半導体基板１自体をＮ型としてもよい。このようなウェル２自体、ウェル２が形成されるエピタキシャル層および半導体基板１自体をまとめて半導体層とする。これは、以下のすべての実施形態においても適用される。
【００２８】
ウェル２内には、互いに離間して低不純物濃度（１×１０17ｃｍ-3程度）のＰ型ソース層３と低不純物濃度（１×１０17ｃｍ-3程度）のＰ型ドレイン層４が形成されている。これら低不純物濃度ソース層３およびドレイン層４はそれぞれソースオフセット層、ドレインオフセット層と呼ばれる不純物層であり、高耐圧ＭＯＳ型トランジスタのドリフト領域として働き、それぞれソース耐圧、ドレイン耐圧を確保する。以下では、低不純物濃度ソース層３およびドレイン層４を、それぞれ、ソースオフセット層３、ドレインオフセット層４という。
【００２９】
また、図１において、ソースオフセット層３の表面の一部から外部にあるウェル２の表面にわたる領域、およびドレインオフセット層４の表面の一部から外部にあるウェル２の表面にわたる領域は、ＬＯＣＯＳ法で形成された例えば膜厚約４００ｎｍの素子分離絶縁膜７に被覆されている。また、ソースオフセット層３およびドレインオフセット層４の表面には、それらに挟まれるトランジスタのチャネル領域を囲むように、厚いオフセット絶縁膜８が設けられて当該チャネル領域を区画する。また、オフセット絶縁膜８のチャネル側端部はソースオフセット層３およびドレインオフセット層４の端部とほぼ一致している。チャネル長は例えば約４μｍである。オフセット絶縁膜８は素子分離絶縁膜７と同時にＬＯＣＯＳ法で形成され、その膜厚は約４００ｎｍである。また、オフセット絶縁膜８のチャネル長方向の長さはソースオフセット層３上およびドレインオフセット層４上共に例えば約４μｍである。なお、以下では、適宜、オフセット絶縁膜８のうち、ドレインオフセット層４上に形成された部分（第１絶縁膜）をドレイン側オフセット絶縁膜８ａという。また、オフセット絶縁膜８のうち、ソースオフセット層３上に形成された部分（第２絶縁膜）をソース側オフセット絶縁膜８ｂという。
【００３０】
オフセット絶縁膜８によって区画されたウェル２のチャネル領域上には膜厚約１５０ｎｍのゲート絶縁膜９が形成され、当該ゲート絶縁膜９上にゲート電極１０が形成されている。ゲート電極１０は、例えば、膜厚が約３００ｎｍのＮ型ポリシリコン膜からなり、ゲート絶縁膜９上からその両側のオフセット絶縁膜８上にかけて延在する。
【００３１】
ドレイン側オフセット絶縁膜８ａ上の、ゲート電極１０と隣接する領域には、導電体からなる第１導電性プレート１１ａが設けられている。第１導電性プレート１１ａは、例えば、膜厚が約３００ｎｍのＮ型またはＰ型のポリシリコン膜からなり、ゲート電極１０の形成工程とは別の工程で形成される。例えば、図１に示す高耐圧ＭＯＳ型トランジスタのゲート電極形成工程とは別の工程でゲート電極が形成されるＭＯＳ型トランジスタ（例えば、低電圧駆動ＭＯＳ型トランジスタ）が、図１に示す高耐圧ＭＯＳ型トランジスタと同一の基板上に混載される場合には、当該ＭＯＳ型トランジスタのゲート電極形成と同一の工程において、第１導電性プレート１１ａを形成することができる。
【００３２】
第１導電性プレート１１ａは、その一部がゲート電極１０の表面に形成された表面絶縁膜２０と接し、かつ表面絶縁膜２０の一部を被覆している。本実施形態では、特に、第１導電性プレート１１ａの一部をゲート電極１０上にオーバーラップさせた構造を採用している。表面絶縁膜２０は、ゲート電極１０と第１導電性プレート１１ａとを電気的に分離可能であればゲート電極１０の一部に設けられていてもよいが、図１の例では、ゲート電極１０の表面全体を被覆する表面絶縁膜２０を設けている。特に限定されないが、ここでは、Ｎ型ポリシリコン膜からなるゲート電極１０を形成した後、ゲート電極１０の表面を熱酸化法により酸化することでシリコン酸化膜からなる絶縁膜を形成するとともに、必要に応じて、さらに絶縁膜を堆積することで表面絶縁膜２０を形成している。堆積する絶縁膜は特に限定されないが、例えば、ＴＥＯＳ（tetra ethyl ortho silicate）膜、シリコン窒化膜、シリコン酸窒化膜を使用することができる。
【００３３】
また、ソース側オフセット絶縁膜８ｂ上の、ゲート電極１０と隣接する領域には、導電体からなる第２導電性プレート１１ｂが設けられている。第１導電性プレートと同様に、第２導電性プレート１１ｂは、例えば、Ｎ型またはＰ型のポリシリコン膜で形成することができる。第２導電性プレート１１ｂは、その一部がゲート電極１０の表面に形成された表面絶縁膜２０と接し、かつ表面絶縁膜２０の一部を被覆している。本実施形態では、第２導電性プレート１１ｂの一部をゲート電極１０上にオーバーラップさせた構造を採用している。本実施形態では、第１導電性プレート１１ａおよび第２導電性プレート１１ｂは、同一の工程において同時に形成される。なお、後述するように、この高耐圧ＭＯＳ型トランジスタでは、第１導電性プレート１１ａと第２導電性プレート１１ｂとは電気的に接続されている。以下、第１導電性プレート１１ａと第２導電性プレート１１ｂとを区別しない場合は、単に、導電性プレート１１という。なお、導電性プレート１１は、電気的にフローティングの状態にある。
【００３４】
ソースオフセット層３内の表面部にはソース層５が形成され、またドレインオフセット層４内の表面部にはドレイン層６が形成されている。これらソース層５およびドレイン層６は、例えばゲート電極１０および導電性プレート１１の形成後、素子分離絶縁膜７とオフセット絶縁膜８をマスクとし、イオン注入などで不純物導入することによって同時に形成される。ソース層５およびドレイン層６はＰ型の高不純物濃度を有し、濃度は例えば約１×１０20ｃｍ-3である。
【００３５】
素子分離絶縁膜７、オフセット絶縁膜８、ゲート電極１０および導電性プレート１１を含む全面をシリコン酸化膜からなる層間絶縁膜１２が被覆し、ソース層５上およびドレイン層６上の層間絶縁膜１２の部分にコンタクトホール１３が開口されている。さらに、コンタクトホール１３上には、例えば、Ｔｉ／ＴｉＮバリアメタル膜とＡｌ合金膜の積層膜からなる配線１４、１５が形成される。配線１４はソース層５に、配線１５はドレイン層６にそれぞれ電気的に接続されている。
【００３６】
次に、本発明の第１の実施形態における半導体装置の平面パターンレイアウト、すなわち平面視における構造の例を図２を参照して説明する。半導体基板１あるいはＮ型ウェル２（図示省略）の表面は素子分離絶縁膜７で被覆されており、所定の箇所にソース層５（図１参照）のためのソース層開口領域１７、ドレイン層６（図１参照）のためのドレイン層開口領域１８およびチャネル領域区画開口領域１９が設けられている。そして、ドレイン層開口領域１８とチャネル領域区画開口領域１９の間の両者が対向する部分、およびソース層開口領域１７とチャネル領域区画開口領域１９の間の両者が対向する部分も実質的に素子分離絶縁膜７で構成されるが、この部分がドレイン側オフセット絶縁膜８ａおよびソース側オフセット絶縁膜８ｂ（図１参照）に対応する。
【００３７】
ソース層開口領域１７およびドレイン層開口領域１８上に複数のコンタクトホール１３が形成され、その上にそれぞれ配線１４、配線１５が形成されている。ゲート電極１０はチャネル領域区画開口領域１９を完全に被覆するとともに、素子分離絶縁膜７（オフセット絶縁膜８）にオーバーラップしている。チャネル幅方向の、ゲート電極１０の長さは、例えば数十μｍである。ゲート電極１０は、表面絶縁膜２０および層間絶縁膜１２（図１参照）に開口されたコンタクトホール１３を通じて配線１６と電気的に接続されている。図２の例では、導電性プレート１１は、配線１６の直下を除くゲート電極１０の外縁部と、例えば、０．１μｍから０．５μｍの幅の重なりを有し、ゲート電極１０を取り囲む状態で配置されている。また、導電性プレート１１は、半導体装置を構成する他の部分（例えば配線など）とも電気的に接続されない。また、導電性プレート１１は図２に示すように、ソース層５に対する配線１４およびドレイン層６に対する配線１５それぞれとチャネル長方向に距離Ｓ1、Ｓ2をもって離間しており、その値は共に１μｍ以上である。なお、配線１６の直下に導電性プレート１１を配置することも可能である。
【００３８】
図１および図２に示す高耐圧ＭＯＳ型トランジスタにおいては、ソース層５、ソースオフセット層３、ドレイン層６、ドレインオフセット層４、ソース層開口領域１７、ドレイン層開口領域１８の名称を固定して説明している。しかしながら、この高耐圧ＭＯＳ型トランジスタは、高耐圧半導体回路中において、動作中のある期間に例えばソース層５に接地電圧のような低電圧が印加されてドレイン層６に高電圧が印加されるが、他の期間には逆にソース層５に高電圧が印加されてドレイン層６に低電圧が印加されるような回路素子として設計されている。このため、ソース側とドレイン側の役目を入れ替えても実質的に同一の特性が得られるように、ゲート電極１０の中心を通りチャネル幅方向（図２における縦方向）に延びる直線に関して線対称のパターン配置となるように、ゲート電極１０、導電性プレート１１、オフセット絶縁膜８など、すべてのトランジスタ構成要素が形成されている。
【００３９】
なお、ゲート電極１０はチャネル領域の電流を制御するだけである。したがって、ソース側とドレイン側の入れ替わりがあってもゲート電極１０に与えられる電圧はその入れ替わりに対して原則的には独立である。Ｐチャネル型の場合、ゲート電圧はソース層としての役割を果たす不純物層に印加される電圧に対して、数Ｖ（例えば５Ｖ）程度の負電圧とする場合と高電位差（例えば、２０〜１００Ｖ程度）の負電圧とする場合との両方のケースがあり得る。
【００４０】
ここで、用語について定義する。「電位」は、ウェル２のような半導体層に外部から与えられる設定電位（半導体層の電位という。）を基準とした電位である。「高電圧」は、半導体層とゲート電極間の電位差よりも大きい電位差を意味する。「高電位」は、半導体層とゲート電極間の電位差より大きい電位差（高電圧）が印加されるときの、前記半導体層の電位を基準とした電位の絶対値を意味する。したがって、例えば、半導体層の電位が接地電位のとき、負の高電圧が印加される箇所の電位も高電位という。このような定義は、本発明に関する説明すべてにわたって適用される。
【００４１】
本実施形態における半導体装置は、上述したように、オフセット絶縁膜８上の、ゲート電極１０と隣接する領域に、ゲート電極１０と所定のオーバーラップ幅で重なりを有するとともに電気的にフローティング状態にある導電性プレート１１を備えており、この導電性プレート１１の作用によって半導体装置の耐圧が改善される。
【００４２】
なお、図１および図２に示すＰチャネル高耐圧ＭＯＳ型トランジスタのような半導体装置の耐圧値は以下の方法によって得られる。第１の方法では、ウェル２、ソース層５およびゲート電極１０を接地電位にし、配線１５を介してドレイン層６に負の電圧を印加して次第にその電圧の絶対値を上昇させていき、ドレイン層６との境界を含むドレインオフセット層４内で降伏現象を起こし始める電圧を測定する。第２の方法では、ドレイン層６を接地電位にし、ウェル２、ソース層５およびゲート電極１０に正の電圧を印加して次第に電圧を上昇させていき、ドレイン層６との境界を含むドレインオフセット層４内で降伏現象を起こし始める電圧を測定する。この第２の方法は第１の方法と等価である。
【００４３】
図５は、本実施形態によるＭＯＳ型トランジスタにおいて、導電性プレート１１を除去したトランジスタのドレインオフセット層４内に生ずる電位分布図であり、等電位線ｐを点線で示している。トランジスタの各部は、上述した第１の方法による電圧にバイアスされているものとする。
【００４４】
図５に示すように、ドレイン層６が高電位に設定された場合、ドレインオフセット層４内の電位は、チャネル領域の方向に向かって次第に低下する。このトランジスタの場合、ドレインオフセット層４のドレイン層６に近い部分のオフセット絶縁膜８底面近傍領域では横方向への電圧値の減少は比較的緩やかである。しかしながら、ドレインオフセット層４のゲート電極１０の端部直下部分のオフセット絶縁膜８底面近傍領域で電圧値の横方向への減少割合が大きく、電界集中が起こっている。これによりこの部分で降伏を起こす確率が大きく、トランジスタとしての耐圧が低下し易い。
【００４５】
一方、図４は、本実施形態によるＭＯＳ型トランジスタにおいて、ドレインオフセット層４内に生ずる電位分布図であり、図５と同じく等電位線ｐを点線で示している。また、トランジスタの各部は上述した第１の方法による電圧にバイアスされているものとする。
【００４６】
ドレイン層６が高電位とされ、ソース層５とゲート電極１０間の電位差よりドレイン層６とゲート電極１０間の電位差の方が著しく大きい条件下にあるとき、ゲート電極１０と導電性プレート１１との強い容量結合によって導電性プレート１１が自動的に、ゲート電極１０の接地電位と配線１５またはドレイン層６に設定された負の高電位の中間電位に設定される。これはゲート電極１０と導電性プレート１１とが表面絶縁膜２０を介して対向しており、この間の結合容量が比較的大きいことと、導電性プレート１１が電気的にフローティングであることに基づく。
【００４７】
また、図４に示すようにドレインオフセット層４のドレイン層６に近い部分のオフセット絶縁膜８底面近傍領域においては、導電性プレート１１（第１導電性プレート１１ａ）が存在することによってドレイン層６からチャネル領域方向に向かう電圧降下は緩やかではないが、導電性プレート１１の電位がゲート電極１０の接地電位よりはかなり高い中間電位を保持しているのでドレイン層６と導電性プレート１１との電位差は大きくなく、電界集中は小さいといえる。一方、ドレインオフセット層４のゲート電極１０の端部直下部分のオフセット絶縁膜８底面近傍領域では、導電性プレート１１が中間電位であることにより、図５の場合より低電位とすることができる。この結果、図４に示すようにゲート電極１０の直下に位置するドレインオフセット層４ではチャネル長方向の電位勾配や電界集中が緩和され、ゲート電極１０の端部に起因する電界集中が抑制される。
【００４８】
このようにして高耐圧ＭＯＳ型トランジスタとしての耐圧が向上する。このことは高耐圧半導体回路中の一素子として本発明に係るトランジスタが動作中、例えば、ドレイン層に高電圧が印加されていてトランジスタがオフ状態にあるときに流れるオフリーク電流が低減することを意味する。また高電界に起因するインパクトイオン化を通じてエネルギーを得たキャリアがオフセット絶縁膜へ注入され、界面準位となってドレインオフセット層内の電位分布を経時的に変化させ、耐圧を変動させることがなくなり、ドレイン耐圧などの信頼性が向上する。
【００４９】
図１および図２に示したゲート電極１０と導電性プレート１１の配置は一例であり、図示の配置に限らず、ゲート電極１０のオフセット絶縁膜８上におけるチャネル長方向の端部位置、ゲート電極１０と導電性プレート１１とのオーバーラップ幅、表面絶縁膜２０の膜厚、第１導電性プレート１１ａのドレイン層６と対向する端部のドレイン側オフセット絶縁膜８ａ上の位置などは必要に応じて調整することができる。このような調整によってドレインオフセット層４内の電位分布を適切に変化させ、電界強度を最小に抑制することが可能である。
【００５０】
高耐圧ＭＯＳ型トランジスタでは、オン抵抗を低減して特性を向上させるためにドレインオフセット層４の不純物濃度を増加させることが望ましい（同時にソースオフセット層３の不純物濃度も増加する。）。しかしながら、ドレインオフセット層４の不純物濃度を高くした場合、特にドレインオフセット層４のチャネル領域に近い部分のドレイン側オフセット絶縁膜８ａ底面領域で電界強度が最大となる傾向がある。本発明によれば、図４に示したように、特にドレインオフセット層４のチャネル領域に近い部分で電界集中が緩和されるのでドレインオフセット層４の不純物濃度を増加させることができる余裕が生じるという利点も得られる。なお、本実施形態によるトランジスタはゲート電極の中心に関して左右対称な形状を有するので、ソース層とドレイン層の役割を入れ替え、印加する電圧を交換して駆動させても効果には変化がない。
【００５１】
図２では、導電性プレート１１がゲート電極１０を、配線１６が設置される領域を除いて概ね取り囲むようなパターンを有する場合を示した。図３は、別の平面パターンを有する導電性プレートを備えた高耐圧ＭＯＳ型トランジスタを示す平面レイアウト図である。このトランジスタのチャネル長方向（図３の横方向）の断面構造は図１と同じであり、導電性プレートの平面パターンだけが異なる。この例では、第１導電性プレート１１ａと第２導電性プレート１１ｂとが電気的に分離されている。各導電性プレート１１ａ、１１ｂとゲート電極１０との重なりなどの配置、寸法は、図１および図２におけるトランジスタと同等に設定される。また、第１導電性プレート１１ａ、第２導電性プレート１１ｂは電気的にフローティングである。
【００５２】
図２に示すトランジスタが有する導電性プレート１１はゲート電極１０の周囲を取り囲む一体物として形成されるため、導電性プレート１１とゲート電極１０との間の容量結合を強めることができる。しかしながら、ゲート電極１０とドレイン層６との間に位置する領域において導電性プレート１１（第１導電性プレート１１ａ）に自動的に設定された上記中間電位はゲート電極１０とソース層５との間に位置する領域の導電性プレート１１（第２導電性プレート１１ｂ）の部分にも設定されることになる。そうするとこの設定電位がソースオフセット層３内部の電位分布にも影響を及ぼす可能性がある。
【００５３】
これに対し、図３に示す構造を採用すると、トランジスタの動作中、第１導電性プレート１１ａは、例えば、容量結合によりゲート電極１０とドレイン層６の電位の中間電位に設定される一方、第２導電性プレート１１ｂは、ほぼ接地電位に設定される。したがって、図３に示す構造を採用した場合、第１導電性プレート１１ａに設定される中間電位がソースオフセット層３内部の電位分布に与える影響をなくすことができる。なお、第１導電性プレート１１ａと第２導電性プレート１１ｂとは、互いの容量結合を回避するためにゲート電極１０のチャネル幅方向の端部に隣接する部分において、図３にＳ3で示す相当の距離、例えば１μｍ以上離間しておくことが望ましい。
【００５４】
（第２の実施形態）
図６は、本発明の第２の実施形態における半導体装置である、高耐圧ＭＯＳ型トランジスタ（Ｐチャネル型）の一例を示す断面図である。また、図７は、図６に示す高耐圧ＭＯＳ型トランジスタの平面レイアウトを示す図である。なお、図６に示す断面図は、図７におけるＢ−Ｏ−Ｃ線に沿う断面である。すなわち、図６に表示した点線より左の部分Ｂ−ＯはＭＯＳ型トランジスタのチャネル幅方向の断面であり、点線より右の部分Ｏ−Ｃはチャネル長方向の断面である。
【００５５】
図６において、例えば単結晶シリコンからなるＰ型半導体基板２１に低不純物濃度（１０16ｃｍ-3のオーダー）のＮ型のウェル２２が形成されている。ウェル２２は第１の実施形態と同様にして形成される。
【００５６】
まず、チャネル長方向、すなわちＯ−Ｃ間の断面について説明する。ウェル２２内には、Ｐ型の低不純物濃度（１×１０17ｃｍ-3程度）を有するドレイン層２３が形成され、高耐圧ＭＯＳ型トランジスタのＰ型ドレインオフセット層となっている（以下、ドレイン層２３をドレインオフセット層２３という。）。ドレインオフセット層２３上の一部から右外側のウェル２２の表面はＬＯＣＯＳ法で形成された例えば膜厚約４００ｎｍの素子分離絶縁膜２５に被覆されている。また、図１において、ドレインオフセット層２３の左側部分の上には素子分離絶縁膜２５と同時にＬＯＣＯＳ法で形成された厚いオフセット絶縁膜２６（ドレイン側オフセット絶縁膜２６ａ）が設けられており、例えばその膜厚は約４００ｎｍ、チャネル長方向の長さは約４μｍに設定されている。ドレインオフセット層２３内の表面部にはさらにＰ型の高不純物濃度（約１×１０20ｃｍ-3）を有するドレイン層２４が形成されている。
【００５７】
一方、トランジスタのチャネル領域となるウェル２２の表面上にはオフセット絶縁膜２６に接して例えば膜厚約１５０ｎｍのゲート絶縁膜２７が形成され、当該ゲート絶縁膜２７上にゲート電極２８が形成されている。ゲート電極２８は、例えば、膜厚が約３００ｎｍのＮ型ポリシリコン膜からなり、ゲート絶縁膜２７上からオフセット絶縁膜２６上に延在してゲート電極２８が形成されている。当該ゲート電極２８には、第１の実施形態のトランジスタと同様、ゲート電極２８の表面全体を被覆する表面絶縁膜４０が設けられている。
【００５８】
なお、図６にはトランジスタのソース部分を表示していないが、実際には本トランジスタも、チャネル長方向に、第１の実施形態に係る高耐圧ＭＯＳ型トランジスタ（図１参照）と同様の断面構造を有している。すなわち、ゲート電極２８直下のチャネル領域を挟んでドレインオフセット層２３、ドレイン層２４およびオフセット絶縁膜２６（ドレイン側オフセット絶縁膜２６ａ）と反対側に、それらに対応したＰ型の低不純物濃度ソースオフセット層、Ｐ型の高不純物濃度ソース層およびソースオフセット層上に形成されたオフセット絶縁膜（ソース側オフセット絶縁膜２６ｂ）が存在する。なお、以下では、ドレイン側オフセット絶縁膜２６ａおよびソース側オフセット絶縁膜２６ｂを区別しない場合、適宜、オフセット絶縁膜２６と呼称する。
【００５９】
また、チャネル長方向と垂直なチャネル幅方向、すなわちＢ−Ｏ間の断面に示すように、ウェル２２の表面上にゲート絶縁膜２７に隣接して素子分離絶縁膜２５が形成されている。そして、ゲート絶縁膜２７上から素子分離絶縁膜２５上まで延在してゲート電極２８が位置している。
【００６０】
以上に説明したＢ−Ｏ、Ｏ−Ｃ断面の結合構造から理解できるように、素子分離絶縁膜２５およびオフセット絶縁膜２６はトランジスタのチャネル領域を取り囲むことによってチャネル領域を区画している。チャネル長は、例えば約４μｍである。また、オフセット絶縁膜２６のチャネル側端部はドレインオフセット層２３の端部とほぼ一致している。
【００６１】
また、第１の実施形態と同様に、ドレイン側オフセット絶縁膜２６ａ上の、ゲート電極２８と隣接する領域に、導電体からなる第１導電性プレート２９ａが設けられている。また、ソース側オフセット絶縁膜２６ｂ上の、ゲート電極２８と隣接する領域に、導電体からなる第２導電性プレート２９ｂが設けられている（図７参照）。第１導電性プレート２９ａおよび第２導電性プレート２９ｂは、その一部がゲート電極２８の表面に形成された表面絶縁膜４０と接し、かつ表面絶縁膜２０の一部を被覆している。本実施形態では、第１導電性プレート２９ａの一部および第２導電性プレート２９ｂの一部がゲート電極２８上にオーバーラップしている。後述するように、この高耐圧ＭＯＳ型トランジスタでは、第１導電性プレート２９ａと第２導電性プレート２９ｂとは電気的に接続されている。以下、第１導電性プレート２９ａと第２導電性プレート２９ｂとを区別しない場合は、単に、導電性プレート２９という。
【００６２】
導電性プレート２９は、ゲート電極２８の外縁部と、例えば、０．１μｍから０．５μｍの幅の重なりを有し、ゲート電極２８を取り囲む状態で配置されている。また、導電性プレート２９は、半導体装置を構成する他の部分（例えば配線など）とも電気的に接続されない。また、本実施形態の場合、導電性プレート２９のチャネル幅方向の長さは第１の実施形態のそれより大幅に大きく設定されている。
【００６３】
素子分離絶縁膜２５、オフセット絶縁膜２６、ゲート電極２８および導電性プレート２９を含む全面をシリコン酸化膜からなる層間絶縁膜３０が被覆し、ドレイン層２４上の層間絶縁膜３０の部分にコンタクトホール３１が開口されている。さらに、コンタクトホール３１上には、例えば、Ｔｉ／ＴｉＮバリアメタル膜とＡｌ合金膜の積層膜からなる配線３３が形成されドレイン層２４に電気的に接続されている。さらに、層間絶縁膜３０上には、導電性プレート２９の、ゲート電極２８とチャネル方向に隣接する部分に対向するように面積の大きい第３導電性プレート３５が設けられている。第３導電性プレート３５は配線３３と同時に形成できる。この場合、配線３３は、Ｔｉ／ＴｉＮバリアメタル膜とＡｌ合金膜の積層膜からなる。
【００６４】
次に、本実施形態における半導体装置の平面パターンレイアウト、すなわち平面視における構造の例を図７を参照して説明する。半導体基板２１あるいはＮ型ウェル２２（図示省略）の表面は素子分離絶縁膜２５で被覆され、所定の箇所に上に述べた高不純物濃度のソース層のためのソース層開口領域３６、ドレイン層２４（図６参照）のためのドレイン層開口領域３７およびチャネル領域区画開口領域３８が設けられている。そして、ドレイン層開口領域３７とチャネル領域区画開口領域３８間で両者が対向する部分、およびソース層開口領域３６とチャネル領域区画開口領域３８間で両者が対向する部分も実質的に素子分離絶縁膜２５となっているが、この部分はドレイン側オフセット絶縁膜２６ａおよびソース側オフセット絶縁膜２６ｂ（図６参照）に対応する。
【００６５】
素子分離絶縁膜２５はこのような開口領域３６、３７、３８を有するので、上記高不純物濃度のソース層およびドレイン層２４は、例えばゲート電極２８および導電性プレート２９の形成後に、素子分離絶縁膜２５とオフセット絶縁膜２６をマスクとし、イオン注入などで不純物導入することによって同時に形成される。
【００６６】
ソース層開口領域３６およびドレイン層開口領域３７上に複数のコンタクトホール３１が形成され、その上にそれぞれ配線３２、配線３３が形成されている。また、導電性プレート２９は、図７に示すようにソース層に対する配線３２およびドレイン層２４に対する配線３３それぞれとチャネル長方向に距離Ｓ4、Ｓ5をもって離間しており、その値は共に１μｍ以上である。
【００６７】
ゲート電極２８はチャネル領域区画開口領域３８を完全に被覆するとともに、素子分離絶縁膜２５（オフセット絶縁膜２６）にオーバーラップしている。チャネル幅方向の、ゲート電極２８の長さは、例えば数十μｍである。ゲート電極２８は、表面絶縁膜４０および層間絶縁膜３０（図６参照）に開口されたコンタクトホール３１を通じて配線３４と電気的に接続されている。図７の例では、導電性プレート２９は、配線３４の直下を除くゲート電極２８の外縁部と重なりを有している。
【００６８】
さらに、第３導電性プレート３５は導電性プレート２９と大きい面積で重なり合い、層間絶縁膜３０を介して対向するように設けられている。このために導電性プレート２９の、ゲート電極２８とチャネル方向に隣接する部分はゲート電極２８から当該方向に大きく突出するパターンに形成され、それに対応して第３導電性プレート３５の面積も大きく形成されている。また、第３導電性プレート３５は、図示していないが例えば外部電源に接続されており、あるいはトランジスタが半導体回路の一素子として設けられているときは当該トランジスタの電源ライン、接地電圧からトランジスタの駆動電源電圧間の任意の電圧を発生する基準電圧発生回路、接地ラインなど適切な電圧供給源に接続されている。
【００６９】
本実施形態による高耐圧ＭＯＳ型トランジスタは、導電性プレート２９および第３導電性プレート３５を除き、第１の実施形態による高耐圧ＭＯＳ型トランジスタと断面構造、平面パターンレイアウト、各層の不純物濃度などについてはほぼ同一である。またこのトランジスタは第１の実施形態とほぼ同一のバイアス条件で駆動し、ドレイン側とソース側の役目を入れ替えて駆動が可能であるように設計されている。
【００７０】
本実施形態による高耐圧ＭＯＳ型トランジスタは、第３導電性プレート３５と、層間絶縁膜３０を介して第３導電性プレート３５と対向する部分を有する導電性プレート２９とを備える点で第１の実施形態で説明した高耐圧ＭＯＳ型トランジスタと相違する。これら導電性プレート２９および第３導電性プレート３５によって、第１の実施形態と同様にドレイン耐圧およびその信頼性を向上させることができる。
【００７１】
図８は、図６および図７に示したトランジスタにおけるゲート電極２８、導電性プレート２９および第３導電性プレート３５間の容量結合状態を示す図である。電気的にフローティング状態の導電性プレート２９の電位Ｖ0は近似的に以下に示す式で表される。
【００７２】
【数１】
【００７３】
この式は、トランジスタが例えば第１の実施形態で述べた耐圧の第１の測定方法と同一のバイアス条件、すなわちウェル２２、ソース層およびゲート電極２８が接地電位に設定され、ドレイン層２４に負の高電圧が印加されてトランジスタが動作している場合にも適用できるので、以下この場合について説明する。
【００７４】
上記式において、Ｖ1：ゲート電極２８の電位、Ｖ2：ゲート電極２８の近傍でチャネル幅方向に延びる素子分離絶縁膜２５直下のウェル２２の電位、Ｖ3：トランジスタが動作中の場合は、ドレイン側オフセット絶縁膜２６ａ直下における、ドレインオフセット層２３の代表電圧およびソースオフセット層（図示していない）の代表電圧を考慮した有効電位、Ｖ4：第３導電性プレート３５の電位である。また、Ｃ1：ゲート電極２８と導電性プレート２９との表面絶縁膜４０を介した結合容量、Ｃ2：導電性プレート２９の一部と、ゲート電極２８の近傍でチャネル方向に延びる素子分離絶縁膜２５直下のウェル２２との間の容量、Ｃ3：導電性プレート２９と、ドレインオフセット層２３およびソースオフセット層との間の容量、Ｃ4：導電性プレート２９と第３導電性プレート３５間の結合容量である。
【００７５】
上記式から、第３導電性プレート３５への印加電圧あるいは設定電位と、導電性プレート２９および第３導電性プレート３５間の容量Ｃ4、すなわち両者のオーバーラップ対向面積とを変化させて導電性プレート２９の電位Ｖ0を調節できることが理解できる。その他の容量や電位、例えばＣ2、Ｃ3、Ｖ1、Ｖ2、Ｖ3もＶ0に寄与するがこれらはトランジスタに固定されたパラメータであり、故意に変更することが難しい。また、ゲート電極２８と導電性プレート２９間の容量Ｃ1は両者の対向面積や表面絶縁膜４０の膜厚の制限（対向面積はゲート電極２８のサイズに基づく上限があり、表面絶縁膜４０の膜厚は、ゲート電極２８と導電性プレート２９との間の耐圧を確保するための下限がある。）によりＣ1を過度に大きくできず、Ｖ0への寄与がある程度制限を受ける。
【００７６】
これに対して、第３導電性プレート３５および導電性プレート２９の、ゲート電極２８にチャネル方向に隣接する部分のパターン設計は比較的自由度が高い。したがって、Ｖ4として所望の電圧を選択するとともに導電性プレート２９および第３導電性プレート３５のオーバーラップ面積を大きく設定してＣ4による強い容量結合を作り、フローティングの導電性プレート２９の電位Ｖ0を、トランジスタの耐圧および信頼性をさらに向上できる適切な電位とすることが可能となる。この点で本実施形態は、第１の実施形態より耐圧とその信頼性向上効果を大きくできる利点を有する。また、本実施形態によるトランジスタが半導体集積回路装置の一素子である場合、Ｖ4専用の供給電圧発生回路や外部電源を用意せず、Ｖ4として当該集積回路の接地電位、電源電位、基準電圧発生回路から得られる電位を流用しても十分Ｖ0値を制御することができる。なお、本実施形態における第３導電性プレートを、図３に示す半導体装置の第１導電性プレート１１ａおよび第２導電性プレート１１ｂのそれぞれに、独立に適用することも可能である。また、図３に示す半導体装置の第１導電性プレート１１ａのみに第３導電性プレートを適用してもよい。
【００７７】
（第３の実施形態）
図９は、本発明の第３の実施形態における半導体装置である、高耐圧ＭＯＳ型トランジスタ（Ｐチャネル型）の一例を示す断面図である。また、図１０は、図９に示す高耐圧ＭＯＳ型トランジスタの平面レイアウトを示す図ある。この高耐圧ＭＯＳ型トランジスタは特に駆動電圧が２０Ｖ〜２００Ｖ程度の場合に好適なものである。図９に示す断面図は、図１０におけるＤ−Ｄ線に沿う断面である。
【００７８】
図９において、例えば単結晶シリコンからなるＰ型半導体基板４１に低不純物濃度（１０16ｃｍ-3のオーダー）のＮ型のウェル４２が形成されている。ウェル４２は第１の実施形態と同様にして形成される。
【００７９】
ウェル４２内の所定の領域には、高不純物濃度（濃度は例えば約１×１０20ｃｍ-3）のＰ型ソース層４３が形成されている。また、ソース層４３と離間して低不純物濃度（１×１０17ｃｍ-3程度）のドレイン層４４（以下、ドレインオフセット層４４という。）が形成され、ドレインオフセット層４４の領域に高不純物濃度（濃度は例えば約１×１０20ｃｍ-3）のＰ型ドレイン層４５が形成されている。
【００８０】
ソース層４３から外側のウェル４２の表面、およびドレインオフセット層４４の表面の一部から外側にあるウェル４２の表面は、ＬＯＣＯＳ法で形成された例えば膜厚約４００ｎｍの素子分離絶縁膜４６で被覆されている。また、ドレインオフセット層４４の表面には、ドレイン層４５の端部とトランジスタのチャネル領域の間に厚いオフセット絶縁膜４７が設けられている。オフセット絶縁膜４７のチャネル側端部は、ドレインオフセット層４４の端部およびドレイン層４５の端部とほぼ一致している。また、オフセット絶縁膜４７は素子分離絶縁膜４６と同時にＬＯＣＯＳ法で形成されるのでその膜厚は約４００ｎｍであり、そのチャネル長方向の長さは例えば約４μｍである。
【００８１】
オフセット絶縁膜４７に隣接してウェル４２のチャネル領域上には膜厚約１５０ｎｍのゲート絶縁膜４８が形成され、ゲート絶縁膜４８上からオフセット絶縁膜４７上に跨ってゲート電極４９が形成されている。ゲート電極４９は、例えばその膜厚が約３００ｎｍのＮ型ポリシリコン膜からなり、図では見えないがソース層４３の端部と微小な領域でオーバーラップするとともにオフセット絶縁膜４７上で終端する。当該ゲート電極４９には、第１の実施形態のトランジスタと同様、ゲート電極４９の表面全体を被覆する表面絶縁膜６０が設けられている。
【００８２】
また、第１の実施形態と同様に、オフセット絶縁膜４７上の、ゲート電極４９と隣接する領域に、導電体からなる第１導電性プレート５０が設けられている。第１導電性プレート５０は、その一部がゲート電極４９の表面に形成された表面絶縁膜６０と接し、かつ表面絶縁膜２０の一部を被覆している。本実施形態では、第１導電性プレート５０の一部がゲート電極４９上にオーバーラップしている。第１導電性プレート５０は、電気的にフローティングの状態にある。
【００８３】
上述したソース層４３およびドレイン層４５は素子分離絶縁膜４６、オフセット絶縁膜４７および上記ゲート電極４９をマスクとして例えばイオン注入などで同時に不純物導入することによって形成できる。素子分離絶縁膜４６、オフセット絶縁膜４７、ゲート電極４９および第１導電性プレート５０を含む全面をシリコン酸化膜からなる層間絶縁膜５１が被覆し、ソース層４３上およびドレイン層４５上の層間絶縁膜５１の部分にコンタクトホール５２が開口されている。さらに、コンタクトホール５２上には、例えば、Ｔｉ／ＴｉＮバリアメタル膜とＡｌ合金膜の積層膜からなる配線５３、５４が形成される。配線５３はソース層４３に、配線５４はドレイン層４５にそれぞれ電気的に接続されている。
【００８４】
次に、本発明の第３の実施形態における半導体装置の平面パターンレイアウト、すなわち平面視における構造の例を図１０を参照して説明する。半導体基板４１あるいはＮ型ウェル４２（図示省略）の表面は素子分離絶縁膜４６で被覆されており、所定の箇所にソース層４２（図９参照）とトランジスタのチャネル領域を区画するためのソース・チャネル領域区画開口領域５６、ドレイン層４５（図９参照）のためのドレイン層開口領域５７が設けられている。ドレイン層開口領域５７とソース・チャネル領域区画開口領域５６間で両者が対向する部分も実質的に素子分離絶縁膜４６となっているが、この部分はオフセット絶縁膜４７（図９参照）に対応する。
【００８５】
ソース・チャネル領域区画開口領域５６およびドレイン層開口領域５７上に複数のコンタクトホール５２が形成され、その上にそれぞれ配線５３、配線５４が形成されている。ゲート電極４９はソース・チャネル領域区画開口領域５６のチャネル領域を被覆するとともに、素子分離絶縁膜４６（オフセット絶縁膜４７）にオーバーラップしている。チャネル幅方向の、ゲート電極４９の長さは、例えば数十μｍである。ゲート電極４９は、表面絶縁膜６０および層間絶縁膜５１（図９参照）に開口されたコンタクトホール５２を通じて配線５５と電気的に接続されている。
【００８６】
図１０の例では、第１導電性プレート５０は、少なくともゲート電極４９のドレイン層開口領域５７側に、例えば、０．１μｍから０．５μｍの幅の重なりを有している。また、第１導電性プレート５０は、半導体装置を構成する他の部分（例えば配線など）とも電気的に接続されない。第１導電性プレート５０の長さはゲート電極４９のチャネル幅方向の長さと概ね同一である。また、図１０に示すように第１導電性プレート５０は、ドレイン層４５に対する配線５４とチャネル長方向に距離Ｓ6をもって離間しており、その値は１μｍ以上である。なお、第１導電性プレート５０はゲート電極４９との結合容量を増加させるために、ゲート電極４９のチャネル幅方向の端部とも、少なくとも部分的に重なるようなパターンに形成されていてもよい。
【００８７】
本実施形態による高耐圧ＭＯＳ型トランジスタは、以上に説明したように第１の実施形態による高耐圧ＭＯＳ型トランジスタにおいて、ソースオフセット層３が存在しない構造にしたデバイスである。そして、このトランジスタは単体素子であるか、半導体集積回路中の一素子であるかに関わらず、常時、例えばソース層４３に接地電位が与えられ、ドレイン層４５にパルス状の負の高電圧が印加されて動作するように設計されており、ソース層４３とドレイン層４５との間で印加電圧の入れ替えは行われない。ただし、ゲート電極４９に印加される電圧はＰチャネル型の場合、第１および第２の実施形態と同様ソース層４３に印加される電圧に対して数Ｖ（例えば５Ｖ）程度の負電圧とする場合と高電位差（例えば、２０〜１００Ｖ程度）の負電圧とする場合との両方のケースがあり得る。
【００８８】
本実施形態による半導体装置は、オフセット絶縁膜４７上の、ゲート電極４９と隣接する領域に、ゲート電極４９と所定のオーバーラップ幅で重なりを有するとともに電気的にフローティング状態にある第１導電性プレート５０を備えている。そのため、第１導電性プレート５０が、トランジスタの動作中にゲート電極４９の電位とドレイン層４５または配線５４の電位の中間電位に設定され、第１の実施形態と同様の効果を奏する。なお、本実施形態における半導体装置の第１導電性プレート５０の少なくとも一部に層間絶縁膜５１を介して第２の実施形態における第３導電性プレートを対向させた構造にしてもよい。
【００８９】
なお、上述した実施形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の技術的思想を逸脱しない範囲において、種々の変形および応用が可能である。例えば、上述の各実施形態では、各導電性プレートは電気的にフローティングに形成された。しかしながら、各導電性プレートには、ソース層およびドレイン層に与えられる電位のうち、ゲート電極の電位との差が大きい方の電位と、ゲート電極の電位との中間の所定の電位を直接与えるようにしてもよい。この場合、導電性プレートとゲート電極などとの容量結合なしで、導電性プレートの電位を外部電源や集積回路中に設けた基準電圧発生回路などを用いて自由に強制設定できる。したがって、ゲート電極端部直下の部分を含むオフセット絶縁膜底面近傍のドレインオフセット層（またはソースオフセット層）内の電界を最小にするような電位を、導電性プレートに設定すれば、ドレイン耐圧（ソース耐圧）およびその信頼性を最大に向上させることができる。
【００９０】
導電性プレートに所定の電位を設定する場合、第１の実施形態において図２に示した平面パターンレイアウトを有する半導体装置では、例えば、ゲート電極１０用のコンタクトホール１３とチャネル長方向に対向する導電性プレート１１上の位置にコンタクトホールを設け、導電性プレート１１に上記所定の電位を与える電圧供給源につながる配線を接続したパターンにできる。また、第３の実施形態に係る半導体装置に対しても第１導電性プレート５０上にコンタクトホールとそれを通じて当該第１導電性プレート５０に所定の電位を与える配線を設けることができる。
【００９１】
第１実施形態において図３に示した平面パターンレイアウトを有する半導体装置では、第１導電性プレート１１ａ上および第２導電性プレート１１ｂ上のそれぞれにコンタクトホールおよび配線を設け、それぞれの配線に独立した電圧供給源を接続し、独立に電位を設定できるようにする。半導体装置の動作中にソース層５（図１参照）とドレイン層６（図１参照）に印加される高電圧が既に述べたように時間的に交換されるので、ソース層５に高電圧が印加される期間（ソース層５とゲート電極１０間の電位差がドレイン層６とゲート電極１０の電位差より大きくなる期間）に同期して第２導電性プレート１１ｂにゲート電極１０とソース層５の電位の中間の所定電位を、またドレイン層６に高電圧が印加される期間（ドレイン層６とゲート電極１０間の電位差がソース層５とゲート電極１０の電位差より大きくなる期間）に同期して第１導電性プレート１１ａにゲート電極１０とドレイン層６の電位の中間の所定電位を印加する回路を追加して実現することができる。また、この半導体装置では、第１導電性プレート１１ａ、第２導電性プレート１１ｂの少なくとも一方に上記のような方法で所定電位を印加できるようにし、他方を電気的フローティングにしてもよい。
【００９２】
また、上記各実施形態では素子分離絶縁膜やオフセット絶縁膜としてＬＯＣＯＳ法で形成する絶縁膜を採用したが、半導体層に形成した溝にシリコン酸化膜を含む絶縁膜を埋め込んで形成したＳＴＩ（Shallow Trench Isolation）構造を採用してもよい。またゲート電極、導電性プレートには、ポリシリコン膜以外に基本的に導電性の材質であれば、ポリシリコン膜と高融点金属シリサイド膜との積層膜、アルミニウム、銅やそれらを含む膜を使用してもよい。さらに、上記各実施形態では、半導体装置としてＰチャネルのＭＯＳ型トランジスタを例示したが、本発明はウェルなどの半導体層、ソースオフセット層、ドレインオフセット層、ソース層、ドレイン層の導電型を反転させたＮチャネルＭＯＳ型トランジスタにも適用することができる。
【産業上の利用可能性】
【００９３】
本発明は十数Ｖから２５０Ｖ程度の電源電圧領域で動作する高耐圧半導体装置あるいは当該半導体装置を含む半導体集積回路に適用して有用なものである。
【符号の説明】
【００９４】
１、２１、４１ 半導体基板
２、２２、４２ ウェル
３ ソースオフセット層
４、２３、４４ ドレインオフセット層
５、４３ ソース層
６、２４、４５ ドレイン層
７、２５、４６ 素子分離絶縁膜
８、２６、４７ オフセット絶縁膜
８ａ、２６ａ ドレイン側オフセット絶縁膜
８ｂ、２６ｂ ソース側オフセット絶縁膜
９、２７、４８ ゲート絶縁膜
１０、２８、４９ ゲート電極
１１、２９ 導電性プレート
１１ａ、２９ａ、５０ 第１導電性プレート
１１ｂ、２９ｂ 第２導電性プレート
１２、３０、５１ 層間絶縁膜
１３、３１、５２ コンタクトホール
１４、１５、１６、３２、３３、３４、５３、５４、５５ 配線
１７、３６ ソース層開口領域
１８、３７、５７ ドレイン層開口領域
１９、３８ チャネル領域区画開口領域
２０、４０、６０ 表面絶縁膜
３５ 第３導電性プレート
５６ ソース・チャネル領域区画開口領域
【技術分野】
【０００１】
本発明はＭＯＳ（Metal Oxide Semiconductor）型半導体装置の構造およびその半導体装置を含む半導体集積回路装置に関する。
【背景技術】
【０００２】
プラズマディスプレイパネルや液晶表示パネルの駆動回路、一般の電源制御回路などには、電源電圧十数Ｖから２００Ｖ前後で動作する中耐圧から高耐圧かつ横型のＭＯＳ型トランジスタおよび低電圧駆動の回路を共存させた半導体集積回路装置が広く採用されている。図１１は、従来から用いられている中耐圧から高耐圧を有するトランジスタの基本構造例を示す断面図である。
【０００３】
このうち、図１１（ａ）に示すＭＯＳ型トランジスタ（Ｎチャネル型）はＰ型半導体基板６１上に形成されている。半導体基板６１上には互いに離間して低不純物濃度のＮ型ソースオフセット層６２およびドレインオフセット層６４が形成されている。さらに、ソースオフセット層６２には高不純物濃度のＮ型ソース層６３が形成され、ドレインオフセット層６４には高不純物濃度のＮ型ドレイン層６５が設けられている。
【０００４】
ソースオフセット層６２およびドレインオフセット層６４の表面にはＬＯＣＯＳ法で形成された厚い絶縁膜６６がそれぞれ設けられている。また、この２つの絶縁膜６６間に位置する半導体基板６１の表面上のゲート絶縁膜６７を介してゲート電極６８が形成されている。このゲート電極６８はゲート絶縁膜６７上だけでなく、通常ゲート絶縁膜６７上およびその左右の絶縁膜６６上に跨るように形成される。
【０００５】
図１１（ａ）に示すＭＯＳ型トランジスタでは、特にゲート電極６８とドレインオフセット層６４との間にゲート絶縁膜６７より極めて厚い絶縁膜６６が設けられている。絶縁膜６６は、トランジスタの動作時にドレイン層６５に高電圧が印加されることに起因してゲート電極６８とドレインオフセット層６４との間に発生する垂直方向の大きい電界を緩和し、ゲート絶縁膜６７の耐圧劣化を防止する。また、ゲート絶縁膜６７を流れるリーク電流を低減させ、ゲート絶縁膜６７の信頼性を向上させる。さらに、ドレインオフセット層６４は、低不純物濃度に設定されているため、ドレイン層６５に印加された高電圧によって空乏化されて、ゲート絶縁膜６７直下のチャネル領域とドレイン層６５との間の電界を緩和する結果、ドレイン耐圧を前記高電圧に耐えうるように向上させている。
【０００６】
以上に説明したＭＯＳ型トランジスタの他、図１１（ｂ）に示すＭＯＳ型トランジスタも半導体集積回路によく使用される。このトランジスタにおいては、半導体基板６１のドレイン側にのみ低不純物濃度のＮ型ドレインオフセット層７０が形成される。そして半導体基板６１の表面部に直接高不純物濃度のＮ型ソース層６９が形成され、ドレインオフセット層７０に高不純物濃度のＮ型ドレイン層７１が形成される。
【０００７】
また、ドレイン層７１に隣接し、ドレインオフセット層７０の表面にＬＯＣＯＳ法によって形成された厚い絶縁膜７２が設けられている。そして半導体基板６１上に形成されたゲート絶縁膜７３上から絶縁膜７２上に跨ってゲート電極７４が形成される。このＭＯＳ型トランジスタのドレイン側の構造は、図１１（ａ）のＭＯＳ型トランジスタと同様であるから、ゲート絶縁膜の耐圧劣化を防止するとともに高いドレイン耐圧を実現することができる。
【０００８】
図１１のＭＯＳ型トランジスタと類似構造のトランジスタ、あるいはこのトランジスタを基礎とする構造を有するトランジスタは、例えば特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平７−２２６５０５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１１に示した従来のＭＯＳ型トランジスタは、所定の高耐圧特性および印加される高電圧に対して一応の信頼性を備えたものである。しかしながら、ＭＯＳ型トランジスタに対しては、更なる耐圧の改善および信頼性の向上を要求されることが予想される。その場合、上述した従来型のＭＯＳ型トランジスタの構造を維持したままではこの要求を達成することが困難であるという問題があった。
【００１１】
図１１（ａ）、（ｂ）に示したようなトランジスタでは、ゲート絶縁膜からＬＯＣＯＳ法で形成された厚い絶縁膜にかけての領域を覆うようにゲート電極が設けられている。そのため、厚い絶縁膜上のゲート電極部分がフィールドプレートとして作用し、その部分直下のドレインオフセット層における電界を緩和させることは可能である。しかしながら、ゲート電極端部に起因して、厚い絶縁膜下面近傍のドレインオフセット層に生じる電界集中を回避することは困難であり、トランジスタとしての耐圧をさらに向上させることも困難であった。
【００１２】
加えて、場合によっては上記電界集中によりドレインオフセット層中のキャリアが加速されてインパクトイオン化を起こし、それに伴うキャリア増倍現象が生じ、キャリアの一部が厚い絶縁膜中にトラップされて荷電した界面準位を形成する。こうした界面準位の生成と増加はドレインオフセット層中の電界分布を変化させ、電界分布の変化がドレイン耐圧の経年変化を生じさせる。すなわち、トランジスタの耐圧に関する信頼性を劣化させるのである。
【００１３】
本発明は上記課題を解決するものであって、耐圧およびその信頼性が改善された、特に高電圧で駆動するトランジスタおよびそのトランジスタを含む半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するための本発明に係る第１の半導体装置は、一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する低不純物濃度ソース層および低不純物濃度ドレイン層と、前記低不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、前記低不純物濃度ソース層の表面部に形成され、前記低不純物濃度ソース層と同一導電型を有する高不純物濃度ソース層と、前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第１絶縁膜と、前記チャネル領域と前記高不純物濃度ソース層との間の、前記低不純物濃度ソース層上に形成された第２絶縁膜と、前記チャネル領域上に形成されたゲート絶縁膜と、前記第１絶縁膜上、前記ゲート絶縁膜上および前記第２絶縁膜上に跨って形成されたゲート電極と、前記ゲート電極の表面に形成された表面絶縁膜と、前記第１絶縁膜上の前記ゲート電極と隣接する領域に、少なくとも一部が前記表面絶縁膜と接する状態で形成された、導電体からなる第１導電性プレートとを備える。
【００１５】
上記課題を解決するための本発明に係る第２の半導体装置は、一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する高不純物濃度ソース層および低不純物濃度ドレイン層と、前記高不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第１絶縁膜と、前記チャネル領域上に形成されたゲート絶縁膜と、前記高不純物濃度ソース層の端部上、前記ゲート絶縁膜上および前記第２絶縁膜上に跨って形成されたゲート電極と、前記ゲート電極の表面に形成された表面絶縁膜と、前記第１絶縁膜上の、前記ゲート電極と隣接する領域に、少なくとも一部が前記表面絶縁膜と接する状態で形成された、導電体からなる第１導電性プレートとを備える。
【００１６】
上記第１および第２の半導体装置においては、望ましくは前記第１導電性プレートが電気的にフローティングとされる。
【００１７】
また、上記第１および第２の半導体装置の一形態においては、前記第１導電性プレートの上層に、層間絶縁膜を介して、前記第１導電性プレートの少なくとも一部と対向する状態で設けられた第３導電性プレートを有する。この第３導電性プレートはさらに電圧供給源に電気的に接続されることが望ましく、その場合、前記電圧供給源は接地電圧と前記半導体装置の駆動電源電圧との間の所定の電圧を供給するように設定することができる。
【００１８】
上記第１および第２の半導体装置の他の一形態では、前記第１導電性プレートは電圧供給源に電気的に接続される。この場合、第１の半導体装置において、前記電圧供給源は、前記高不純物濃度ドレイン層に与えられる電位と、前記ゲート電極の電位との中間の所定電位を生ずるように設定されることが望ましい。
【００１９】
第１の半導体装置のさらに他の一形態においては、前記第２絶縁膜上の、前記ゲート電極と隣接する領域に、少なくとも一部が前記表面絶縁膜と接する状態で形成された、導電体からなる第２導電性プレートをさらに備える。この場合、望ましくは第２導電性プレートは電気的にフローティングとされる。また、第１導電体プレートと第２導電体プレートとを電気的に分離し、それぞれに独立した電圧供給源を電気的に接続することもできる。
【００２０】
前記第１導電性プレートおよび第２導電性プレートのそれぞれに電圧供給源が接続される場合、第１導電性プレートに接続する電圧供給源は、前記高不純物濃度ドレイン層と前記ゲート電極の電位の差が前記高不純物濃度ソース層と前記ゲート電極の電位の差より大きいとき、前記ドレイン層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定され、第２導電性プレートに接続する電圧供給源は、前記高不純物濃度ソース層と前記ゲート電極の電位の差が前記高不純物濃度ドレイン層と前記ゲート電極の電位の差より大きいとき、前記ソース層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定されることが望ましい。
【発明の効果】
【００２１】
本発明に係る半導体装置は、少なくともチャネル領域と高不純物濃度ドレイン層との間の、低不純物濃度ドレイン層上に形成された第１絶縁膜上に、ゲート電極と隣接する状態で設けられた第１導電性プレートを備えている。第１導電性プレートは、少なくとも一部がゲート電極の表面絶縁膜と接しており、一つの望ましい場合には、第１導電性プレートが電気的にフローティングとされる。このような第１導電性プレートは、ゲート電極に容量結合し、半導体装置の動作中にゲート電極電位と高不純物濃度ドレイン層の電位の中間電位に自動的に設定される。この状態にある第１導電性プレートによって、高不純物濃度ドレイン層に高電圧が印加されても特に第１絶縁膜下面近傍の低不純物濃度ドレイン層部分の電界集中が緩和され、半導体装置の耐圧が向上する。また耐圧の経時変動が抑制されて耐圧信頼性が向上する。
【００２２】
また、ソース層側の第２絶縁膜上にも、少なくとも一部がゲート電極の表面絶縁膜と接する状態で第２導電性プレートが設けられる場合は、ドレイン層側と同様にソース層側の耐圧およびその信頼性も向上する。
【００２３】
また、本発明に係る他の形態の半導体装置は、電気的にフローティングの第１導電性プレートや第２導電性プレートに代えて、ゲート電極電位と高不純物濃度ドレイン層など高電圧が印加される側の電位の中間の適切な電位を生ずる電圧供給源に接続された第１導電性プレートや第２導電性プレートを備える。このような第１導電性プレートや第２導電性プレートによっても半導体装置の耐圧およびその信頼性が向上する。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態における半導体装置を示す断面図
【図２】本発明の第１の実施形態における導体装置を示す平面レイアウト図
【図３】本発明の第１の実施形態における半導体装置の他の例を示す平面レイアウト図
【図４】本発明の第１の実施形態における半導体装置に生じる等電位線分布を示す図
【図５】ゲート電極に隣接する導電性プレートをもたない半導体装置に生じる等電位線分布を示す図
【図６】本発明の第２の実施形態における半導体装置を示す断面図
【図７】本発明の第２の実施形態における半導体装置を示す平面レイアウト図
【図８】本発明の第２の実施形態における半導体装置の容量結合を示す説明図
【図９】本発明の第３の実施形態における半導体装置を示す断面図
【図１０】本発明の第３の実施形態における半導体装置を示す平面レイアウト図
【図１１】従来の半導体装置を示す断面図
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態について図面を参照しながら説明する。以下の実施形態において説明する半導体装置は、電源電圧十数Ｖから２５０Ｖ程度で駆動する横型でかつＭＯＳ型のトランジスタであり、最初に述べた中耐圧ないしは高耐圧トランジスタに対応する。しかしながら、構造の面からは実質的に高耐圧トランジスタというべきデバイスであるから、以下の説明では中耐圧、高耐圧をまとめて高耐圧トランジスタという。
【００２６】
（第１の実施形態）
図１は、本発明の第１の実施形態おける半導体装置である、高耐圧ＭＯＳ型トランジスタ（Ｐチャネル型）の一例を示す断面図である。また、図２は、図１に示す高耐圧ＭＯＳ型トランジスタの平面レイアウトを示す図である。この高耐圧ＭＯＳ型トランジスタは特に駆動電圧が２０Ｖから１００Ｖ程度の場合に好適なものである。なお、図１に示す断面図は、図２におけるＡ−Ａ線に沿う断面である。
【００２７】
図１において、例えば単結晶シリコンからなるＰ型半導体基板１に低不純物濃度（１０16ｃｍ-3のオーダー）のＮ型のウェル２が形成されている。ウェル２は半導体基板１への不純物熱拡散によって形成可能である。あるいは、半導体基板１上に成長させたＮ型エピタキシャル層としてウェル２を形成することもできる。また、半導体基板１自体をＮ型としてもよい。このようなウェル２自体、ウェル２が形成されるエピタキシャル層および半導体基板１自体をまとめて半導体層とする。これは、以下のすべての実施形態においても適用される。
【００２８】
ウェル２内には、互いに離間して低不純物濃度（１×１０17ｃｍ-3程度）のＰ型ソース層３と低不純物濃度（１×１０17ｃｍ-3程度）のＰ型ドレイン層４が形成されている。これら低不純物濃度ソース層３およびドレイン層４はそれぞれソースオフセット層、ドレインオフセット層と呼ばれる不純物層であり、高耐圧ＭＯＳ型トランジスタのドリフト領域として働き、それぞれソース耐圧、ドレイン耐圧を確保する。以下では、低不純物濃度ソース層３およびドレイン層４を、それぞれ、ソースオフセット層３、ドレインオフセット層４という。
【００２９】
また、図１において、ソースオフセット層３の表面の一部から外部にあるウェル２の表面にわたる領域、およびドレインオフセット層４の表面の一部から外部にあるウェル２の表面にわたる領域は、ＬＯＣＯＳ法で形成された例えば膜厚約４００ｎｍの素子分離絶縁膜７に被覆されている。また、ソースオフセット層３およびドレインオフセット層４の表面には、それらに挟まれるトランジスタのチャネル領域を囲むように、厚いオフセット絶縁膜８が設けられて当該チャネル領域を区画する。また、オフセット絶縁膜８のチャネル側端部はソースオフセット層３およびドレインオフセット層４の端部とほぼ一致している。チャネル長は例えば約４μｍである。オフセット絶縁膜８は素子分離絶縁膜７と同時にＬＯＣＯＳ法で形成され、その膜厚は約４００ｎｍである。また、オフセット絶縁膜８のチャネル長方向の長さはソースオフセット層３上およびドレインオフセット層４上共に例えば約４μｍである。なお、以下では、適宜、オフセット絶縁膜８のうち、ドレインオフセット層４上に形成された部分（第１絶縁膜）をドレイン側オフセット絶縁膜８ａという。また、オフセット絶縁膜８のうち、ソースオフセット層３上に形成された部分（第２絶縁膜）をソース側オフセット絶縁膜８ｂという。
【００３０】
オフセット絶縁膜８によって区画されたウェル２のチャネル領域上には膜厚約１５０ｎｍのゲート絶縁膜９が形成され、当該ゲート絶縁膜９上にゲート電極１０が形成されている。ゲート電極１０は、例えば、膜厚が約３００ｎｍのＮ型ポリシリコン膜からなり、ゲート絶縁膜９上からその両側のオフセット絶縁膜８上にかけて延在する。
【００３１】
ドレイン側オフセット絶縁膜８ａ上の、ゲート電極１０と隣接する領域には、導電体からなる第１導電性プレート１１ａが設けられている。第１導電性プレート１１ａは、例えば、膜厚が約３００ｎｍのＮ型またはＰ型のポリシリコン膜からなり、ゲート電極１０の形成工程とは別の工程で形成される。例えば、図１に示す高耐圧ＭＯＳ型トランジスタのゲート電極形成工程とは別の工程でゲート電極が形成されるＭＯＳ型トランジスタ（例えば、低電圧駆動ＭＯＳ型トランジスタ）が、図１に示す高耐圧ＭＯＳ型トランジスタと同一の基板上に混載される場合には、当該ＭＯＳ型トランジスタのゲート電極形成と同一の工程において、第１導電性プレート１１ａを形成することができる。
【００３２】
第１導電性プレート１１ａは、その一部がゲート電極１０の表面に形成された表面絶縁膜２０と接し、かつ表面絶縁膜２０の一部を被覆している。本実施形態では、特に、第１導電性プレート１１ａの一部をゲート電極１０上にオーバーラップさせた構造を採用している。表面絶縁膜２０は、ゲート電極１０と第１導電性プレート１１ａとを電気的に分離可能であればゲート電極１０の一部に設けられていてもよいが、図１の例では、ゲート電極１０の表面全体を被覆する表面絶縁膜２０を設けている。特に限定されないが、ここでは、Ｎ型ポリシリコン膜からなるゲート電極１０を形成した後、ゲート電極１０の表面を熱酸化法により酸化することでシリコン酸化膜からなる絶縁膜を形成するとともに、必要に応じて、さらに絶縁膜を堆積することで表面絶縁膜２０を形成している。堆積する絶縁膜は特に限定されないが、例えば、ＴＥＯＳ（tetra ethyl ortho silicate）膜、シリコン窒化膜、シリコン酸窒化膜を使用することができる。
【００３３】
また、ソース側オフセット絶縁膜８ｂ上の、ゲート電極１０と隣接する領域には、導電体からなる第２導電性プレート１１ｂが設けられている。第１導電性プレートと同様に、第２導電性プレート１１ｂは、例えば、Ｎ型またはＰ型のポリシリコン膜で形成することができる。第２導電性プレート１１ｂは、その一部がゲート電極１０の表面に形成された表面絶縁膜２０と接し、かつ表面絶縁膜２０の一部を被覆している。本実施形態では、第２導電性プレート１１ｂの一部をゲート電極１０上にオーバーラップさせた構造を採用している。本実施形態では、第１導電性プレート１１ａおよび第２導電性プレート１１ｂは、同一の工程において同時に形成される。なお、後述するように、この高耐圧ＭＯＳ型トランジスタでは、第１導電性プレート１１ａと第２導電性プレート１１ｂとは電気的に接続されている。以下、第１導電性プレート１１ａと第２導電性プレート１１ｂとを区別しない場合は、単に、導電性プレート１１という。なお、導電性プレート１１は、電気的にフローティングの状態にある。
【００３４】
ソースオフセット層３内の表面部にはソース層５が形成され、またドレインオフセット層４内の表面部にはドレイン層６が形成されている。これらソース層５およびドレイン層６は、例えばゲート電極１０および導電性プレート１１の形成後、素子分離絶縁膜７とオフセット絶縁膜８をマスクとし、イオン注入などで不純物導入することによって同時に形成される。ソース層５およびドレイン層６はＰ型の高不純物濃度を有し、濃度は例えば約１×１０20ｃｍ-3である。
【００３５】
素子分離絶縁膜７、オフセット絶縁膜８、ゲート電極１０および導電性プレート１１を含む全面をシリコン酸化膜からなる層間絶縁膜１２が被覆し、ソース層５上およびドレイン層６上の層間絶縁膜１２の部分にコンタクトホール１３が開口されている。さらに、コンタクトホール１３上には、例えば、Ｔｉ／ＴｉＮバリアメタル膜とＡｌ合金膜の積層膜からなる配線１４、１５が形成される。配線１４はソース層５に、配線１５はドレイン層６にそれぞれ電気的に接続されている。
【００３６】
次に、本発明の第１の実施形態における半導体装置の平面パターンレイアウト、すなわち平面視における構造の例を図２を参照して説明する。半導体基板１あるいはＮ型ウェル２（図示省略）の表面は素子分離絶縁膜７で被覆されており、所定の箇所にソース層５（図１参照）のためのソース層開口領域１７、ドレイン層６（図１参照）のためのドレイン層開口領域１８およびチャネル領域区画開口領域１９が設けられている。そして、ドレイン層開口領域１８とチャネル領域区画開口領域１９の間の両者が対向する部分、およびソース層開口領域１７とチャネル領域区画開口領域１９の間の両者が対向する部分も実質的に素子分離絶縁膜７で構成されるが、この部分がドレイン側オフセット絶縁膜８ａおよびソース側オフセット絶縁膜８ｂ（図１参照）に対応する。
【００３７】
ソース層開口領域１７およびドレイン層開口領域１８上に複数のコンタクトホール１３が形成され、その上にそれぞれ配線１４、配線１５が形成されている。ゲート電極１０はチャネル領域区画開口領域１９を完全に被覆するとともに、素子分離絶縁膜７（オフセット絶縁膜８）にオーバーラップしている。チャネル幅方向の、ゲート電極１０の長さは、例えば数十μｍである。ゲート電極１０は、表面絶縁膜２０および層間絶縁膜１２（図１参照）に開口されたコンタクトホール１３を通じて配線１６と電気的に接続されている。図２の例では、導電性プレート１１は、配線１６の直下を除くゲート電極１０の外縁部と、例えば、０．１μｍから０．５μｍの幅の重なりを有し、ゲート電極１０を取り囲む状態で配置されている。また、導電性プレート１１は、半導体装置を構成する他の部分（例えば配線など）とも電気的に接続されない。また、導電性プレート１１は図２に示すように、ソース層５に対する配線１４およびドレイン層６に対する配線１５それぞれとチャネル長方向に距離Ｓ1、Ｓ2をもって離間しており、その値は共に１μｍ以上である。なお、配線１６の直下に導電性プレート１１を配置することも可能である。
【００３８】
図１および図２に示す高耐圧ＭＯＳ型トランジスタにおいては、ソース層５、ソースオフセット層３、ドレイン層６、ドレインオフセット層４、ソース層開口領域１７、ドレイン層開口領域１８の名称を固定して説明している。しかしながら、この高耐圧ＭＯＳ型トランジスタは、高耐圧半導体回路中において、動作中のある期間に例えばソース層５に接地電圧のような低電圧が印加されてドレイン層６に高電圧が印加されるが、他の期間には逆にソース層５に高電圧が印加されてドレイン層６に低電圧が印加されるような回路素子として設計されている。このため、ソース側とドレイン側の役目を入れ替えても実質的に同一の特性が得られるように、ゲート電極１０の中心を通りチャネル幅方向（図２における縦方向）に延びる直線に関して線対称のパターン配置となるように、ゲート電極１０、導電性プレート１１、オフセット絶縁膜８など、すべてのトランジスタ構成要素が形成されている。
【００３９】
なお、ゲート電極１０はチャネル領域の電流を制御するだけである。したがって、ソース側とドレイン側の入れ替わりがあってもゲート電極１０に与えられる電圧はその入れ替わりに対して原則的には独立である。Ｐチャネル型の場合、ゲート電圧はソース層としての役割を果たす不純物層に印加される電圧に対して、数Ｖ（例えば５Ｖ）程度の負電圧とする場合と高電位差（例えば、２０〜１００Ｖ程度）の負電圧とする場合との両方のケースがあり得る。
【００４０】
ここで、用語について定義する。「電位」は、ウェル２のような半導体層に外部から与えられる設定電位（半導体層の電位という。）を基準とした電位である。「高電圧」は、半導体層とゲート電極間の電位差よりも大きい電位差を意味する。「高電位」は、半導体層とゲート電極間の電位差より大きい電位差（高電圧）が印加されるときの、前記半導体層の電位を基準とした電位の絶対値を意味する。したがって、例えば、半導体層の電位が接地電位のとき、負の高電圧が印加される箇所の電位も高電位という。このような定義は、本発明に関する説明すべてにわたって適用される。
【００４１】
本実施形態における半導体装置は、上述したように、オフセット絶縁膜８上の、ゲート電極１０と隣接する領域に、ゲート電極１０と所定のオーバーラップ幅で重なりを有するとともに電気的にフローティング状態にある導電性プレート１１を備えており、この導電性プレート１１の作用によって半導体装置の耐圧が改善される。
【００４２】
なお、図１および図２に示すＰチャネル高耐圧ＭＯＳ型トランジスタのような半導体装置の耐圧値は以下の方法によって得られる。第１の方法では、ウェル２、ソース層５およびゲート電極１０を接地電位にし、配線１５を介してドレイン層６に負の電圧を印加して次第にその電圧の絶対値を上昇させていき、ドレイン層６との境界を含むドレインオフセット層４内で降伏現象を起こし始める電圧を測定する。第２の方法では、ドレイン層６を接地電位にし、ウェル２、ソース層５およびゲート電極１０に正の電圧を印加して次第に電圧を上昇させていき、ドレイン層６との境界を含むドレインオフセット層４内で降伏現象を起こし始める電圧を測定する。この第２の方法は第１の方法と等価である。
【００４３】
図５は、本実施形態によるＭＯＳ型トランジスタにおいて、導電性プレート１１を除去したトランジスタのドレインオフセット層４内に生ずる電位分布図であり、等電位線ｐを点線で示している。トランジスタの各部は、上述した第１の方法による電圧にバイアスされているものとする。
【００４４】
図５に示すように、ドレイン層６が高電位に設定された場合、ドレインオフセット層４内の電位は、チャネル領域の方向に向かって次第に低下する。このトランジスタの場合、ドレインオフセット層４のドレイン層６に近い部分のオフセット絶縁膜８底面近傍領域では横方向への電圧値の減少は比較的緩やかである。しかしながら、ドレインオフセット層４のゲート電極１０の端部直下部分のオフセット絶縁膜８底面近傍領域で電圧値の横方向への減少割合が大きく、電界集中が起こっている。これによりこの部分で降伏を起こす確率が大きく、トランジスタとしての耐圧が低下し易い。
【００４５】
一方、図４は、本実施形態によるＭＯＳ型トランジスタにおいて、ドレインオフセット層４内に生ずる電位分布図であり、図５と同じく等電位線ｐを点線で示している。また、トランジスタの各部は上述した第１の方法による電圧にバイアスされているものとする。
【００４６】
ドレイン層６が高電位とされ、ソース層５とゲート電極１０間の電位差よりドレイン層６とゲート電極１０間の電位差の方が著しく大きい条件下にあるとき、ゲート電極１０と導電性プレート１１との強い容量結合によって導電性プレート１１が自動的に、ゲート電極１０の接地電位と配線１５またはドレイン層６に設定された負の高電位の中間電位に設定される。これはゲート電極１０と導電性プレート１１とが表面絶縁膜２０を介して対向しており、この間の結合容量が比較的大きいことと、導電性プレート１１が電気的にフローティングであることに基づく。
【００４７】
また、図４に示すようにドレインオフセット層４のドレイン層６に近い部分のオフセット絶縁膜８底面近傍領域においては、導電性プレート１１（第１導電性プレート１１ａ）が存在することによってドレイン層６からチャネル領域方向に向かう電圧降下は緩やかではないが、導電性プレート１１の電位がゲート電極１０の接地電位よりはかなり高い中間電位を保持しているのでドレイン層６と導電性プレート１１との電位差は大きくなく、電界集中は小さいといえる。一方、ドレインオフセット層４のゲート電極１０の端部直下部分のオフセット絶縁膜８底面近傍領域では、導電性プレート１１が中間電位であることにより、図５の場合より低電位とすることができる。この結果、図４に示すようにゲート電極１０の直下に位置するドレインオフセット層４ではチャネル長方向の電位勾配や電界集中が緩和され、ゲート電極１０の端部に起因する電界集中が抑制される。
【００４８】
このようにして高耐圧ＭＯＳ型トランジスタとしての耐圧が向上する。このことは高耐圧半導体回路中の一素子として本発明に係るトランジスタが動作中、例えば、ドレイン層に高電圧が印加されていてトランジスタがオフ状態にあるときに流れるオフリーク電流が低減することを意味する。また高電界に起因するインパクトイオン化を通じてエネルギーを得たキャリアがオフセット絶縁膜へ注入され、界面準位となってドレインオフセット層内の電位分布を経時的に変化させ、耐圧を変動させることがなくなり、ドレイン耐圧などの信頼性が向上する。
【００４９】
図１および図２に示したゲート電極１０と導電性プレート１１の配置は一例であり、図示の配置に限らず、ゲート電極１０のオフセット絶縁膜８上におけるチャネル長方向の端部位置、ゲート電極１０と導電性プレート１１とのオーバーラップ幅、表面絶縁膜２０の膜厚、第１導電性プレート１１ａのドレイン層６と対向する端部のドレイン側オフセット絶縁膜８ａ上の位置などは必要に応じて調整することができる。このような調整によってドレインオフセット層４内の電位分布を適切に変化させ、電界強度を最小に抑制することが可能である。
【００５０】
高耐圧ＭＯＳ型トランジスタでは、オン抵抗を低減して特性を向上させるためにドレインオフセット層４の不純物濃度を増加させることが望ましい（同時にソースオフセット層３の不純物濃度も増加する。）。しかしながら、ドレインオフセット層４の不純物濃度を高くした場合、特にドレインオフセット層４のチャネル領域に近い部分のドレイン側オフセット絶縁膜８ａ底面領域で電界強度が最大となる傾向がある。本発明によれば、図４に示したように、特にドレインオフセット層４のチャネル領域に近い部分で電界集中が緩和されるのでドレインオフセット層４の不純物濃度を増加させることができる余裕が生じるという利点も得られる。なお、本実施形態によるトランジスタはゲート電極の中心に関して左右対称な形状を有するので、ソース層とドレイン層の役割を入れ替え、印加する電圧を交換して駆動させても効果には変化がない。
【００５１】
図２では、導電性プレート１１がゲート電極１０を、配線１６が設置される領域を除いて概ね取り囲むようなパターンを有する場合を示した。図３は、別の平面パターンを有する導電性プレートを備えた高耐圧ＭＯＳ型トランジスタを示す平面レイアウト図である。このトランジスタのチャネル長方向（図３の横方向）の断面構造は図１と同じであり、導電性プレートの平面パターンだけが異なる。この例では、第１導電性プレート１１ａと第２導電性プレート１１ｂとが電気的に分離されている。各導電性プレート１１ａ、１１ｂとゲート電極１０との重なりなどの配置、寸法は、図１および図２におけるトランジスタと同等に設定される。また、第１導電性プレート１１ａ、第２導電性プレート１１ｂは電気的にフローティングである。
【００５２】
図２に示すトランジスタが有する導電性プレート１１はゲート電極１０の周囲を取り囲む一体物として形成されるため、導電性プレート１１とゲート電極１０との間の容量結合を強めることができる。しかしながら、ゲート電極１０とドレイン層６との間に位置する領域において導電性プレート１１（第１導電性プレート１１ａ）に自動的に設定された上記中間電位はゲート電極１０とソース層５との間に位置する領域の導電性プレート１１（第２導電性プレート１１ｂ）の部分にも設定されることになる。そうするとこの設定電位がソースオフセット層３内部の電位分布にも影響を及ぼす可能性がある。
【００５３】
これに対し、図３に示す構造を採用すると、トランジスタの動作中、第１導電性プレート１１ａは、例えば、容量結合によりゲート電極１０とドレイン層６の電位の中間電位に設定される一方、第２導電性プレート１１ｂは、ほぼ接地電位に設定される。したがって、図３に示す構造を採用した場合、第１導電性プレート１１ａに設定される中間電位がソースオフセット層３内部の電位分布に与える影響をなくすことができる。なお、第１導電性プレート１１ａと第２導電性プレート１１ｂとは、互いの容量結合を回避するためにゲート電極１０のチャネル幅方向の端部に隣接する部分において、図３にＳ3で示す相当の距離、例えば１μｍ以上離間しておくことが望ましい。
【００５４】
（第２の実施形態）
図６は、本発明の第２の実施形態における半導体装置である、高耐圧ＭＯＳ型トランジスタ（Ｐチャネル型）の一例を示す断面図である。また、図７は、図６に示す高耐圧ＭＯＳ型トランジスタの平面レイアウトを示す図である。なお、図６に示す断面図は、図７におけるＢ−Ｏ−Ｃ線に沿う断面である。すなわち、図６に表示した点線より左の部分Ｂ−ＯはＭＯＳ型トランジスタのチャネル幅方向の断面であり、点線より右の部分Ｏ−Ｃはチャネル長方向の断面である。
【００５５】
図６において、例えば単結晶シリコンからなるＰ型半導体基板２１に低不純物濃度（１０16ｃｍ-3のオーダー）のＮ型のウェル２２が形成されている。ウェル２２は第１の実施形態と同様にして形成される。
【００５６】
まず、チャネル長方向、すなわちＯ−Ｃ間の断面について説明する。ウェル２２内には、Ｐ型の低不純物濃度（１×１０17ｃｍ-3程度）を有するドレイン層２３が形成され、高耐圧ＭＯＳ型トランジスタのＰ型ドレインオフセット層となっている（以下、ドレイン層２３をドレインオフセット層２３という。）。ドレインオフセット層２３上の一部から右外側のウェル２２の表面はＬＯＣＯＳ法で形成された例えば膜厚約４００ｎｍの素子分離絶縁膜２５に被覆されている。また、図１において、ドレインオフセット層２３の左側部分の上には素子分離絶縁膜２５と同時にＬＯＣＯＳ法で形成された厚いオフセット絶縁膜２６（ドレイン側オフセット絶縁膜２６ａ）が設けられており、例えばその膜厚は約４００ｎｍ、チャネル長方向の長さは約４μｍに設定されている。ドレインオフセット層２３内の表面部にはさらにＰ型の高不純物濃度（約１×１０20ｃｍ-3）を有するドレイン層２４が形成されている。
【００５７】
一方、トランジスタのチャネル領域となるウェル２２の表面上にはオフセット絶縁膜２６に接して例えば膜厚約１５０ｎｍのゲート絶縁膜２７が形成され、当該ゲート絶縁膜２７上にゲート電極２８が形成されている。ゲート電極２８は、例えば、膜厚が約３００ｎｍのＮ型ポリシリコン膜からなり、ゲート絶縁膜２７上からオフセット絶縁膜２６上に延在してゲート電極２８が形成されている。当該ゲート電極２８には、第１の実施形態のトランジスタと同様、ゲート電極２８の表面全体を被覆する表面絶縁膜４０が設けられている。
【００５８】
なお、図６にはトランジスタのソース部分を表示していないが、実際には本トランジスタも、チャネル長方向に、第１の実施形態に係る高耐圧ＭＯＳ型トランジスタ（図１参照）と同様の断面構造を有している。すなわち、ゲート電極２８直下のチャネル領域を挟んでドレインオフセット層２３、ドレイン層２４およびオフセット絶縁膜２６（ドレイン側オフセット絶縁膜２６ａ）と反対側に、それらに対応したＰ型の低不純物濃度ソースオフセット層、Ｐ型の高不純物濃度ソース層およびソースオフセット層上に形成されたオフセット絶縁膜（ソース側オフセット絶縁膜２６ｂ）が存在する。なお、以下では、ドレイン側オフセット絶縁膜２６ａおよびソース側オフセット絶縁膜２６ｂを区別しない場合、適宜、オフセット絶縁膜２６と呼称する。
【００５９】
また、チャネル長方向と垂直なチャネル幅方向、すなわちＢ−Ｏ間の断面に示すように、ウェル２２の表面上にゲート絶縁膜２７に隣接して素子分離絶縁膜２５が形成されている。そして、ゲート絶縁膜２７上から素子分離絶縁膜２５上まで延在してゲート電極２８が位置している。
【００６０】
以上に説明したＢ−Ｏ、Ｏ−Ｃ断面の結合構造から理解できるように、素子分離絶縁膜２５およびオフセット絶縁膜２６はトランジスタのチャネル領域を取り囲むことによってチャネル領域を区画している。チャネル長は、例えば約４μｍである。また、オフセット絶縁膜２６のチャネル側端部はドレインオフセット層２３の端部とほぼ一致している。
【００６１】
また、第１の実施形態と同様に、ドレイン側オフセット絶縁膜２６ａ上の、ゲート電極２８と隣接する領域に、導電体からなる第１導電性プレート２９ａが設けられている。また、ソース側オフセット絶縁膜２６ｂ上の、ゲート電極２８と隣接する領域に、導電体からなる第２導電性プレート２９ｂが設けられている（図７参照）。第１導電性プレート２９ａおよび第２導電性プレート２９ｂは、その一部がゲート電極２８の表面に形成された表面絶縁膜４０と接し、かつ表面絶縁膜２０の一部を被覆している。本実施形態では、第１導電性プレート２９ａの一部および第２導電性プレート２９ｂの一部がゲート電極２８上にオーバーラップしている。後述するように、この高耐圧ＭＯＳ型トランジスタでは、第１導電性プレート２９ａと第２導電性プレート２９ｂとは電気的に接続されている。以下、第１導電性プレート２９ａと第２導電性プレート２９ｂとを区別しない場合は、単に、導電性プレート２９という。
【００６２】
導電性プレート２９は、ゲート電極２８の外縁部と、例えば、０．１μｍから０．５μｍの幅の重なりを有し、ゲート電極２８を取り囲む状態で配置されている。また、導電性プレート２９は、半導体装置を構成する他の部分（例えば配線など）とも電気的に接続されない。また、本実施形態の場合、導電性プレート２９のチャネル幅方向の長さは第１の実施形態のそれより大幅に大きく設定されている。
【００６３】
素子分離絶縁膜２５、オフセット絶縁膜２６、ゲート電極２８および導電性プレート２９を含む全面をシリコン酸化膜からなる層間絶縁膜３０が被覆し、ドレイン層２４上の層間絶縁膜３０の部分にコンタクトホール３１が開口されている。さらに、コンタクトホール３１上には、例えば、Ｔｉ／ＴｉＮバリアメタル膜とＡｌ合金膜の積層膜からなる配線３３が形成されドレイン層２４に電気的に接続されている。さらに、層間絶縁膜３０上には、導電性プレート２９の、ゲート電極２８とチャネル方向に隣接する部分に対向するように面積の大きい第３導電性プレート３５が設けられている。第３導電性プレート３５は配線３３と同時に形成できる。この場合、配線３３は、Ｔｉ／ＴｉＮバリアメタル膜とＡｌ合金膜の積層膜からなる。
【００６４】
次に、本実施形態における半導体装置の平面パターンレイアウト、すなわち平面視における構造の例を図７を参照して説明する。半導体基板２１あるいはＮ型ウェル２２（図示省略）の表面は素子分離絶縁膜２５で被覆され、所定の箇所に上に述べた高不純物濃度のソース層のためのソース層開口領域３６、ドレイン層２４（図６参照）のためのドレイン層開口領域３７およびチャネル領域区画開口領域３８が設けられている。そして、ドレイン層開口領域３７とチャネル領域区画開口領域３８間で両者が対向する部分、およびソース層開口領域３６とチャネル領域区画開口領域３８間で両者が対向する部分も実質的に素子分離絶縁膜２５となっているが、この部分はドレイン側オフセット絶縁膜２６ａおよびソース側オフセット絶縁膜２６ｂ（図６参照）に対応する。
【００６５】
素子分離絶縁膜２５はこのような開口領域３６、３７、３８を有するので、上記高不純物濃度のソース層およびドレイン層２４は、例えばゲート電極２８および導電性プレート２９の形成後に、素子分離絶縁膜２５とオフセット絶縁膜２６をマスクとし、イオン注入などで不純物導入することによって同時に形成される。
【００６６】
ソース層開口領域３６およびドレイン層開口領域３７上に複数のコンタクトホール３１が形成され、その上にそれぞれ配線３２、配線３３が形成されている。また、導電性プレート２９は、図７に示すようにソース層に対する配線３２およびドレイン層２４に対する配線３３それぞれとチャネル長方向に距離Ｓ4、Ｓ5をもって離間しており、その値は共に１μｍ以上である。
【００６７】
ゲート電極２８はチャネル領域区画開口領域３８を完全に被覆するとともに、素子分離絶縁膜２５（オフセット絶縁膜２６）にオーバーラップしている。チャネル幅方向の、ゲート電極２８の長さは、例えば数十μｍである。ゲート電極２８は、表面絶縁膜４０および層間絶縁膜３０（図６参照）に開口されたコンタクトホール３１を通じて配線３４と電気的に接続されている。図７の例では、導電性プレート２９は、配線３４の直下を除くゲート電極２８の外縁部と重なりを有している。
【００６８】
さらに、第３導電性プレート３５は導電性プレート２９と大きい面積で重なり合い、層間絶縁膜３０を介して対向するように設けられている。このために導電性プレート２９の、ゲート電極２８とチャネル方向に隣接する部分はゲート電極２８から当該方向に大きく突出するパターンに形成され、それに対応して第３導電性プレート３５の面積も大きく形成されている。また、第３導電性プレート３５は、図示していないが例えば外部電源に接続されており、あるいはトランジスタが半導体回路の一素子として設けられているときは当該トランジスタの電源ライン、接地電圧からトランジスタの駆動電源電圧間の任意の電圧を発生する基準電圧発生回路、接地ラインなど適切な電圧供給源に接続されている。
【００６９】
本実施形態による高耐圧ＭＯＳ型トランジスタは、導電性プレート２９および第３導電性プレート３５を除き、第１の実施形態による高耐圧ＭＯＳ型トランジスタと断面構造、平面パターンレイアウト、各層の不純物濃度などについてはほぼ同一である。またこのトランジスタは第１の実施形態とほぼ同一のバイアス条件で駆動し、ドレイン側とソース側の役目を入れ替えて駆動が可能であるように設計されている。
【００７０】
本実施形態による高耐圧ＭＯＳ型トランジスタは、第３導電性プレート３５と、層間絶縁膜３０を介して第３導電性プレート３５と対向する部分を有する導電性プレート２９とを備える点で第１の実施形態で説明した高耐圧ＭＯＳ型トランジスタと相違する。これら導電性プレート２９および第３導電性プレート３５によって、第１の実施形態と同様にドレイン耐圧およびその信頼性を向上させることができる。
【００７１】
図８は、図６および図７に示したトランジスタにおけるゲート電極２８、導電性プレート２９および第３導電性プレート３５間の容量結合状態を示す図である。電気的にフローティング状態の導電性プレート２９の電位Ｖ0は近似的に以下に示す式で表される。
【００７２】
【数１】
【００７３】
この式は、トランジスタが例えば第１の実施形態で述べた耐圧の第１の測定方法と同一のバイアス条件、すなわちウェル２２、ソース層およびゲート電極２８が接地電位に設定され、ドレイン層２４に負の高電圧が印加されてトランジスタが動作している場合にも適用できるので、以下この場合について説明する。
【００７４】
上記式において、Ｖ1：ゲート電極２８の電位、Ｖ2：ゲート電極２８の近傍でチャネル幅方向に延びる素子分離絶縁膜２５直下のウェル２２の電位、Ｖ3：トランジスタが動作中の場合は、ドレイン側オフセット絶縁膜２６ａ直下における、ドレインオフセット層２３の代表電圧およびソースオフセット層（図示していない）の代表電圧を考慮した有効電位、Ｖ4：第３導電性プレート３５の電位である。また、Ｃ1：ゲート電極２８と導電性プレート２９との表面絶縁膜４０を介した結合容量、Ｃ2：導電性プレート２９の一部と、ゲート電極２８の近傍でチャネル方向に延びる素子分離絶縁膜２５直下のウェル２２との間の容量、Ｃ3：導電性プレート２９と、ドレインオフセット層２３およびソースオフセット層との間の容量、Ｃ4：導電性プレート２９と第３導電性プレート３５間の結合容量である。
【００７５】
上記式から、第３導電性プレート３５への印加電圧あるいは設定電位と、導電性プレート２９および第３導電性プレート３５間の容量Ｃ4、すなわち両者のオーバーラップ対向面積とを変化させて導電性プレート２９の電位Ｖ0を調節できることが理解できる。その他の容量や電位、例えばＣ2、Ｃ3、Ｖ1、Ｖ2、Ｖ3もＶ0に寄与するがこれらはトランジスタに固定されたパラメータであり、故意に変更することが難しい。また、ゲート電極２８と導電性プレート２９間の容量Ｃ1は両者の対向面積や表面絶縁膜４０の膜厚の制限（対向面積はゲート電極２８のサイズに基づく上限があり、表面絶縁膜４０の膜厚は、ゲート電極２８と導電性プレート２９との間の耐圧を確保するための下限がある。）によりＣ1を過度に大きくできず、Ｖ0への寄与がある程度制限を受ける。
【００７６】
これに対して、第３導電性プレート３５および導電性プレート２９の、ゲート電極２８にチャネル方向に隣接する部分のパターン設計は比較的自由度が高い。したがって、Ｖ4として所望の電圧を選択するとともに導電性プレート２９および第３導電性プレート３５のオーバーラップ面積を大きく設定してＣ4による強い容量結合を作り、フローティングの導電性プレート２９の電位Ｖ0を、トランジスタの耐圧および信頼性をさらに向上できる適切な電位とすることが可能となる。この点で本実施形態は、第１の実施形態より耐圧とその信頼性向上効果を大きくできる利点を有する。また、本実施形態によるトランジスタが半導体集積回路装置の一素子である場合、Ｖ4専用の供給電圧発生回路や外部電源を用意せず、Ｖ4として当該集積回路の接地電位、電源電位、基準電圧発生回路から得られる電位を流用しても十分Ｖ0値を制御することができる。なお、本実施形態における第３導電性プレートを、図３に示す半導体装置の第１導電性プレート１１ａおよび第２導電性プレート１１ｂのそれぞれに、独立に適用することも可能である。また、図３に示す半導体装置の第１導電性プレート１１ａのみに第３導電性プレートを適用してもよい。
【００７７】
（第３の実施形態）
図９は、本発明の第３の実施形態における半導体装置である、高耐圧ＭＯＳ型トランジスタ（Ｐチャネル型）の一例を示す断面図である。また、図１０は、図９に示す高耐圧ＭＯＳ型トランジスタの平面レイアウトを示す図ある。この高耐圧ＭＯＳ型トランジスタは特に駆動電圧が２０Ｖ〜２００Ｖ程度の場合に好適なものである。図９に示す断面図は、図１０におけるＤ−Ｄ線に沿う断面である。
【００７８】
図９において、例えば単結晶シリコンからなるＰ型半導体基板４１に低不純物濃度（１０16ｃｍ-3のオーダー）のＮ型のウェル４２が形成されている。ウェル４２は第１の実施形態と同様にして形成される。
【００７９】
ウェル４２内の所定の領域には、高不純物濃度（濃度は例えば約１×１０20ｃｍ-3）のＰ型ソース層４３が形成されている。また、ソース層４３と離間して低不純物濃度（１×１０17ｃｍ-3程度）のドレイン層４４（以下、ドレインオフセット層４４という。）が形成され、ドレインオフセット層４４の領域に高不純物濃度（濃度は例えば約１×１０20ｃｍ-3）のＰ型ドレイン層４５が形成されている。
【００８０】
ソース層４３から外側のウェル４２の表面、およびドレインオフセット層４４の表面の一部から外側にあるウェル４２の表面は、ＬＯＣＯＳ法で形成された例えば膜厚約４００ｎｍの素子分離絶縁膜４６で被覆されている。また、ドレインオフセット層４４の表面には、ドレイン層４５の端部とトランジスタのチャネル領域の間に厚いオフセット絶縁膜４７が設けられている。オフセット絶縁膜４７のチャネル側端部は、ドレインオフセット層４４の端部およびドレイン層４５の端部とほぼ一致している。また、オフセット絶縁膜４７は素子分離絶縁膜４６と同時にＬＯＣＯＳ法で形成されるのでその膜厚は約４００ｎｍであり、そのチャネル長方向の長さは例えば約４μｍである。
【００８１】
オフセット絶縁膜４７に隣接してウェル４２のチャネル領域上には膜厚約１５０ｎｍのゲート絶縁膜４８が形成され、ゲート絶縁膜４８上からオフセット絶縁膜４７上に跨ってゲート電極４９が形成されている。ゲート電極４９は、例えばその膜厚が約３００ｎｍのＮ型ポリシリコン膜からなり、図では見えないがソース層４３の端部と微小な領域でオーバーラップするとともにオフセット絶縁膜４７上で終端する。当該ゲート電極４９には、第１の実施形態のトランジスタと同様、ゲート電極４９の表面全体を被覆する表面絶縁膜６０が設けられている。
【００８２】
また、第１の実施形態と同様に、オフセット絶縁膜４７上の、ゲート電極４９と隣接する領域に、導電体からなる第１導電性プレート５０が設けられている。第１導電性プレート５０は、その一部がゲート電極４９の表面に形成された表面絶縁膜６０と接し、かつ表面絶縁膜２０の一部を被覆している。本実施形態では、第１導電性プレート５０の一部がゲート電極４９上にオーバーラップしている。第１導電性プレート５０は、電気的にフローティングの状態にある。
【００８３】
上述したソース層４３およびドレイン層４５は素子分離絶縁膜４６、オフセット絶縁膜４７および上記ゲート電極４９をマスクとして例えばイオン注入などで同時に不純物導入することによって形成できる。素子分離絶縁膜４６、オフセット絶縁膜４７、ゲート電極４９および第１導電性プレート５０を含む全面をシリコン酸化膜からなる層間絶縁膜５１が被覆し、ソース層４３上およびドレイン層４５上の層間絶縁膜５１の部分にコンタクトホール５２が開口されている。さらに、コンタクトホール５２上には、例えば、Ｔｉ／ＴｉＮバリアメタル膜とＡｌ合金膜の積層膜からなる配線５３、５４が形成される。配線５３はソース層４３に、配線５４はドレイン層４５にそれぞれ電気的に接続されている。
【００８４】
次に、本発明の第３の実施形態における半導体装置の平面パターンレイアウト、すなわち平面視における構造の例を図１０を参照して説明する。半導体基板４１あるいはＮ型ウェル４２（図示省略）の表面は素子分離絶縁膜４６で被覆されており、所定の箇所にソース層４２（図９参照）とトランジスタのチャネル領域を区画するためのソース・チャネル領域区画開口領域５６、ドレイン層４５（図９参照）のためのドレイン層開口領域５７が設けられている。ドレイン層開口領域５７とソース・チャネル領域区画開口領域５６間で両者が対向する部分も実質的に素子分離絶縁膜４６となっているが、この部分はオフセット絶縁膜４７（図９参照）に対応する。
【００８５】
ソース・チャネル領域区画開口領域５６およびドレイン層開口領域５７上に複数のコンタクトホール５２が形成され、その上にそれぞれ配線５３、配線５４が形成されている。ゲート電極４９はソース・チャネル領域区画開口領域５６のチャネル領域を被覆するとともに、素子分離絶縁膜４６（オフセット絶縁膜４７）にオーバーラップしている。チャネル幅方向の、ゲート電極４９の長さは、例えば数十μｍである。ゲート電極４９は、表面絶縁膜６０および層間絶縁膜５１（図９参照）に開口されたコンタクトホール５２を通じて配線５５と電気的に接続されている。
【００８６】
図１０の例では、第１導電性プレート５０は、少なくともゲート電極４９のドレイン層開口領域５７側に、例えば、０．１μｍから０．５μｍの幅の重なりを有している。また、第１導電性プレート５０は、半導体装置を構成する他の部分（例えば配線など）とも電気的に接続されない。第１導電性プレート５０の長さはゲート電極４９のチャネル幅方向の長さと概ね同一である。また、図１０に示すように第１導電性プレート５０は、ドレイン層４５に対する配線５４とチャネル長方向に距離Ｓ6をもって離間しており、その値は１μｍ以上である。なお、第１導電性プレート５０はゲート電極４９との結合容量を増加させるために、ゲート電極４９のチャネル幅方向の端部とも、少なくとも部分的に重なるようなパターンに形成されていてもよい。
【００８７】
本実施形態による高耐圧ＭＯＳ型トランジスタは、以上に説明したように第１の実施形態による高耐圧ＭＯＳ型トランジスタにおいて、ソースオフセット層３が存在しない構造にしたデバイスである。そして、このトランジスタは単体素子であるか、半導体集積回路中の一素子であるかに関わらず、常時、例えばソース層４３に接地電位が与えられ、ドレイン層４５にパルス状の負の高電圧が印加されて動作するように設計されており、ソース層４３とドレイン層４５との間で印加電圧の入れ替えは行われない。ただし、ゲート電極４９に印加される電圧はＰチャネル型の場合、第１および第２の実施形態と同様ソース層４３に印加される電圧に対して数Ｖ（例えば５Ｖ）程度の負電圧とする場合と高電位差（例えば、２０〜１００Ｖ程度）の負電圧とする場合との両方のケースがあり得る。
【００８８】
本実施形態による半導体装置は、オフセット絶縁膜４７上の、ゲート電極４９と隣接する領域に、ゲート電極４９と所定のオーバーラップ幅で重なりを有するとともに電気的にフローティング状態にある第１導電性プレート５０を備えている。そのため、第１導電性プレート５０が、トランジスタの動作中にゲート電極４９の電位とドレイン層４５または配線５４の電位の中間電位に設定され、第１の実施形態と同様の効果を奏する。なお、本実施形態における半導体装置の第１導電性プレート５０の少なくとも一部に層間絶縁膜５１を介して第２の実施形態における第３導電性プレートを対向させた構造にしてもよい。
【００８９】
なお、上述した実施形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の技術的思想を逸脱しない範囲において、種々の変形および応用が可能である。例えば、上述の各実施形態では、各導電性プレートは電気的にフローティングに形成された。しかしながら、各導電性プレートには、ソース層およびドレイン層に与えられる電位のうち、ゲート電極の電位との差が大きい方の電位と、ゲート電極の電位との中間の所定の電位を直接与えるようにしてもよい。この場合、導電性プレートとゲート電極などとの容量結合なしで、導電性プレートの電位を外部電源や集積回路中に設けた基準電圧発生回路などを用いて自由に強制設定できる。したがって、ゲート電極端部直下の部分を含むオフセット絶縁膜底面近傍のドレインオフセット層（またはソースオフセット層）内の電界を最小にするような電位を、導電性プレートに設定すれば、ドレイン耐圧（ソース耐圧）およびその信頼性を最大に向上させることができる。
【００９０】
導電性プレートに所定の電位を設定する場合、第１の実施形態において図２に示した平面パターンレイアウトを有する半導体装置では、例えば、ゲート電極１０用のコンタクトホール１３とチャネル長方向に対向する導電性プレート１１上の位置にコンタクトホールを設け、導電性プレート１１に上記所定の電位を与える電圧供給源につながる配線を接続したパターンにできる。また、第３の実施形態に係る半導体装置に対しても第１導電性プレート５０上にコンタクトホールとそれを通じて当該第１導電性プレート５０に所定の電位を与える配線を設けることができる。
【００９１】
第１実施形態において図３に示した平面パターンレイアウトを有する半導体装置では、第１導電性プレート１１ａ上および第２導電性プレート１１ｂ上のそれぞれにコンタクトホールおよび配線を設け、それぞれの配線に独立した電圧供給源を接続し、独立に電位を設定できるようにする。半導体装置の動作中にソース層５（図１参照）とドレイン層６（図１参照）に印加される高電圧が既に述べたように時間的に交換されるので、ソース層５に高電圧が印加される期間（ソース層５とゲート電極１０間の電位差がドレイン層６とゲート電極１０の電位差より大きくなる期間）に同期して第２導電性プレート１１ｂにゲート電極１０とソース層５の電位の中間の所定電位を、またドレイン層６に高電圧が印加される期間（ドレイン層６とゲート電極１０間の電位差がソース層５とゲート電極１０の電位差より大きくなる期間）に同期して第１導電性プレート１１ａにゲート電極１０とドレイン層６の電位の中間の所定電位を印加する回路を追加して実現することができる。また、この半導体装置では、第１導電性プレート１１ａ、第２導電性プレート１１ｂの少なくとも一方に上記のような方法で所定電位を印加できるようにし、他方を電気的フローティングにしてもよい。
【００９２】
また、上記各実施形態では素子分離絶縁膜やオフセット絶縁膜としてＬＯＣＯＳ法で形成する絶縁膜を採用したが、半導体層に形成した溝にシリコン酸化膜を含む絶縁膜を埋め込んで形成したＳＴＩ（Shallow Trench Isolation）構造を採用してもよい。またゲート電極、導電性プレートには、ポリシリコン膜以外に基本的に導電性の材質であれば、ポリシリコン膜と高融点金属シリサイド膜との積層膜、アルミニウム、銅やそれらを含む膜を使用してもよい。さらに、上記各実施形態では、半導体装置としてＰチャネルのＭＯＳ型トランジスタを例示したが、本発明はウェルなどの半導体層、ソースオフセット層、ドレインオフセット層、ソース層、ドレイン層の導電型を反転させたＮチャネルＭＯＳ型トランジスタにも適用することができる。
【産業上の利用可能性】
【００９３】
本発明は十数Ｖから２５０Ｖ程度の電源電圧領域で動作する高耐圧半導体装置あるいは当該半導体装置を含む半導体集積回路に適用して有用なものである。
【符号の説明】
【００９４】
１、２１、４１ 半導体基板
２、２２、４２ ウェル
３ ソースオフセット層
４、２３、４４ ドレインオフセット層
５、４３ ソース層
６、２４、４５ ドレイン層
７、２５、４６ 素子分離絶縁膜
８、２６、４７ オフセット絶縁膜
８ａ、２６ａ ドレイン側オフセット絶縁膜
８ｂ、２６ｂ ソース側オフセット絶縁膜
９、２７、４８ ゲート絶縁膜
１０、２８、４９ ゲート電極
１１、２９ 導電性プレート
１１ａ、２９ａ、５０ 第１導電性プレート
１１ｂ、２９ｂ 第２導電性プレート
１２、３０、５１ 層間絶縁膜
１３、３１、５２ コンタクトホール
１４、１５、１６、３２、３３、３４、５３、５４、５５ 配線
１７、３６ ソース層開口領域
１８、３７、５７ ドレイン層開口領域
１９、３８ チャネル領域区画開口領域
２０、４０、６０ 表面絶縁膜
３５ 第３導電性プレート
５６ ソース・チャネル領域区画開口領域
【特許請求の範囲】
【請求項１】
一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する低不純物濃度ソース層および低不純物濃度ドレイン層と、
前記低不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、
前記低不純物濃度ソース層の表面部に形成され、前記低不純物濃度ソース層と同一導電型を有する高不純物濃度ソース層と、
前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、
前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第１絶縁膜と、
前記チャネル領域と前記高不純物濃度ソース層との間の、前記低不純物濃度ソース層上に形成された第２絶縁膜と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記第１絶縁膜上、前記ゲート絶縁膜上および前記第２絶縁膜上に跨って形成されたゲート電極と、
前記ゲート電極の表面に形成された表面絶縁膜と、
前記第１絶縁膜上の、前記ゲート電極と隣接する領域に、少なくとも一部が前記表面絶縁膜と接する状態で形成された、導電体からなる第１導電性プレートと、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１導電性プレートは電気的にフローティングである請求項１記載の半導体装置。
【請求項３】
前記第２絶縁膜上の、前記ゲート電極と隣接する領域に、少なくとも一部が前記表面絶縁膜と接する状態で形成された、導電体からなる第２導電性プレートをさらに備えた請求項１または２記載の半導体装置。
【請求項４】
前記第２導電性プレートは電気的にフローティングである請求項３記載の半導体装置。
【請求項５】
一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する高不純物濃度ソース層および低不純物濃度ドレイン層と、
前記高不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、
前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、
前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第１絶縁膜と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記高不純物濃度ソース層の端部上、前記ゲート絶縁膜上および前記第１絶縁膜上に跨って形成されたゲート電極と、
前記ゲート電極の表面に形成された表面絶縁膜と、
前記第１絶縁膜上の、前記ゲート電極と隣接する領域に、少なくとも一部が前記表面絶縁膜と接する状態で形成された、導電体からなる第１導電性プレートと、
を備えたことを特徴とする半導体装置。
【請求項６】
前記第１導電性プレートは電気的にフローティングである請求項５記載の半導体装置。
【請求項７】
前記第１導電性プレートの上層に、層間絶縁膜を介して、前記第１導電性プレートの少なくとも一部と対向する状態で設けられた第３導電性プレートをさらに備えた請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記第３導電性プレートが電圧供給源に電気的に接続された請求項７記載の半導体装置。
【請求項９】
前記電圧供給源は、接地電圧と前記半導体装置の駆動電源電圧との間の所定の電圧を供給する請求項８に記載の半導体装置。
【請求項１０】
前記第１導電性プレートは、電圧供給源に電気的に接続されていることを特徴とする請求項１または５に記載の半導体装置。
【請求項１１】
前記電圧供給源は、前記高不純物濃度ドレイン層に与えられる電位と、前記ゲート電極の電位との中間の所定電位を生ずるように設定された請求項１０に記載の半導体装置。
【請求項１２】
前記第１導電性プレートと前記第２導電性プレートとが電気的に分離され、それぞれが独立した電圧供給源に電気的に接続された請求項３記載の半導体装置。
【請求項１３】
前記第１導電性プレートに接続する前記電圧供給源は、前記高不純物濃度ドレイン層と前記ゲート電極の電位の差が前記高不純物濃度ソース層と前記ゲート電極の電位の差より大きいとき、前記ドレイン層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定され、前記第２導電性プレートに接続する前記電圧供給源は、前記高不純物濃度ソース層と前記ゲート電極の電位の差が前記高不純物濃度ドレイン層と前記ゲート電極の電位の差より大きいとき、前記ソース層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定された請求項１２に記載の半導体装置。
【請求項１】
一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する低不純物濃度ソース層および低不純物濃度ドレイン層と、
前記低不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、
前記低不純物濃度ソース層の表面部に形成され、前記低不純物濃度ソース層と同一導電型を有する高不純物濃度ソース層と、
前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、
前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第１絶縁膜と、
前記チャネル領域と前記高不純物濃度ソース層との間の、前記低不純物濃度ソース層上に形成された第２絶縁膜と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記第１絶縁膜上、前記ゲート絶縁膜上および前記第２絶縁膜上に跨って形成されたゲート電極と、
前記ゲート電極の表面に形成された表面絶縁膜と、
前記第１絶縁膜上の、前記ゲート電極と隣接する領域に、少なくとも一部が前記表面絶縁膜と接する状態で形成された、導電体からなる第１導電性プレートと、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１導電性プレートは電気的にフローティングである請求項１記載の半導体装置。
【請求項３】
前記第２絶縁膜上の、前記ゲート電極と隣接する領域に、少なくとも一部が前記表面絶縁膜と接する状態で形成された、導電体からなる第２導電性プレートをさらに備えた請求項１または２記載の半導体装置。
【請求項４】
前記第２導電性プレートは電気的にフローティングである請求項３記載の半導体装置。
【請求項５】
一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する高不純物濃度ソース層および低不純物濃度ドレイン層と、
前記高不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、
前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、
前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第１絶縁膜と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記高不純物濃度ソース層の端部上、前記ゲート絶縁膜上および前記第１絶縁膜上に跨って形成されたゲート電極と、
前記ゲート電極の表面に形成された表面絶縁膜と、
前記第１絶縁膜上の、前記ゲート電極と隣接する領域に、少なくとも一部が前記表面絶縁膜と接する状態で形成された、導電体からなる第１導電性プレートと、
を備えたことを特徴とする半導体装置。
【請求項６】
前記第１導電性プレートは電気的にフローティングである請求項５記載の半導体装置。
【請求項７】
前記第１導電性プレートの上層に、層間絶縁膜を介して、前記第１導電性プレートの少なくとも一部と対向する状態で設けられた第３導電性プレートをさらに備えた請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記第３導電性プレートが電圧供給源に電気的に接続された請求項７記載の半導体装置。
【請求項９】
前記電圧供給源は、接地電圧と前記半導体装置の駆動電源電圧との間の所定の電圧を供給する請求項８に記載の半導体装置。
【請求項１０】
前記第１導電性プレートは、電圧供給源に電気的に接続されていることを特徴とする請求項１または５に記載の半導体装置。
【請求項１１】
前記電圧供給源は、前記高不純物濃度ドレイン層に与えられる電位と、前記ゲート電極の電位との中間の所定電位を生ずるように設定された請求項１０に記載の半導体装置。
【請求項１２】
前記第１導電性プレートと前記第２導電性プレートとが電気的に分離され、それぞれが独立した電圧供給源に電気的に接続された請求項３記載の半導体装置。
【請求項１３】
前記第１導電性プレートに接続する前記電圧供給源は、前記高不純物濃度ドレイン層と前記ゲート電極の電位の差が前記高不純物濃度ソース層と前記ゲート電極の電位の差より大きいとき、前記ドレイン層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定され、前記第２導電性プレートに接続する前記電圧供給源は、前記高不純物濃度ソース層と前記ゲート電極の電位の差が前記高不純物濃度ドレイン層と前記ゲート電極の電位の差より大きいとき、前記ソース層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定された請求項１２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１７８４１１（Ｐ２０１２−１７８４１１Ａ）
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願番号】特願２０１１−３９８３３（Ｐ２０１１−３９８３３）
【出願日】平成２３年２月２５日（２０１１．２．２５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願日】平成２３年２月２５日（２０１１．２．２５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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