化合物半導体装置
【課題】高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現する。
【解決手段】化合物半導体装置を、キャリア走行層２及びキャリア供給層３を含む窒化物半導体積層構造４と、窒化物半導体積層構造の上方に設けられたソース電極５及びドレイン電極６と、窒化物半導体積層構造の上方のソース電極とドレイン電極との間に設けられたゲート電極７と、ゲート電極とドレイン電極との間に少なくとも一部が設けられたフィールドプレート８と、窒化物半導体積層構造の上方に形成された複数の絶縁膜９、１０とを備えるものとし、フィールドプレートとドレイン電極との間でゲート電極の近傍よりも複数の絶縁膜の界面の数を少なくする。
【解決手段】化合物半導体装置を、キャリア走行層２及びキャリア供給層３を含む窒化物半導体積層構造４と、窒化物半導体積層構造の上方に設けられたソース電極５及びドレイン電極６と、窒化物半導体積層構造の上方のソース電極とドレイン電極との間に設けられたゲート電極７と、ゲート電極とドレイン電極との間に少なくとも一部が設けられたフィールドプレート８と、窒化物半導体積層構造の上方に形成された複数の絶縁膜９、１０とを備えるものとし、フィールドプレートとドレイン電極との間でゲート電極の近傍よりも複数の絶縁膜の界面の数を少なくする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置に関する。
【背景技術】
【０００２】
従来から、化合物半導体積層構造上にソース電極、ドレイン電極及びゲート電極が形成された化合物半導体装置がある。
特に、ＧａＮ、ＡｌＮ、ＩｎＮやこれらの混晶に代表される窒化物半導体からなる半導体装置は、その優れた材料特性から高出力電子デバイスや短波長発光デバイスとして非常に注目を集めている。
【０００３】
高出力電子デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（ＨＥＭＴ；High Electron Mobility Transistor）の研究開発が進められており、高出力・高効率増幅器や大電力スイッチングデバイス等のアプリケーションが考えられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４１７９５３９号公報
【特許文献２】特開２００９−１８２０６９号公報
【特許文献３】特開２００２−３５９２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、電力デバイス応用においては、高い破壊耐圧、低いオン抵抗という２つの特性を両立させることが重要となる。
これを実現するための方法の一つとして、フィールドプレートを設けることが考えられる。これにより、ゲート電極の端部にかかる電界強度を緩和することができ、耐圧を向上させるとともに、電流コラプスを小さくすることができる。なお、電流コラプスは、高電圧動作時にオン抵抗が増加してドレイン電流が低減してしまう現象である。このため、フィールドプレートを設けることで、電流コラプスを小さくすることができ、即ち、オン抵抗を低くすることができるとともに、耐圧を向上させることができる。
【０００６】
また、フィールドプレートを用いたデバイスにおいて、さらに耐圧を向上させるために、ゲート電極又はフィールドプレートとドレイン電極との間隔を増大させることが考えられる。しかしながら、この間隔を増大させると、電流コラプスが大きくなり、オン抵抗が増加してしまう。
そこで、オン抵抗が増加しないようにしながら、耐圧を向上させて、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現したい。
【課題を解決するための手段】
【０００７】
このため、本化合物半導体装置は、キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造と、窒化物半導体積層構造の上方に設けられたソース電極及びドレイン電極と、窒化物半導体積層構造の上方のソース電極とドレイン電極との間に設けられたゲート電極と、ゲート電極とドレイン電極との間に少なくとも一部が設けられたフィールドプレートと、窒化物半導体積層構造の上方に形成された複数の絶縁膜とを備え、フィールドプレートとドレイン電極との間でゲート電極の近傍よりも複数の絶縁膜の界面の数が少なくなっていることを要件とする。
【０００８】
また、本化合物半導体装置は、キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造と、窒化物半導体積層構造の上方に設けられたソース電極及びドレイン電極と、窒化物半導体積層構造の上方のソース電極とドレイン電極との間に設けられたゲート電極と、ゲート電極とドレイン電極との間に少なくとも一部が設けられたフィールドプレートと、窒化物半導体積層構造の上方に形成された複数の絶縁膜とを備え、複数の絶縁膜のうち、フィールドプレートとドレイン電極との間に位置し、窒化物半導体積層構造に接する絶縁膜の膜厚が、フィールドプレートと窒化物半導体積層構造との間に位置する絶縁膜の総膜厚よりも厚くなっていることを要件とする。
【０００９】
また、本化合物半導体装置は、キャリア走行層、キャリア供給層、キャップ層を含む窒化物半導体積層構造と、窒化物半導体積層構造の上方に設けられたソース電極及びドレイン電極と、窒化物半導体積層構造の上方のソース電極とドレイン電極との間に設けられたゲート電極と、ゲート電極とドレイン電極との間に少なくとも一部が設けられたフィールドプレートと、窒化物半導体積層構造の上方に形成された複数の絶縁膜とを備え、フィールドプレートとドレイン電極との間でゲート電極の近傍よりもキャップ層の膜厚が薄くなっていることを要件とする。
【発明の効果】
【００１０】
したがって、本化合物半導体装置によれば、オン抵抗が増加しないようにしながら、耐圧を向上させることができ、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現することができるという利点がある。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態にかかる化合物半導体装置の構成を示す模式的断面図である。
【図２】（Ａ）〜（Ｄ）は、第１実施形態にかかる化合物半導体装置の製造方法を説明するための模式的断面図である。
【図３】（Ａ）〜（Ｃ）は、第１実施形態の変形例にかかる化合物半導体装置の構成を示す模式的断面図である。
【図４】（Ａ）〜（Ｄ）は、第１実施形態の変形例にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【図５】（Ａ）〜（Ｄ）は、第２実施形態にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【図６】（Ａ）〜（Ｄ）は、第３実施形態にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【図７】（Ａ）〜（Ｄ）は、第４実施形態にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【図８】（Ａ）〜（Ｄ）は、第５実施形態にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【図９】（Ａ）〜（Ｄ）は、第６実施形態にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【図１０】（Ａ）〜（Ｄ）は、第６実施形態の変形例にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【図１１】（Ａ）〜（Ｄ）は、第７実施形態にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【図１２】（Ａ）〜（Ｄ）は、第７実施形態の変形例にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【図１３】（Ａ）〜（Ｄ）は、第８実施形態にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【発明を実施するための形態】
【００１２】
以下、図面により、本実施形態にかかる化合物半導体装置について説明する。
［第１実施形態］
第１実施形態にかかる化合物半導体装置について、図１、図２を参照しながら説明する。
本実施形態にかかる化合物半導体装置は、ゲート絶縁膜を有するＭＩＳ（Metal Insulator Semiconductor）型トランジスタである。
【００１３】
ここでは、窒化物半導体を用いた電界効果トランジスタ、具体的には、窒化ガリウムを用いた高電子移動度トランジスタ（ＧａＮ−ＨＥＭＴ）を例に挙げて説明する。
本ＭＩＳ型ＧａＮ−ＨＥＭＴは、図１に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を備える。つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、最上層にＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を備える。なお、図１では、二次元電子ガス（２ＤＥＧ；Dimensional electron gas）を点線で示している。
【００１４】
なお、半絶縁性ＳｉＣ基板１を、ＳＩ（Semi-Insulating）−ＳｉＣ基板又は半導体基板という。また、ＧａＮ系半導体積層構造４を、窒化物半導体積層構造又は化合物半導体積層構造ともいう。また、ｉ−ＧａＮ電子走行層２を、キャリア走行層ともいう。また、ｎ−ＡｌＧａＮ電子供給層３を、キャリア供給層ともいう。
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、ＧａＮ系半導体積層構造４上に、互いに離れて設けられたソース電極５及びドレイン電極６を備える。
【００１５】
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、ＧａＮ系半導体積層構造４上のソース電極５とドレイン電極６との間に設けられたゲート電極７を備える。
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、ゲート電極７とドレイン電極６との間に設けられたフィールドプレート８を備える。ここでは、フィールドプレート８は、ゲート電極７及びドレイン電極６が延びる方向に沿って、これらの電極に平行に設けられている。なお、フィールドプレート８は、ゲート電極７とドレイン電極６との間に少なくとも一部が設けられていれば良い。例えば、フィールドプレート８は、ゲート電極７の上方まで延びていても良い。また、例えば、フィールドプレート８は、ゲート電極７に連なるひさし状になっていても良い。また、フィールドプレート８は、ソース電極５に接続されていても良いし、ゲート電極７に接続されていても良い。なお、フィールドプレート８を、フィールドプレート電極ともいう。
【００１６】
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、ＧａＮ系半導体積層構造４上に複数の絶縁膜９、１０を備える。ここでは、複数の絶縁膜として、ＧａＮ系半導体積層構造４とゲート電極７との間に設けられたゲート絶縁膜９と、表面を覆う保護絶縁膜１０とを備える。つまり、ＧａＮ系半導体積層構造４の表面は、２つの絶縁膜９、１０が積層された構造（絶縁膜積層構造）によって覆われている。
【００１７】
ここで、ゲート絶縁膜９は、ＧａＮ系半導体積層構造４の表面を覆っており、ゲート電極７の直下からソース電極５及びドレイン電極６まで延びている。ここでは、ゲート絶縁膜９は、例えばＡｌＯ膜（酸化アルミニウム膜）である。このため、ゲート電極７は、ＧａＮ系半導体積層構造４上にゲート絶縁膜９を介して設けられている。
また、保護絶縁膜１０は、ゲート電極７及びゲート絶縁膜９の表面を覆っており、ゲート電極７の上方からソース電極５及びドレイン電極６まで延びている。ここでは、保護絶縁膜１０は、例えばＳｉＮ膜（窒化シリコン膜）である。そして、保護絶縁膜１０上にフィールドプレート８が設けられている。つまり、フィールドプレート８は、ＧａＮ系半導体積層構造４上にゲート絶縁膜９及び保護絶縁膜１０を介して設けられている。なお、保護絶縁膜１０を、パッシベーション膜ともいう。
【００１８】
特に、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、さらに耐圧を向上させるために、ゲート電極７又はフィールドプレート８とドレイン電極６との間隔を大きくしている。
この場合、電流コラプスが大きくなり、オン抵抗が増加してしまうことになる。これは、フィールドプレート８とドレイン電極６との間にゲート絶縁膜９及び保護絶縁膜１０が延びており、高電圧動作時にこれらの異なる絶縁膜の界面（接合界面）で電子がトラップされてしまうことに起因していると考えられる。
【００１９】
そこで、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９、１０の界面の数が少なくなっている。なお、「複数の絶縁膜の界面の数が少なくなっている」とは、複数の絶縁膜の界面がない場合も含むものとする。これにより、高電圧動作時に複数の絶縁膜９、１０の界面で電子がトラップされてしまうのを抑制することができる。つまり、高電圧動作時に複数の絶縁膜９、１０の界面でのトラップ密度を減少させることができる。
【００２０】
ここでは、フィールドプレート８とドレイン電極６との間の一部の領域で、ＧａＮ系半導体積層構造４上にゲート絶縁膜９を設けないようにし、保護絶縁膜１０がＧａＮ系半導体積層構造４に接するようにしている。つまり、ゲート電極７の近傍では、ＧａＮ系半導体積層構造４上にゲート絶縁膜９と保護絶縁膜１０とからなる絶縁膜積層構造が設けられているのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、ＧａＮ系半導体積層構造４上に保護絶縁膜１０のみが設けられている。このため、ゲート電極７の近傍では、絶縁膜の界面があるのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、絶縁膜の界面がない。このように、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９、１０の界面の数が少なくなっている。この場合、保護絶縁膜１０は、フィールドプレート８とドレイン電極６との間でＧａＮ系半導体積層構造４に接し、ゲート電極７の近傍でゲート絶縁膜９に接することになる。
【００２１】
次に、本実施形態にかかるＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法について、図２を参照しながら説明する。
まず、図２（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ；Metal Organic Vapor Phase Epitaxy）法を用いて、ｉ−ＧａＮ電子走行層２、図示しないｉ−ＡｌＧａＮスペーサ層、ｎ−ＡｌＧａＮ電子供給層３を順次堆積させて、ＧａＮ系半導体積層構造４を形成する。
【００２２】
ここでは、ｉ−ＧａＮ電子走行層２の厚さは約３μｍである。また、ｉ−ＡｌＧａＮスペーサ層の厚さは、約５ｎｍである。また、ｎ−ＡｌＧａＮ電子供給層３は、厚さが約３０ｎｍであり、Ｓｉドーピング濃度が例えば約５×１０１８ｃｍ−３である。なお、ｉ−ＡｌＧａＮスペーサ層は必要に応じて設ければ良い。
次に、例えばＡＬＤ（Atomic Layer Deposition）法を用いて、ＧａＮ系半導体積層構造４の表面上、即ち、ｎ−ＡｌＧａＮ電子供給層３の表面上の全面に、ＡｌＯ膜（ゲート絶縁膜）９を形成する。
【００２３】
次に、例えばフォトリソグラフィ技術を用いて、ソース電極形成予定領域及びドレイン電極形成予定領域に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチング又はドライエッチングなどによって、ソース電極形成予定領域及びドレイン電極形成予定領域のＡｌＯ膜９を除去する。
続いて、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、ソース電極形成予定領域及びドレイン電極形成予定領域のそれぞれのｎ−ＡｌＧａＮ電子供給層３上に、例えばＴａ／Ａｌからなるソース電極５及びドレイン電極６を形成する。そして、熱処理を行なって、ソース電極５及びドレイン電極６のオーミック特性を確立する。
【００２４】
次に、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、ゲート電極形成予定領域のＡｌＯ膜９上に、例えばＮｉ／Ａｕからなるゲート電極７を形成する。ここでは、耐圧を向上させるために、ゲート電極７とドレイン電極６との間隔が大きくなるように、ゲート電極７を形成する。
次に、例えばフォトリソグラフィ技術を用いて、フィールドプレート形成予定領域とドレイン電極６との間の領域（ここでは一部の領域）に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチング又はドライエッチングなどによって、図２（Ｂ）に示すように、フィールドプレート形成予定領域とドレイン電極６との間の領域のＡｌＯ膜９を除去する。
【００２５】
続いて、図２（Ｃ）に示すように、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、全面にＳｉＮを堆積させてＳｉＮ膜（保護絶縁膜）１０を形成する。つまり、ゲート電極７、ＡｌＯ膜９及びＧａＮ系半導体積層構造４（即ち、ｎ−ＡｌＧａＮ電子供給層３）の表面を覆うようにＳｉＮ膜１０を形成する。これにより、ＧａＮ系半導体積層構造４の表面は、２つの絶縁膜９、１０が積層された絶縁膜積層構造によって覆われる。
【００２６】
その後、図２（Ｄ）に示すように、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。これにより、ＧａＮ系半導体積層構造４上にゲート絶縁膜９及び保護絶縁膜１０を介してフィールドプレート８が形成される。
特に、フィールドプレート８とドレイン電極６との間の一部の領域では、ＧａＮ系半導体積層構造４上にゲート絶縁膜としてのＡｌＯ膜９が設けられておらず、保護絶縁膜としてのＳｉＮ膜１０がＧａＮ系半導体積層構造４に接している。つまり、ゲート電極７の近傍では、ＧａＮ系半導体積層構造４上にＡｌＯ膜９とＳｉＮ膜１０とからなる絶縁膜積層構造が設けられているのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、ＧａＮ系半導体積層構造４上にＳｉＮ膜１０のみが設けられている。このため、ゲート電極７の近傍では、絶縁膜の界面があるのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、絶縁膜の界面がない。このように、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９、１０の界面の数が少なくなっている。これにより、高電圧動作時に複数の絶縁膜９、１０の界面で電子がトラップされてしまうのを抑制することができる。この場合、保護絶縁膜１０は、フィールドプレート８とドレイン電極６との間でＧａＮ系半導体積層構造４に接し、ゲート電極７の近傍でゲート絶縁膜９に接することになる。
【００２７】
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
したがって、本実施形態にかかる化合物半導体装置によれば、高電圧動作時に複数の絶縁膜９、１０の界面で電子がトラップされてしまうのを抑制することができるため、電流コラプスが大きくなり、オン抵抗が増加してしまうのを抑制することができる。つまり、オン抵抗が増加しないようにしながら、耐圧を向上させることができ、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現することができるという利点がある。このような特性を有する化合物半導体装置は、電力用スイッチングデバイス等に用いるのが好ましい。
【００２８】
なお、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜としているが、これらの絶縁膜の材料はこれに限られるものではない。例えば、これらの絶縁膜としては、Ｔａ、Ｔｉ、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒの酸化物、窒化物又は酸窒化物からなる絶縁膜を用いることができる。
また、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜として、ＧａＮ系半導体積層構造４上に設ける複数の絶縁膜を、異なる元素からなるものとしているが、これに限られるものではなく、同一の元素からなるものであっても良い。つまり、複数の絶縁膜が同一の元素からなる場合であっても、別の工程で形成されると、異なる元素からなる場合と同様に、複数の絶縁膜の間に界面ができる。このため、複数の絶縁膜が同一の元素からなる場合であっても、複数の絶縁膜の間に界面がある場合があり、このような場合にも、本発明を適用することができる。
【００２９】
また、上述の実施形態では、フィールドプレート８とドレイン電極６との間の一部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接するようにしているが、これに限られるものではなく、フィールドプレート８とドレイン電極６との間の少なくとも一部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接していれば良い。
例えば図３（Ａ）に示すように、フィールドプレート８とドレイン電極６との間の全部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接するようにしても良い。つまり、フィールドプレート８とドレイン電極６との間の全部の領域で、ゲート絶縁膜９を設けずに、保護絶縁膜１０のみによってＧａＮ系半導体積層構造４の表面が覆われるようにしても良い。この場合、ゲート絶縁膜９は、ゲート電極７の直下からフィールドプレート８の下方まで延びることになる。
【００３０】
また、例えば図３（Ｂ）、図３（Ｃ）に示すように、保護絶縁膜１０がＧａＮ系半導体積層構造４に接している領域、即ち、ゲート絶縁膜９が設けられていない領域が、フィールドプレート８とドレイン電極６との間の領域からフィールドプレート８の下方の領域まで延びていても良い。この場合、ゲート絶縁膜９は、図３（Ｂ）に示すように、ゲート電極７の直下からフィールドプレートの下方中間位置及びソース電極５まで延びるように設けても良いし、図３（Ｃ）に示すように、ゲート電極７の直下のみに設けても良い。この場合も、保護絶縁膜１０は、フィールドプレート８とドレイン電極６との間でＧａＮ系半導体積層構造４に接しており、ゲート電極７の近傍でゲート絶縁膜９に接していることになる。特に、図３（Ｃ）に示すように、フィールドプレート８とＧａＮ系半導体積層構造４との間に１つの絶縁膜１０だけを設けるようにすると、フィールドプレート８がＧａＮ系半導体積層構造４の表面に近くなる。このため、ゲート電極７の端部にかかる電界強度を緩和する効果が高くなり、より耐圧を向上させることが可能となる。
【００３１】
さらに、より耐圧を向上させるために、表面を覆う保護絶縁膜として、複数の保護絶縁膜を設けても良い。例えば図４（Ｄ）に示すように、複数の保護絶縁膜として、ゲート電極７の上面及び側面のみを覆うＡｌＯ膜１１、及び、ＡｌＯ膜１１及びＧａＮ系半導体積層構造４の表面を覆うＳｉＮ膜１０という２つの絶縁膜を設けるようにしても良い。この場合、ゲート絶縁膜としてのＡｌＯ膜９は、ゲート電極７の直下及びその近傍領域（周辺部）のみに設けるようにすれば良い。
【００３２】
このように構成されるＭＩＳ型ＧａＮ−ＨＥＭＴは、以下のようにして製造することができる。
つまり、まず、上述の実施形態の場合と同様に、図４（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２及びｎ−ＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を形成し、全面にＡｌＯ膜（ゲート絶縁膜）９を形成する。その後、上述の実施形態の場合と同様に、図４（Ｂ）に示すように、ソース電極５、ドレイン電極６、ゲート電極７を形成する。
【００３３】
次に、例えばＡＬＤ法を用いて、全面にＡｌＯ膜（保護絶縁膜）１１を形成する。つまり、ゲート電極７とＧａＮ系半導体積層構造４との間でゲート絶縁膜として機能するＡｌＯ膜９及びゲート電極７の表面を覆うように、ＡｌＯ膜１１を形成する。
次に、例えばフォトリソグラフィ技術を用いて、ゲート電極７の近傍領域以外の全ての領域に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチング又はドライエッチングなどによって、図４（Ｃ）に示すように、ゲート電極７の近傍領域以外の全ての領域のＡｌＯ膜９、１１を除去する。
【００３４】
続いて、上述の実施形態の場合と同様に、図４（Ｄ）に示すように、全面にＳｉＮ膜（保護絶縁膜）１０を形成する。つまり、ゲート電極７の表面を覆うＡｌＯ膜１１及びＧａＮ系半導体積層構造４（即ち、ｎ−ＡｌＧａＮ電子供給層３）の表面を覆うようにＳｉＮ膜１０を形成する。これにより、表面を覆う保護絶縁膜として、２つの保護絶縁膜１０、１１が形成される。
【００３５】
その後、上述の実施形態の場合と同様に、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。これにより、ＧａＮ系半導体積層構造４上にＳｉＮ膜１０を介してフィールドプレート８が形成される。
この場合、フィールドプレート８とドレイン電極６との間の領域（ここでは全部の領域）では、ＧａＮ系半導体積層構造４上にゲート絶縁膜としてのＡｌＯ膜９は設けられておらず、２つの保護絶縁膜のうち上側の保護絶縁膜としてのＳｉＮ膜１０がＧａＮ系半導体積層構造４に接している。一方、ゲート電極７の近傍では、２つの保護絶縁膜のうち下側の保護絶縁膜としてのＡｌＯ膜１１、及び、上側の保護絶縁膜としてのＳｉＮ膜１０が、ゲート絶縁膜としてのＡｌＯ膜９に接している。つまり、ゲート電極７の近傍では、ＧａＮ系半導体積層構造４上に絶縁膜積層構造が設けられているのに対し、フィールドプレート８とドレイン電極６との間の領域では、ＧａＮ系半導体積層構造４上に１つの絶縁膜１０だけが設けられている。このため、ゲート電極７の近傍では、絶縁膜の界面があるのに対し、フィールドプレート８とドレイン電極６との間の領域では、絶縁膜の界面がない。このように、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９、１０、１１の界面の数が少なくなっている。これにより、高電圧動作時に複数の絶縁膜９、１０、１１の界面で電子がトラップされてしまうのを抑制することができる。この場合、２つの保護絶縁膜に含まれる上側の保護絶縁膜１０は、フィールドプレート８とドレイン電極６との間でＧａＮ系半導体積層構造４に接し、ゲート電極７の近傍でゲート絶縁膜９に接することになる。
【００３６】
このようにして、上述のように構成されるＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
［第２実施形態］
第２実施形態にかかる化合物半導体装置について、図５を参照しながら説明する。
本実施形態にかかる化合物半導体装置は、上述の第１実施形態（図１参照）のものに対し、表面を覆う保護絶縁膜として、複数の保護絶縁膜を備える点が異なる。
【００３７】
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、図５（Ｄ）に示すように、保護絶縁膜として、複数の保護絶縁膜１０〜１２を備える。
ここでは、複数の保護絶縁膜として、ＡｌＯ膜１１、ＤＬＣ（Diamond Like Carbon）膜１２及びＳｉＮ膜１０という３つの絶縁膜が設けられている。つまり、ゲート絶縁膜としてのＡｌＯ膜９上に、保護絶縁膜としてのＡｌＯ膜１１、ＤＬＣ膜１２、ＳｉＮ膜１０が積層された構造になっている。これにより、耐圧を向上させることができる。特に、保護絶縁膜にＤＬＣ膜１２が含まれているため、より耐圧（絶縁耐圧）を向上させることが可能である。このため、ＧａＮ系半導体積層構造４の表面は、４つの絶縁膜９〜１２が積層された構造（絶縁膜積層構造）によって覆われている。なお、ＤＬＣ膜１２を、アモルファスカーボン膜又は炭素を主成分とするアモルファス膜ともいう。なお、図５では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。
【００３８】
この場合、３つの保護絶縁膜のうち下側のＡｌＯ膜１１は、ゲート電極７の上面及び側面、並びに、ゲート絶縁膜としてのＡｌＯ膜９の表面を覆うことになる。また、３つの保護絶縁膜のうち中間のＤＬＣ膜１２は、下側のＡｌＯ膜１１の表面を覆うことになる。また、３つの保護絶縁膜のうち上側のＳｉＮ膜１０は、中間のＤＬＣ膜１２及びＧａＮ系半導体積層構造４の表面を覆うことになる。
【００３９】
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、３つの保護絶縁膜のうち上側のＳｉＮ膜１０上にフィールドプレート８が設けられている。つまり、フィールドプレート８は、ＧａＮ系半導体積層構造４上にゲート絶縁膜９及び３つの保護絶縁膜１０〜１２を介して設けられている。
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、フィールドプレート８とドレイン電極６との間の一部の領域で、ＧａＮ系半導体積層構造４上に、ゲート絶縁膜としてのＡｌＯ膜９、３つの保護絶縁膜のうち中間のＤＬＣ膜１２及び下側のＡｌＯ膜１１を設けないようにし、３つの保護絶縁膜のうち上側のＳｉＮ膜１０がＧａＮ系半導体積層構造４に接するようにしている。つまり、ゲート電極７の近傍では、ＧａＮ系半導体積層構造４上にゲート絶縁膜９と３つの保護絶縁膜１０〜１２とからなる絶縁膜積層構造が設けられているのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、ＧａＮ系半導体積層構造４上に３つの保護絶縁膜のうち上側のＳｉＮ膜１０のみが設けられている。このため、ゲート電極７の近傍では、絶縁膜の界面があるのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、絶縁膜の界面がない。このように、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９〜１２の界面の数が少なくなっている。なお、「複数の絶縁膜の界面の数が少なくなっている」とは、複数の絶縁膜の界面がない場合も含むものとする。これにより、高電圧動作時に複数の絶縁膜９〜１２の界面で電子がトラップされてしまうのを抑制することができる。つまり、高電圧動作時に複数の絶縁膜９〜１２の界面でのトラップ密度を減少させることができる。この場合、複数の保護絶縁膜のうち最も上側のＳｉＮ膜１０は、フィールドプレート８とドレイン電極６との間でＧａＮ系半導体積層構造４に接し、複数の保護絶縁膜のうち最も下側のＡｌＯ膜１１は、ゲート電極７の近傍でゲート絶縁膜９に接することになる。
【００４０】
次に、本実施形態にかかるＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法について説明する。
まず、上述の第１実施形態の場合と同様に、図５（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２及びｎ−ＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を形成し、全面にＡｌＯ膜（ゲート絶縁膜）９を形成する。その後、上述の第１実施形態の場合と同様に、ソース電極５、ドレイン電極６、ゲート電極７を形成する。
【００４１】
次に、図５（Ｂ）に示すように、例えばＡＬＤ法を用いて、全面にＡｌＯ膜（保護絶縁膜）１１を形成する。つまり、ゲート電極７とＧａＮ系半導体積層構造４との間でゲート絶縁膜として機能するＡｌＯ膜９及びゲート電極７の表面を覆うように、ＡｌＯ膜１１を形成する。
次いで、例えばＦＣＡ（Filtered Cathodic Arc）法を用いて、全面にＤＬＣ膜（保護絶縁膜）１２を形成する。つまり、保護絶縁膜としてのＡｌＯ膜１１の表面を覆うように、ＤＬＣ膜１２を形成する。
【００４２】
次に、例えばフォトリソグラフィ技術を用いて、フィールドプレート形成予定領域とドレイン電極６との間の領域（ここでは一部の領域）に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチング、ドライエッチング又はイオンミリングなどによって、図５（Ｃ）に示すように、フィールドプレート形成予定領域とドレイン電極６との間の領域のＤＬＣ膜１２、ＡｌＯ膜１１、ＡｌＯ膜９を除去する。
【００４３】
続いて、上述の第１実施形態の場合と同様に、図５（Ｄ）に示すように、例えばプラズマＣＶＤ法を用いて、全面にＳｉＮ膜（保護絶縁膜）１０を形成する。つまり、ＤＬＣ膜１２及びＧａＮ系半導体積層構造４（即ち、ｎ−ＡｌＧａＮ電子供給層３）の表面を覆うようにＳｉＮ膜１０を形成する。これにより、ＧａＮ系半導体積層構造４の表面は、４つの絶縁膜９〜１２が積層された絶縁膜積層構造によって覆われる。
【００４４】
その後、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。これにより、ＧａＮ系半導体積層構造４上にゲート絶縁膜９及び３つの保護絶縁膜１０〜１２を介してフィールドプレート８が形成される。
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
【００４５】
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる化合物半導体装置によれば、高電圧動作時に複数の絶縁膜９〜１２の界面で電子がトラップされてしまうのを抑制することができるため、電流コラプスが大きくなり、オン抵抗が増加してしまうのを抑制することができる。つまり、オン抵抗が増加しないようにしながら、耐圧を向上させることができ、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現することができるという利点がある。
【００４６】
なお、上述の実施形態のものにおいて、上述の第１実施形態の変形例を適用することもできる。
つまり、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、下側の保護絶縁膜１１をＡｌＯ膜とし、上側の保護絶縁膜１０をＳｉＮ膜としているが、これらの絶縁膜の材料はこれに限られるものではない。例えば、これらの絶縁膜としては、Ｔａ、Ｔｉ、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒの酸化物、窒化物又は酸窒化物からなる絶縁膜を用いることができる。
【００４７】
また、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、下側の保護絶縁膜１１をＡｌＯ膜とし、上側の保護絶縁膜１０をＳｉＮ膜とし、これらの絶縁膜を、異なる元素からなるものとしているが、これに限られるものではなく、同一の元素からなるものであっても良い。
また、上述の実施形態では、フィールドプレート８とドレイン電極６との間の一部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接するようにしているが、これに限られるものではなく、フィールドプレート８とドレイン電極６との間の少なくとも一部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接していれば良い。つまり、例えば、フィールドプレート８とドレイン電極６との間の全部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接するようにしても良い。また、例えば、保護絶縁膜１０がＧａＮ系半導体積層構造４に接している領域、即ち、ゲート絶縁膜９が設けられていない領域が、フィールドプレート８とドレイン電極６との間の領域からフィールドプレート８の下方の領域まで延びていても良い。さらに、例えば、複数の保護絶縁膜のうち、最も下側の保護絶縁膜、又は、最も下側の保護絶縁膜及び中間の保護絶縁膜を、ゲート電極７の上面及び側面のみを覆うように設け、ゲート絶縁膜を、ゲート電極７の直下及びその近傍領域のみに設けるようにしても良い。
［第３実施形態］
第３実施形態にかかる化合物半導体装置について、図６を参照しながら説明する。
【００４８】
本実施形態にかかる化合物半導体装置は、上述の第２実施形態（図５参照）のものに対し、図６（Ｄ）に示すように、複数の保護絶縁膜のうち最も上側の保護絶縁膜１０が、フィールドプレート８とドレイン電極６との間でゲート絶縁膜９に接している点が異なる。なお、図６では、上述の第２実施形態（図５参照）と同一のものには同一の符号を付している。
【００４９】
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、フィールドプレート８とドレイン電極６との間の一部の領域で、ＧａＮ系半導体積層構造４上に、３つの保護絶縁膜のうち中間のＤＬＣ膜１２及び下側のＡｌＯ膜１１を設けないようにし、３つの保護絶縁膜のうち上側のＳｉＮ膜１０がゲート絶縁膜としてのＡｌＯ膜９の表面に接するようにしている。つまり、ゲート電極７の近傍では、ＧａＮ系半導体積層構造４上にゲート絶縁膜９と３つの保護絶縁膜１０〜１２とからなる絶縁膜積層構造が設けられているのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、ＧａＮ系半導体積層構造４上に、ゲート絶縁膜としてのＡｌＯ膜９及び３つの保護絶縁膜のうち上側のＳｉＮ膜１０のみが設けられている。このため、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９〜１２の界面の数が少なくなっている。これにより、高電圧動作時に複数の絶縁膜９〜１２の界面で電子がトラップされてしまうのを抑制することができる。この場合、複数の保護絶縁膜のうち最も上側のＳｉＮ膜１０は、フィールドプレート８とドレイン電極６との間でゲート絶縁膜９に接し、複数の保護絶縁膜のうち最も下側のＡｌＯ膜１１は、ゲート電極７の近傍でゲート絶縁膜９に接することになる。
【００５０】
次に、本実施形態にかかるＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法について説明する。
まず、上述の第２実施形態の場合と同様に、図６（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２及びｎ−ＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を形成し、全面にＡｌＯ膜（ゲート絶縁膜）９を形成する。その後、上述の第２実施形態の場合と同様に、ソース電極５、ドレイン電極６、ゲート電極７を形成する。
【００５１】
次に、上述の第２実施形態の場合と同様に、図６（Ｂ）に示すように、ＡｌＯ膜（保護絶縁膜）１１、ＤＬＣ膜（保護絶縁膜）１２を形成する。
次に、例えばフォトリソグラフィ技術を用いて、フィールドプレート形成予定領域とドレイン電極６との間の領域（ここでは一部の領域）に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチング、ドライエッチング又はイオンミリングなどによって、図６（Ｃ）に示すように、フィールドプレート形成予定領域とドレイン電極６との間の領域のＤＬＣ膜１２、ＡｌＯ膜１１を除去する。
【００５２】
この際、本実施形態では、ＧａＮ系半導体積層構造４の表面を覆っているゲート絶縁膜としてのＡｌＯ膜９を残すようにしているため、ＧａＮ系半導体積層構造４に対してダメージを与えないようにすることができる。なお、ここでは、ゲート絶縁膜としてのＡｌＯ膜９を厚さ方向で全部残すようにしているが、これに限られるものではなく、例えば厚さ方向で一部を残すようにしても良い。
【００５３】
続いて、上述の第２実施形態の場合と同様に、図６（Ｄ）に示すように、ＳｉＮ膜（保護絶縁膜）１０を形成する。つまり、ＤＬＣ膜１２及びゲート絶縁膜としてのＡｌＯ膜９の表面を覆うようにＳｉＮ膜１０を形成する。これにより、ＧａＮ系半導体積層構造４の表面は、４つの絶縁膜９〜１２が積層された絶縁膜積層構造によって覆われる。
その後、上述の第２実施形態の場合と同様に、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。これにより、ＧａＮ系半導体積層構造４上にゲート絶縁膜９及び３つの保護絶縁膜１０〜１２を介してフィールドプレート８が形成される。
【００５４】
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
なお、その他の詳細は、上述の第２実施形態の場合と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる化合物半導体装置によれば、高電圧動作時に複数の絶縁膜９〜１２の界面で電子がトラップされてしまうのを抑制することができるため、電流コラプスが大きくなり、オン抵抗が増加してしまうのを抑制することができる。つまり、オン抵抗が増加しないようにしながら、耐圧を向上させることができ、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現することができるという利点がある。
【００５５】
なお、上述の実施形態のものにおいて、上述の第２実施形態の場合と同様に、上述の第１実施形態の変形例を適用することもできる。
［第４実施形態］
第４実施形態にかかる化合物半導体装置について、図７を参照しながら説明する。
本実施形態にかかる化合物半導体装置は、上述の第１実施形態（図１参照）のものに対し、図７（Ｄ）に示すように、フィールドプレート８が、ゲート電極７と窒化物半導体積層構造４との間でゲート絶縁膜として機能するＡｌＯ膜９上に設けられている点が異なる。なお、図７では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。
【００５６】
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、ゲート絶縁膜としてのＡｌＯ膜９上に、ゲート電極７及びフィールドプレート８が設けられている。そして、ゲート電極７、フィールドプレート８、ゲート絶縁膜９及びＧａＮ系半導体積層構造４の表面が、保護絶縁膜としてのＳｉＮ膜１０によって覆われている。このため、フィールドプレート８は、ＧａＮ系半導体積層構造４上にゲート絶縁膜９を介して設けられている。この場合、フィールドプレート８とＧａＮ系半導体積層構造４との間に１つの絶縁膜９が設けられるだけになり、フィールドプレート８がＧａＮ系半導体積層構造４の表面に近くなる。このため、ゲート電極７の端部にかかる電界強度を緩和する効果が高くなり、より耐圧を向上させることが可能となる。
【００５７】
次に、本実施形態にかかるＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法について説明する。
まず、上述の第１実施形態の場合と同様に、図７（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２及びｎ−ＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を形成し、全面にＡｌＯ膜（ゲート絶縁膜）９を形成する。その後、上述の第１実施形態の場合と同様に、ソース電極５及びドレイン電極６を形成する。
【００５８】
次に、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、ゲート電極形成予定領域のＡｌＯ膜９上に、例えばＮｉ／Ａｕからなるゲート電極７を形成する。また、図７（Ｂ）に示すように、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、ゲート電極７とドレイン電極６との間のＡｌＯ膜９上にフィールドプレート８を形成する。これにより、ＧａＮ系半導体積層構造４上にゲート絶縁膜９を介してゲート電極７及びフィールドプレート８が形成される。なお、ゲート電極７とフィールドプレート８とが同時に形成するようにすれば、工程を減らすことができ、製造が容易になる。この場合、ゲート電極７とフィールドプレート８とは同一材料・同一構造になる。
【００５９】
次に、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィ技術を用いて、フィールドプレート８とドレイン電極６との間の領域（ここでは一部の領域）に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチング又はドライエッチングなどによって、図７（Ｃ）に示すように、フィールドプレート８とドレイン電極６との間の領域のＡｌＯ膜９を除去する。
【００６０】
続いて、上述の第１実施形態の場合と同様に、図７（Ｄ）に示すように、全面にＳｉＮ膜（保護絶縁膜）１０を形成する。つまり、ゲート電極７、フィールドプレート８、ＡｌＯ膜９及びＧａＮ系半導体積層構造４（即ち、ｎ−ＡｌＧａＮ電子供給層３）の表面を覆うようにＳｉＮ膜１０を形成する。
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
【００６１】
この場合、フィールドプレート８とドレイン電極６との間の一部の領域では、ＧａＮ系半導体積層構造４上にゲート絶縁膜としてのＡｌＯ膜９が設けられておらず、保護絶縁膜としてのＳｉＮ膜１０がＧａＮ系半導体積層構造４に接している。つまり、ゲート電極７の近傍では、ＧａＮ系半導体積層構造４上にＡｌＯ膜９とＳｉＮ膜１０とからなる絶縁膜積層構造が設けられているのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、ＧａＮ系半導体積層構造４上にＳｉＮ膜１０のみが設けられている。このため、ゲート電極７の近傍では、絶縁膜の界面があるのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、絶縁膜の界面がない。このように、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９、１０の界面の数が少なくなっている。これにより、高電圧動作時に複数の絶縁膜９、１０の界面で電子がトラップされてしまうのを抑制することができる。この場合、保護絶縁膜１０は、フィールドプレート８とドレイン電極６との間でＧａＮ系半導体積層構造４に接し、ゲート電極７の近傍でゲート絶縁膜９に接することになる。
【００６２】
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる化合物半導体装置によれば、高電圧動作時に複数の絶縁膜９、１０の界面で電子がトラップされてしまうのを抑制することができるため、電流コラプスが大きくなり、オン抵抗が増加してしまうのを抑制することができる。つまり、オン抵抗が増加しないようにしながら、耐圧を向上させることができ、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現することができるという利点がある。
【００６３】
なお、上述の実施形態のものにおいて、上述の第１実施形態の変形例を適用することもできる。
つまり、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜としているが、これらの絶縁膜の材料はこれに限られるものではない。例えば、これらの絶縁膜としては、Ｔａ、Ｔｉ、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒの酸化物、窒化物又は酸窒化物からなる絶縁膜を用いることができる。
【００６４】
また、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜として、ＧａＮ系半導体積層構造４上に設ける複数の絶縁膜を、異なる元素からなるものとしているが、これに限られるものではなく、同一の元素からなるものであっても良い。
また、上述の実施形態では、フィールドプレート８とドレイン電極６との間の一部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接するようにしているが、これに限られるものではない。フィールドプレート８とドレイン電極６との間の少なくとも一部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接していれば良く、例えば、フィールドプレート８とドレイン電極６との間の全部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接していても良い。また、例えば、複数の保護絶縁膜を設け、複数の保護絶縁膜のうち最も上側の保護絶縁膜以外の保護絶縁膜の少なくとも一つを、ゲート電極７の上面及び側面のみを覆うように設け、ゲート絶縁膜を、ゲート電極７の直下及びその近傍領域のみに設けるようにしても良い。
【００６５】
また、上述の実施形態では、上述の第１実施形態の変形例として説明しているが、これに限られるものではなく、例えば、上述の第２実施形態、第３実施形態の変形例として構成することもできる。
［第５実施形態］
第５実施形態にかかる化合物半導体装置について、図８を参照しながら説明する。
【００６６】
本実施形態にかかる化合物半導体装置は、上述の第１実施形態（図１参照）のものに対し、図８（Ｄ）に示すように、ゲートリセス１３が設けられている点が異なる。なお、図８では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、ゲート電極７の直下のＧａＮ系半導体積層構造４（ここではｎ−ＡｌＧａＮ電子供給層３）にゲートリセス（掘り込み構造）１３が設けられている。これにより、しきい値電圧を高くすることができる。
【００６７】
次に、本実施形態にかかるＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法について説明する。
まず、上述の第１実施形態の場合と同様に、図８（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２及びｎ−ＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を形成する。
次に、例えばフォトリソグラフィ技術を用いて、ゲートリセス形成予定領域に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えば塩素系ガスを用いたドライエッチングによって、ゲートリセス形成予定領域のｎ−ＡｌＧａＮ電子供給層３の一部を除去して、ゲートリセス１３を形成する。
【００６８】
なお、ここでは、ｎ−ＡｌＧａＮ電子供給層３の厚さ方向の一部を除去するようにしているが、これに限られるものではなく、ｎ−ＡｌＧａＮ電子供給層３の厚さ方向の全部を除去するようにしても良い。
次に、上述の第１実施形態の場合と同様に、図８（Ｂ）に示すように、全面にＡｌＯ膜（ゲート絶縁膜）９を形成した後、ソース電極５、ドレイン電極６、ゲート電極７を形成する。
【００６９】
その後、上述の第１実施形態の場合と同様に、図８（Ｃ）に示すように、フィールドプレート形成予定領域とドレイン電極６との間の領域（ここでは一部の領域）のＡｌＯ膜９を除去する。
そして、上述の第１実施形態の場合と同様に、図８（Ｄ）に示すように、全面にＳｉＮ膜（保護絶縁膜）１０を形成した後、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。
【００７０】
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる化合物半導体装置によれば、高電圧動作時に複数の絶縁膜９、１０の界面で電子がトラップされてしまうのを抑制することができるため、電流コラプスが大きくなり、オン抵抗が増加してしまうのを抑制することができる。つまり、オン抵抗が増加しないようにしながら、耐圧を向上させることができ、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現することができるという利点がある。
【００７１】
なお、上述の実施形態のものにおいて、上述の第１実施形態の変形例を適用することもできる。
つまり、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜としているが、これらの絶縁膜の材料はこれに限られるものではない。例えば、これらの絶縁膜としては、Ｔａ、Ｔｉ、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒの酸化物、窒化物又は酸窒化物からなる絶縁膜を用いることができる。
【００７２】
また、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜として、ＧａＮ系半導体積層構造４上に設ける複数の絶縁膜を、異なる元素からなるものとしているが、これに限られるものではなく、同一の元素からなるものであっても良い。
また、上述の実施形態では、フィールドプレート８とドレイン電極６との間の一部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接するようにしているが、これに限られるものではなく、フィールドプレート８とドレイン電極６との間の少なくとも一部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接していれば良い。つまり、例えば、フィールドプレート８とドレイン電極６との間の全部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接するようにしても良い。また、例えば、保護絶縁膜１０がＧａＮ系半導体積層構造４に接している領域、即ち、ゲート絶縁膜９が設けられていない領域が、フィールドプレート８とドレイン電極６との間の領域からフィールドプレート８の下方の領域まで延びていても良い。さらに、例えば、複数の保護絶縁膜を設け、複数の保護絶縁膜のうち最も上側の保護絶縁膜以外の保護絶縁膜の少なくとも一つを、ゲート電極７の上面及び側面のみを覆うように設け、ゲート絶縁膜を、ゲート電極７の直下及びその近傍領域のみに設けるようにしても良い。
【００７３】
また、上述の実施形態では、上述の第１実施形態の変形例として説明しているが、これに限られるものではなく、例えば、上述の第２実施形態、第３実施形態、第４実施形態の変形例として構成することもできる。
［第６実施形態］
第６実施形態にかかる化合物半導体装置について、図９を参照しながら説明する。
【００７４】
本実施形態にかかる化合物半導体装置は、上述の第１実施形態（図１参照）のものに対し、図９（Ｄ）に示すように、ＧａＮ系半導体積層構造４がキャップ層１４を備える点が異なる。なお、図９では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、ＧａＮ系半導体積層構造４が、さらにキャップ層１４を含む。ここでは、キャップ層１４は、電子供給層（キャリア供給層）３の上側に接しており、電子供給層３よりも格子定数の大きい半導体層である。そして、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなっている。なお、「キャップ層の膜厚が薄くなっている」とは、キャップ層１４の膜厚がゼロの場合、即ち、キャップ層１４がない場合も含むものとする。また、キャップ層１４を、半導体保護層ともいう。
【００７５】
ここでは、ＧａＮ系半導体積層構造４の最上層のｎ−ＡｌＧａＮ電子供給層３上に、キャップ層１４として単層のｎ−ＧａＮキャップ層１４Ａが設けられている。そして、ｎ−ＧａＮキャップ層１４Ａは、フィールドプレート８とドレイン電極６との間の一部の領域で除去されている。
このように、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、フィールドプレート８とドレイン電極６との間でＧａＮ系半導体積層構造４が掘り込み構造を有する。
【００７６】
このように、フィールドプレート８とドレイン電極６との間の領域で、ｎ−ＡｌＧａＮ電子供給層３よりも格子定数の大きいｎ−ＧａＮキャップ層１４Ａを除去することで、この領域の２ＤＥＧの濃度、即ち、キャリア濃度を増加させることができる。これにより、さらに電流コラプス現象を抑制することができる。
つまり、ｎ−ＧａＮキャップ層１４Ａが存在すると、ピエゾ分極によるマイナスの固定電荷の影響でバンドが持ち上がり、直下の２ＤＥＧの濃度、即ち、キャリア濃度が減少する。一方、半導体表面等にトラップされた電子に比べて２ＤＥＧの濃度が高いほど、電子トラップに起因した電流コラプス現象を抑制することができる。そこで、フィールドプレート８とドレイン電極６との間の領域でｎ−ＧａＮキャップ層１４Ａを除去し、この領域の２ＤＥＧの濃度を増加させることで、さらに電流コラプス現象を抑制するようにしている。
【００７７】
ここでは、フィールドプレート８とドレイン電極６との間の一部の領域で、ｎ−ＧａＮキャップ層１４Ａ及びゲート絶縁膜９が設けられておらず、保護絶縁膜１０がＧａＮ系半導体積層構造４の表面に露出しているｎ−ＡｌＧａＮ電子供給層３に接している。つまり、ゲート電極７の近傍では、ＧａＮ系半導体積層構造４の表面に露出しているｎ−ＧａＮキャップ層１４Ａ上にゲート絶縁膜９と保護絶縁膜１０とからなる絶縁膜積層構造が設けられているのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、ＧａＮ系半導体積層構造４の表面に露出しているｎ−ＡｌＧａＮ電子供給層３上に保護絶縁膜１０のみが設けられている。このため、ゲート電極７の近傍では、絶縁膜の界面があるのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、絶縁膜の界面がない。このように、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９、１０の界面の数が少なくなっている。この場合、保護絶縁膜１０は、フィールドプレート８とドレイン電極６との間でＧａＮ系半導体積層構造４に接し、ゲート電極７の近傍でゲート絶縁膜９に接することになる。
【００７８】
次に、本実施形態にかかるＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法について説明する。
まず、上述の第１実施形態の場合と同様に、図９（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、例えばＭＯＶＰＥ法を用いて、ｉ−ＧａＮ電子走行層２、図示しないｉ−ＡｌＧａＮスペーサ層、ｎ−ＡｌＧａＮ電子供給層３を順次堆積させた後、さらに、ｎ−ＡｌＧａＮ電子供給層３上にｎ−ＧａＮキャップ層１４Ａ（１４）を堆積させて、ＧａＮ系半導体積層構造４を形成する。
【００７９】
ここでは、ｎ−ＧａＮキャップ層１４Ａは、厚さが約１０ｎｍであり、Ｓｉドーピング濃度が例えば約５×１０１８ｃｍ−３である。
このようにして、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３及びｎ−ＧａＮキャップ層１４Ａを含むＧａＮ系半導体積層構造４を形成する。
【００８０】
次に、上述の第１実施形態の場合と同様に、全面にＡｌＯ膜（ゲート絶縁膜）９を形成する。
次いで、上述の第１実施形態の場合と同様に、ソース電極形成予定領域及びドレイン電極形成予定領域に開口部を有するレジストマスク（図示せず）を形成する。
そして、このレジストマスクを用いて、例えばウェットエッチングや弗素系ガス及び塩素系ガスを用いたドライエッチングなどによって、ソース電極形成予定領域及びドレイン電極形成予定領域のＡｌＯ膜９及びｎ−ＧａＮキャップ層１４Ａを除去する。なお、ここでは、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で全部除去しているが、これに限られるものではなく、例えば、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で一部残しても良いし、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で全部除去し、さらにｎ−ＡｌＧａＮ電子供給層３を厚さ方向で一部除去しても良い。
【００８１】
続いて、上述の第１実施形態の場合と同様に、ソース電極５、ドレイン電極６、ゲート電極７を形成する。
次に、上述の第１実施形態の場合と同様に、フィールドプレート形成予定領域とドレイン電極との間の領域（ここでは一部の領域）に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチングや弗素系ガス及び塩素系ガスを用いたドライエッチングなどによって、図９（Ｂ）、図９（Ｃ）に示すように、フィールドプレート形成予定領域とドレイン電極６との間の領域のＡｌＯ膜９及びｎ−ＧａＮキャップ層１４Ａを除去する。なお、ここでは、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で全部除去しているが、これに限られるものではなく、例えば、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で一部残しても良いし、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で全部除去し、さらにｎ−ＡｌＧａＮ電子供給層３を厚さ方向で一部除去しても良い。
【００８２】
その後、上述の第１実施形態の場合と同様に、図９（Ｄ）に示すように、全面にＳｉＮ膜（保護絶縁膜）１０を形成した後、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
【００８３】
したがって、本実施形態にかかる化合物半導体装置によれば、高電圧動作時に複数の絶縁膜９、１０の界面で電子がトラップされてしまうのを抑制することができるため、電流コラプスが大きくなり、オン抵抗が増加してしまうのを抑制することができる。つまり、オン抵抗が増加しないようにしながら、耐圧を向上させることができ、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現することができるという利点がある。
【００８４】
なお、上述の実施形態のものにおいて、上述の第１実施形態の変形例を適用することもできる。
つまり、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜としているが、これらの絶縁膜の材料はこれに限られるものではない。例えば、これらの絶縁膜としては、Ｔａ、Ｔｉ、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒの酸化物、窒化物又は酸窒化物からなる絶縁膜を用いることができる。
【００８５】
また、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜として、ＧａＮ系半導体積層構造４上に設ける複数の絶縁膜を、異なる元素からなるものとしているが、これに限られるものではなく、同一の元素からなるものであっても良い。
また、上述の実施形態では、フィールドプレート８とドレイン電極６との間の一部の領域でｎ−ＧａＮキャップ層１４Ａを除去し、保護絶縁膜１０がＧａＮ系半導体積層構造４の表面、即ち、ｎ−ＡｌＧａＮ電子供給層３の表面に接するようにしているが、これに限られるものではなく、フィールドプレート８とドレイン電極６との間の少なくとも一部の領域でｎ−ＧａＮキャップ層１４Ａを除去し、保護絶縁膜１０がＧａＮ系半導体積層構造４の表面に接していれば良い。
【００８６】
例えば、フィールドプレート８とドレイン電極６との間の全部の領域でｎ−ＧａＮキャップ層１４Ａを除去し、保護絶縁膜１０がＧａＮ系半導体積層構造４の表面に接するようにしても良い。つまり、フィールドプレート８とドレイン電極６との間の全部の領域を、ｎ−ＧａＮキャップ層１４Ａが設けられていない領域とし、保護絶縁膜１０のみによってＧａＮ系半導体積層構造４の表面が覆われるようにしても良い。また、例えば、保護絶縁膜１０がＧａＮ系半導体積層構造４に接している領域、即ち、ｎ−ＧａＮキャップ層１４Ａ及びゲート絶縁膜９が設けられていない領域が、フィールドプレート８とドレイン電極６との間の領域からフィールドプレート８の下方の領域まで延びていても良い。さらに、例えば、複数の保護絶縁膜を設け、複数の保護絶縁膜のうち最も上側の保護絶縁膜以外の保護絶縁膜の少なくとも一つを、ゲート電極７の上面及び側面のみを覆うように設け、ゲート絶縁膜９を、ゲート電極７の直下及びその近傍領域のみに設けるようにしても良い。この場合、ｎ−ＧａＮキャップ層１４Ａは、ゲート電極７の直下及びその近傍領域のみに設けても良いし、フィールドプレート８とドレイン電極６との間の少なくとも一部の領域で除去されたものとしても良い。
【００８７】
また、上述の実施形態では、キャップ層１４として、単層のｎ−ＧａＮキャップ層１４Ａを設け、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４（１４Ａ）の膜厚が薄くなるようにしているが、これに限られるものではない。例えばＧａＮ系半導体層を積層させた多層構造のキャップ層１４を設け、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなるようにしても良い。
【００８８】
例えば図１０（Ｄ）に示すように、キャップ層として、ｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ、ｎ−ＧａＮキャップ層１４Ｄを順に積層した３層構造のキャップ層１４を設け、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなるようにしても良い。
ここでは、ＧａＮ系半導体積層構造４の最上層のｎ−ＡｌＧａＮ電子供給層３上に、キャップ層として、ｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ、ｎ−ＧａＮキャップ層１４Ｄを積層した３層構造のキャップ層１４が設けられている。そして、上側のｎ−ＧａＮキャップ層１４Ｄが、フィールドプレート８とドレイン電極６との間の一部の領域で除去されている。
【００８９】
また、ここでは、上側のキャップ層をＧａＮ層とし、中間のキャップ層をＡｌＮ層とすることで、上側のキャップ層を構成する半導体材料の格子定数が、中間のキャップ層を構成する半導体材料の格子定数よりも大きくなるようにしている。つまり、後述するように、フィールドプレート８とドレイン電極６との間の一部の領域で除去される上側のキャップ層の格子定数を、その下の除去されずに残る中間のキャップ層の格子定数よりも大きくしている。なお、中間のキャップ層、即ち、ｉ−ＡｌＮキャップ層１４Ｃを、第１半導体層といい、上側のキャップ層、即ち、ｎ−ＧａＮキャップ層１４Ｄを、第２半導体層ともいう。また、キャップ層は、第１半導体層と、第１半導体層の上側に接する第２半導体層とを含み、第２半導体層は、第１半導体層よりも格子定数が大きければ良い。
【００９０】
このように、フィールドプレート８とドレイン電極６との間の領域で、中間のｉ−ＡｌＮキャップ層１４Ｃよりも格子定数の大きい上側のｎ−ＧａＮキャップ層１４Ｄを除去することで、この領域の二次元電子ガス（２ＤＥＧ）の濃度、即ち、キャリア濃度を増加させることができる。これにより、さらに電流コラプス現象を抑制することができる。
つまり、上側のｎ−ＧａＮキャップ層１４Ｄが存在すると、ピエゾ分極によるマイナスの固定電荷の影響でバンドが持ち上がり、直下の２ＤＥＧの濃度、即ち、キャリア濃度が減少する。一方、半導体表面等にトラップされた電子に比べて２ＤＥＧの濃度が高いほど、電子トラップに起因した電流コラプス現象を抑制することができる。そこで、フィールドプレート８とドレイン電極６との間の領域で上側のｎ−ＧａＮキャップ層１４Ｄを除去し、この領域の２ＤＥＧの濃度を増加させることで、さらに電流コラプス現象を抑制するようにしている。
【００９１】
ここでは、フィールドプレート８とドレイン電極６との間の一部の領域で、ｎ−ＧａＮキャップ層１４Ｄ及びゲート絶縁膜９が設けられておらず、保護絶縁膜１０がＧａＮ系半導体積層構造４の表面に露出しているｉ−ＡｌＮキャップ層１４Ｃに接している。つまり、ゲート電極７の近傍では、ＧａＮ系半導体積層構造４の表面に露出しているｎ−ＧａＮキャップ層１４Ｄ上にゲート絶縁膜９と保護絶縁膜１０とからなる絶縁膜積層構造が設けられているのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、ＧａＮ系半導体積層構造４の表面に露出しているｉ−ＡｌＮキャップ層１４Ｃ上に保護絶縁膜１０のみが設けられている。このため、ゲート電極７の近傍では、絶縁膜の界面があるのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、絶縁膜の界面がない。このように、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９、１０の界面の数が少なくなっている。この場合、保護絶縁膜１０は、フィールドプレート８とドレイン電極６との間でＧａＮ系半導体積層構造４に接し、ゲート電極７の近傍でゲート絶縁膜９に接することになる。
【００９２】
なお、ここでは、上側のｎ−ＧａＮキャップ層１４Ｄは、フィールドプレート８とドレイン電極６との間で除去されているが、これに限られるものではなく、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも膜厚が薄くなっていれば良い。なお、「上側のｎ−ＧａＮキャップ層１４Ｄ（第２半導体層）の膜厚が薄くなっている」とは、上側のｎ−ＧａＮキャップ層１４Ｄ（第２半導体層）の膜厚がゼロの場合、即ち、キャップ層１４がない場合も含むものとする。
【００９３】
また、ここでは、フィールドプレート８とドレイン電極６との間で上側のｎ−ＧａＮキャップ層１４Ｄを除去することで、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなるようにしているが、これに限られるものではない。例えば、フィールドプレート８とドレイン電極６との間で３層構造のキャップ層１４を除去することで、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなるようにしても良い。つまり、ＧａＮ系半導体積層構造４の最上層のｎ−ＡｌＧａＮ電子供給層３上に、ｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ、ｎ−ＧａＮキャップ層１４Ｄを積層した３層構造のキャップ層１４を設け、キャップ層１４を、フィールドプレート８とドレイン電極６との間で除去するようにしても良い。この場合、上述の実施形態の場合と同様に、フィールドプレート８とドレイン電極６との間の領域で、ｎ−ＡｌＧａＮ電子供給層３の上側に接しており、ｎ−ＡｌＧａＮ電子供給層３よりも格子定数の大きいｎ−ＧａＮキャップ層１４Ｂが除去されるため、上述の実施形態の場合と同様の効果がある。なお、下側のキャップ層、即ち、ｎ−ＧａＮキャップ層１４Ｂを、第３半導体層ともいう。また、キャップ層は、第１半導体層と、第１半導体層の上側に接する第２半導体層と、電子供給層３（キャリア供給層）の上側に接する第３半導体層とを含み、第２半導体層は、第１半導体層よりも格子定数が大きく、第３半導体層は、電子供給層３よりも格子定数が大きければ良い。また、上述の実施形態の変形例の場合と同様に、フィールドプレート８とドレイン電極６との間の領域で、中間のｉ−ＡｌＮキャップ層１４Ｃよりも格子定数の大きい上側のｎ−ＧａＮキャップ層１４Ｄが除去されるため、上述の実施形態の変形例の場合と同様の効果がある。
【００９４】
ところで、上述のような３層構造のキャップ層１４を備えるＭＩＳ型ＧａＮ−ＨＥＭＴは、以下のようにして製造することができる。
つまり、まず、上述の実施形態の場合と同様に、図１０（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、図示しないｉ−ＡｌＧａＮスペーサ層、ｎ−ＡｌＧａＮ電子供給層３を順次堆積させた後、さらにｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ、ｎ−ＧａＮキャップ層１４Ｄを順次堆積させて、ＧａＮ系半導体積層構造４を形成する。
【００９５】
ここでは、ｎ−ＧａＮキャップ層１４Ｂは、厚さが約１０ｎｍであり、Ｓｉドーピング濃度が例えば約５×１０１８ｃｍ−３である。また、ｉ−ＡｌＮキャップ層１４Ｃの厚さは約２ｎｍである。また、ｎ−ＧａＮキャップ層１４Ｄは、厚さが約１０ｎｍであり、Ｓｉドーピング濃度が例えば約５×１０１８ｃｍ−３である。
このようにして、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３、ｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ及びｎ−ＧａＮキャップ層１４Ｄを含むＧａＮ系半導体積層構造４を形成する。
【００９６】
次に、上述の実施形態の場合と同様に、全面にＡｌＯ膜（ゲート絶縁膜）９を形成する。
次いで、上述の実施形態の場合と同様に、ソース電極形成予定領域及びドレイン電極形成予定領域に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチングや弗素系ガス及び塩素系ガスを用いたドライエッチングなどによって、ソース電極形成予定領域及びドレイン電極形成予定領域のＡｌＯ膜９、ｎ−ＧａＮキャップ層１４Ｄ、ｉ−ＡｌＮキャップ層１４Ｃ及びｎ−ＧａＮキャップ層１４Ｂを除去する。なお、ここでは、下側のｎ−ＧａＮキャップ層１４Ｂを厚さ方向で全部除去しているが、これに限られるものではなく、例えば、下側のｎ−ＧａＮキャップ層１４Ｂを厚さ方向で一部残しても良いし、下側のｎ−ＧａＮキャップ層１４Ｂを厚さ方向で全部除去し、さらにｎ−ＡｌＧａＮ電子供給層３を厚さ方向で一部除去しても良い。
【００９７】
続いて、上述の実施形態の場合と同様に、ソース電極５、ドレイン電極６、ゲート電極７を形成する。
次に、上述の実施形態の場合と同様に、フィールドプレート形成予定領域とドレイン電極６との間の領域（ここでは一部の領域）に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチングや弗素系ガス及び塩素系ガスを用いたドライエッチングなどによって、図１０（Ｂ）、図１０（Ｃ）に示すように、フィールドプレート形成予定領域とドレイン電極６との間の領域のＡｌＯ膜９及び上側のｎ−ＧａＮキャップ層１４Ｄを除去する。なお、ここでは、上側のｎ−ＧａＮキャップ層１４Ｄを厚さ方向で全部除去しているが、これに限られるものではなく、例えば、上側のｎ−ＧａＮキャップ層１４Ｄを厚さ方向で一部残しても良いし、上側のｎ−ＧａＮキャップ層１４Ｄを厚さ方向で全部除去し、さらにｉ−ＡｌＮキャップ層を厚さ方向で一部除去しても良い。
【００９８】
その後、上述の実施形態の場合と同様に、図１０（Ｄ）に示すように、全面にＳｉＮ膜（保護絶縁膜）１０を形成した後、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
また、上述の実施形態では、上述の第１実施形態の変形例として説明しているが、これに限られるものではなく、例えば、上述の第２実施形態、第３実施形態、第４実施形態、第５実施形態の変形例として構成することもできる。
［第７実施形態］
第７実施形態にかかる化合物半導体装置について、図１１を参照しながら説明する。
【００９９】
本実施形態にかかる化合物半導体装置は、上述の第６実施形態（図９参照）のものとフィールドプレート８とドレイン電極６との間の領域でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなっている点は同一であるが、この領域のＧａＮ系半導体積層構造４上にもゲート絶縁膜９が設けられている点が異なる。なお、図１１では、上述の第６実施形態（図９参照）と同一のものには同一の符号を付している。
【０１００】
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、フィールドプレート８とドレイン電極６との間の一部の領域でも、ＧａＮ系半導体積層構造４上にゲート絶縁膜９を設け、これがＧａＮ系半導体積層構造４に接するようにしている。つまり、フィールドプレート８とドレイン電極６との間の一部の領域で、ｎ−ＧａＮキャップ層１４Ａが設けられておらず、ゲート絶縁膜９がＧａＮ系半導体積層構造４の表面に露出しているｎ−ＡｌＧａＮ電子供給層３に接している。この場合、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９、１０の界面の数が少なくならないが、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなる。
【０１０１】
このように、上述の第６実施形態の場合と同様に、フィールドプレート８とドレイン電極６との間の領域で、ｎ−ＡｌＧａＮ電子供給層３の上側に接しており、ｎ−ＡｌＧａＮ電子供給層３よりも格子定数の大きいｎ−ＧａＮキャップ層１４Ａを除去することで、この領域の２ＤＥＧの濃度、即ち、キャリア濃度を増加させることができる。これにより、電流コラプス現象を抑制することができ、低オン抵抗を実現することができる。
【０１０２】
このため、本化合物半導体装置は、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３及びｎ−ＧａＮキャップ層１４Ａを含むＧａＮ系半導体積層構造４と、ＧａＮ系半導体積層構造４の上方に設けられたソース電極５、ドレイン電極６及びゲート電極７と、ゲート電極７とドレイン電極６との間に少なくとも一部が設けられたフィールドプレート８と、ＧａＮ系半導体積層構造４の上方に形成された複数の絶縁膜９、１０とを備え、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもｎ−ＧａＮキャップ層１４Ａ（１４）の膜厚が薄くなっているものとなる。ここで、キャップ層１４は、電子供給層（キャリア供給層）３の上側に接しており、電子供給層３よりも格子定数の大きい半導体層である。
【０１０３】
次に、本実施形態にかかるＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法について説明する。
まず、上述の第６実施形態の場合と同様に、図１１（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、例えばＭＯＶＰＥ法を用いて、ｉ−ＧａＮ電子走行層２、図示しないｉ−ＡｌＧａＮスペーサ層、ｎ−ＡｌＧａＮ電子供給層３、ｎ−ＧａＮキャップ層１４Ａを順次堆積させて、ＧａＮ系半導体積層構造４を形成する。
【０１０４】
このようにして、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３及びｎ−ＧａＮキャップ層１４Ａを含むＧａＮ系半導体積層構造４を形成する。
次に、フィールドプレート形成予定領域とドレイン電極形成予定領域との間の領域（ここでは一部の領域）に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えば塩素系ガスを用いたドライエッチングなどによって、フィールドプレート形成予定領域とドレイン電極形成予定領域との間の領域のｎ−ＧａＮキャップ層１４Ａを除去する。なお、ここでは、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で全部除去しているが、これに限られるものではなく、例えば、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で一部残しても良いし、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で全部除去し、さらにｎ−ＡｌＧａＮ電子供給層３を厚さ方向で一部除去しても良い。
【０１０５】
次に、上述の第６実施形態の場合と同様に、図１１（Ｂ）に示すように、全面にＡｌＯ膜（ゲート絶縁膜）９を形成する。
次いで、上述の第６実施形態の場合と同様に、ソース電極形成予定領域及びドレイン電極形成予定領域に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチングや弗素系ガス及び塩素系ガスを用いたドライエッチングなどによって、図１１（Ｃ）に示すように、ソース電極形成予定領域及びドレイン電極形成予定領域のＡｌＯ膜９及びｎ−ＧａＮキャップ層１４Ａを除去する。なお、ここでは、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で全部除去しているが、これに限られるものではなく、例えば、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で一部残しても良いし、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で全部除去し、さらにｎ−ＡｌＧａＮ電子供給層３を厚さ方向で一部除去しても良い。
【０１０６】
続いて、上述の第６実施形態の場合と同様に、ソース電極５、ドレイン電極６、ゲート電極７を形成する。
その後、上述の第６実施形態の場合と同様に、図１１（Ｄ）に示すように、全面にＳｉＮ膜（保護絶縁膜）１０を形成した後、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。
【０１０７】
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる化合物半導体装置によれば、オン抵抗が増加しないようにしながら、耐圧を向上させることができ、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現することができるという利点がある。
【０１０８】
なお、上述の実施形態のものにおいて、上述の第６実施形態の変形例を適用することもできる。
つまり、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜としているが、これらの絶縁膜の材料はこれに限られるものではない。例えば、これらの絶縁膜としては、Ｔａ、Ｔｉ、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒの酸化物、窒化物又は酸窒化物からなる絶縁膜を用いることができる。また、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜として、ＧａＮ系半導体積層構造４上に設ける複数の絶縁膜を、異なる元素からなるものとしているが、これに限られるものではなく、同一の元素からなるものであっても良い。
【０１０９】
また、上述の実施形態では、フィールドプレート８とドレイン電極６との間の一部の領域でｎ−ＧａＮキャップ層１４Ａを除去し、ゲート絶縁膜９がＧａＮ系半導体積層構造４の表面、即ち、ｎ−ＡｌＧａＮ電子供給層３の表面に接するようにしているが、これに限られるものではなく、フィールドプレート８とドレイン電極６との間の少なくとも一部の領域でｎ−ＧａＮキャップ層１４Ａを除去し、ゲート絶縁膜９がＧａＮ系半導体積層構造４の表面に接していれば良い。
【０１１０】
例えば、フィールドプレート８とドレイン電極６との間の全部の領域でｎ−ＧａＮキャップ層１４Ａを除去し、ゲート絶縁膜９がＧａＮ系半導体積層構造４の表面に接するようにしても良い。つまり、フィールドプレート８とドレイン電極６との間の全部の領域を、ｎ−ＧａＮキャップ層１４Ａが設けられていない領域とし、ゲート絶縁膜９によってＧａＮ系半導体積層構造４の表面が覆われるようにしても良い。また、例えば、ｎ−ＧａＮキャップ層１４Ａが設けられていない領域が、フィールドプレート８とドレイン電極６との間の領域からフィールドプレート８の下方の領域まで延びていても良い。
【０１１１】
また、上述の実施形態では、キャップ層１４として、単層のｎ−ＧａＮキャップ層１４Ａを設け、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４（１４Ａ）の膜厚が薄くなるようにしているが、これに限られるものではない。例えばＧａＮ系半導体層を積層させた多層構造のキャップ層１４を設け、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなるようにしても良い。
【０１１２】
例えば図１２（Ｄ）に示すように、上述の第６実施形態の変形例の場合と同様に、キャップ層１４として、ｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ、ｎ−ＧａＮキャップ層１４Ｄを順に積層した３層構造のキャップ層１４を設け、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚を薄くしても良い。ここでは、ＧａＮ系半導体積層構造４の最上層のｎ−ＡｌＧａＮ電子供給層３上に、キャップ層として、ｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ、ｎ−ＧａＮキャップ層１４Ｄを積層した３層構造のキャップ層１４を設け、上側のｎ−ＧａＮキャップ層１４Ｄを、フィールドプレート８とドレイン電極６との間の一部の領域で除去している。なお、中間のキャップ層、即ち、ｉ−ＡｌＮキャップ層１４Ｃを、第１半導体層といい、上側のキャップ層、即ち、ｎ−ＧａＮキャップ層１４Ｄを、第２半導体層ともいう。また、キャップ層は、第１半導体層と、第１半導体層の上側に接する第２半導体層とを含み、第２半導体層は、第１半導体層よりも格子定数が大きければ良い。
【０１１３】
このように、上述の第６実施形態の変形例の場合と同様に、フィールドプレート８とドレイン電極６との間の領域で、中間のｉ−ＡｌＮキャップ層１４Ｃの上側に接しており、中間のｉ−ＡｌＮキャップ層１４Ｃよりも格子定数の大きい上側のｎ−ＧａＮキャップ層１４Ｄを除去することで、この領域の二次元電子ガス（２ＤＥＧ）の濃度、即ち、キャリア濃度を増加させることができる。これにより、さらに電流コラプス現象を抑制することができる。
【０１１４】
なお、ここでは、上側のｎ−ＧａＮキャップ層１４Ｄは、フィールドプレート８とドレイン電極６との間で除去されているが、これに限られるものではなく、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも膜厚が薄くなっていれば良い。なお、「上側のｎ−ＧａＮキャップ層１４Ｄ（第２半導体層）の膜厚が薄くなっている」とは、上側のｎ−ＧａＮキャップ層１４Ｄ（第２半導体層）の膜厚がゼロの場合、即ち、キャップ層１４がない場合も含むものとする。
【０１１５】
ここでは、フィールドプレート８とドレイン電極６との間の一部の領域で、ｎ−ＧａＮキャップ層１４Ｄが設けられておらず、ゲート絶縁膜９がＧａＮ系半導体積層構造４の表面に露出しているｉ−ＡｌＮキャップ層１４Ｃに接している。この場合、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９、１０の界面の数が少なくならないが、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなる。具体的には、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも上側のｎ−ＧａＮキャップ層１４Ｄ（第２半導体層）の膜厚が薄くなる。
【０１１６】
なお、ここでは、フィールドプレート８とドレイン電極６との間で上側のｎ−ＧａＮキャップ層１４Ｄを除去することで、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなるようにしているが、これに限られるものではない。例えば、フィールドプレート８とドレイン電極６との間で３層構造のキャップ層１４を除去することで、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなるようにしても良い。つまり、ＧａＮ系半導体積層構造４の最上層のｎ−ＡｌＧａＮ電子供給層３上に、ｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ、ｎ−ＧａＮキャップ層１４Ｄを積層した３層構造のキャップ層１４を設け、キャップ層１４を、フィールドプレート８とドレイン電極６との間で除去するようにしても良い。この場合、上述の実施形態の場合と同様に、フィールドプレート８とドレイン電極６との間の領域で、ｎ−ＡｌＧａＮ電子供給層３の上側に接しており、ｎ−ＡｌＧａＮ電子供給層３よりも格子定数の大きいｎ−ＧａＮキャップ層１４Ｂが除去されるため、上述の実施形態の場合と同様の効果がある。なお、下側のキャップ層、即ち、ｎ−ＧａＮキャップ層１４Ｂを、第３半導体層ともいう。また、キャップ層は、第１半導体層と、第１半導体層の上側に接する第２半導体層と、電子供給層３（キャリア供給層）の上側に接する第３半導体層とを含み、第２半導体層は、第１半導体層よりも格子定数が大きく、第３半導体層は、電子供給層３よりも格子定数が大きければ良い。また、上述の実施形態の変形例の場合と同様に、フィールドプレート８とドレイン電極６との間の領域で、中間のｉ−ＡｌＮキャップ層１４Ｃよりも格子定数の大きい上側のｎ−ＧａＮキャップ層１４Ｄが除去されるため、上述の実施形態の変形例の場合と同様の効果がある。
【０１１７】
ところで、上述のような３層構造のキャップ層１４を備えるＭＩＳ型ＧａＮ−ＨＥＭＴは、以下のようにして製造することができる。
つまり、まず、上述の第６実施形態の変形例の場合と同様に、図１２（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、図示しないｉ−ＡｌＧａＮスペーサ層、ｎ−ＡｌＧａＮ電子供給層３を順次堆積させた後、さらにｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ、ｎ−ＧａＮキャップ層１４Ｄを順次堆積させて、ＧａＮ系半導体積層構造４を形成する。
【０１１８】
このようにして、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３、ｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ及びｎ−ＧａＮキャップ層１４Ｄを含むＧａＮ系半導体積層構造４を形成する。
次に、上述の実施形態の場合と同様に、フィールドプレート形成予定領域とドレイン電極形成予定領域との間の領域（ここでは一部の領域）の上側のｎ−ＧａＮキャップ層１４Ｄを除去する。なお、ここでは、上側のｎ−ＧａＮキャップ層１４Ｄを厚さ方向で全部除去しているが、これに限られるものではなく、例えば、上側のｎ−ＧａＮキャップ層１４Ｄを厚さ方向で一部残しても良いし、上側のｎ−ＧａＮキャップ層１４Ｄを厚さ方向で全部除去し、さらにｉ−ＡｌＮキャップ層１４Ｃを厚さ方向で一部除去しても良い。
【０１１９】
次に、上述の実施形態の場合と同様に、図１２（Ｂ）に示すように、全面にＡｌＯ膜（ゲート絶縁膜）９を形成する。
次いで、上述の第６実施形態の変形例の場合と同様に、図１２（Ｃ）に示すように、ソース電極形成予定領域及びドレイン電極形成予定領域のＡｌＯ膜９、ｎ−ＧａＮキャップ層１４Ｄ、ｉ−ＡｌＮキャップ層１４Ｃ及びｎ−ＧａＮキャップ層１４Ｂを除去する。
【０１２０】
続いて、上述の実施形態の場合と同様に、ソース電極５、ドレイン電極６、ゲート電極７を形成する。
その後、上述の実施形態の場合と同様に、図１２（Ｄ）に示すように、全面にＳｉＮ膜（保護絶縁膜）１０を形成した後、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。
【０１２１】
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
［第８実施形態］
第８実施形態にかかる化合物半導体装置について、図１３を参照しながら説明する。
上述の第１実施形態（図１参照）では、高電圧動作時に絶縁膜の界面で電子がトラップされるのを抑制するために、絶縁膜の界面の数を少なくしているのに対し、本実施形態では、絶縁膜の界面の位置を窒化物半導体積層構造の表面から遠ざけている点が異なる。
【０１２２】
このため、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、図１３（Ｄ）に示すように、複数の絶縁膜として、ＧａＮ系半導体積層構造４とゲート電極７との間に設けられたゲート絶縁膜９と、表面を覆う保護絶縁膜１０とを備え、さらに、フィールドプレート８とドレイン電極６との間に位置し、ＧａＮ系半導体積層構造４に接する絶縁膜１５を備える。ここでは、フィールドプレート８とドレイン電極６との間の一部又は全部の領域のＧａＮ系半導体積層構造４とゲート絶縁膜９との間に絶縁膜１５をさらに備える。このように、ＧａＮ系半導体積層構造４の表面は、ゲート電極７の近傍で２つの絶縁膜９、１０が積層された構造によって覆われており、フィールドプレート８とドレイン電極６との間で３つの絶縁膜９、１０、１５が積層された構造によって覆われている。なお、保護絶縁膜１０を、上部絶縁膜ともいう。また、絶縁膜１５を、保護絶縁膜又は下部絶縁膜ともいう。また、図１３では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。
【０１２３】
そして、絶縁膜１５の膜厚が、ゲート絶縁膜９及び保護絶縁膜１０の総膜厚よりも厚くなっている。つまり、フィールドプレート８とドレイン電極６との間に位置し、ＧａＮ系半導体積層構造４に接する絶縁膜１５の膜厚が、フィールドプレート８とＧａＮ系半導体積層構造４との間に位置する絶縁膜９、１０の総膜厚よりも厚くなっている。
ここでは、絶縁膜１５は、ＧａＮ系半導体積層構造４の表面を覆っている。ここでは、絶縁膜１５は、例えばＳｉＮ膜である。
【０１２４】
また、ゲート絶縁膜９は、ＧａＮ系半導体積層構造４及び絶縁膜１５の表面を覆っており、ゲート電極７の直下からソース電極５及びドレイン電極６まで延びている。ここでは、ゲート絶縁膜９は、例えばＡｌＯ膜である。
また、保護絶縁膜１０は、ゲート電極７及びゲート絶縁膜９の表面を覆っており、ゲート電極７の上方からソース電極５及びドレイン電極６まで延びている。ここでは、保護絶縁膜１０は、例えばＳｉＮ膜である。
【０１２５】
上述のように、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、フィールドプレート８とドレイン電極６との間の一部又は全部の領域のＧａＮ系半導体積層構造４とゲート絶縁膜９との間に絶縁膜１５を設けることで、フィールドプレート８とドレイン電極６との間で絶縁膜の界面の位置をＧａＮ系半導体積層構造４の表面から遠ざけている。これにより、高電圧動作時に複数の絶縁膜９、１０、１５の界面で電子がトラップされてしまうのを抑制することができる。つまり、高電圧動作時に複数の絶縁膜９、１０、１５の界面でのトラップ密度を減少させることができる。また、複数の絶縁膜９、１０、１５の界面にトラップされた電子の影響を小さくすることができる。
【０１２６】
次に、本実施形態にかかるＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法について説明する。
まず、上述の第１実施形態の場合と同様に、図１３（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、図示しないｉ−ＡｌＧａＮスペーサ層、ｎ−ＡｌＧａＮ電子供給層３を順次堆積させて、ＧａＮ系半導体積層構造４を形成する。このようにして、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２及びｎ−ＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を形成する。
【０１２７】
次に、図１３（Ｂ）に示すように、フィールドプレート形成予定領域とドレイン電極形成予定領域との間の領域（ここでは一部の領域）にＳｉＮ膜（絶縁膜）１５を形成する。ここでは、ＳｉＮ膜１５の厚さは約１μｍである。
つまり、例えばプラズマＣＶＤ法によって、全面にＳｉＮ膜を形成した後、例えばフォトリソグラフィ技術を用いて、フィールドプレート形成予定領域とドレイン電極形成予定領域との間の領域にレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチング又はドライエッチングなどによって、フィールドプレート形成予定領域とドレイン電極形成予定領域との間の領域以外の領域のＳｉＮ膜を除去して、ＳｉＮ膜１５を形成する。
【０１２８】
次に、上述の第１実施形態の場合と同様に、図１３（Ｃ）に示すように、全面にＡｌＯ膜（ゲート絶縁膜）９を形成する。ここでは、ＡｌＯ膜９の厚さは約５０ｎｍである。
次いで、上述の第１実施形態の場合と同様に、ソース電極形成予定領域及びドレイン電極形成予定領域のＡｌＯ膜９を除去した後、ソース電極５及びドレイン電極６を形成する。
【０１２９】
次に、上述の第１実施形態の場合と同様に、ゲート電極形成予定領域のＡｌＯ膜９上に、ゲート電極７を形成する。
そして、上述の第１実施形態の場合と同様に、図１３（Ｄ）に示すように、全面にＳｉＮ膜（保護絶縁膜）１０を形成する。ここでは、ＳｉＮ膜１０の厚さは、約２００ｎｍである。
【０１３０】
その後、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
【０１３１】
したがって、本実施形態にかかる化合物半導体装置によれば、高電圧動作時に複数の絶縁膜９、１０、１５の界面で電子がトラップされてしまうのを抑制することができ、また、複数の絶縁膜９、１０、１５の界面にトラップされた電子の影響を小さくすることができるため、電流コラプスが大きくなり、オン抵抗が増加してしまうのを抑制することができる。つまり、オン抵抗が増加しないようにしながら、耐圧を向上させることができ、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現することができるという利点がある。
【０１３２】
なお、上述の実施形態のものにおいて、上述の第１実施形態の変形例を適用することもできる。
つまり、上述の実施形態では、絶縁膜１５をＳｉＮ膜とし、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜としているが、これらの絶縁膜の材料はこれに限られるものではない。例えば、これらの絶縁膜としては、Ｔａ、Ｔｉ、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒの酸化物、窒化物又は酸窒化物からなる絶縁膜を用いることができる。また、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、絶縁膜１５及び保護絶縁膜１０をＳｉＮ膜として、これらの絶縁膜を、異なる元素からなるものとしているが、これに限られるものではなく、同一の元素からなるものであっても良い。
【０１３３】
また、上述の実施形態では、フィールドプレート８とＧａＮ系半導体積層構造４との間に位置する絶縁膜として、ゲート絶縁膜９と、保護絶縁膜１０とを備えるものとしているが、これに限られるものではない。例えば、フィールドプレート８とＧａＮ系半導体積層構造４との間に位置する絶縁膜として、窒化物半導体積層構造４とゲート電極７との間に設けられるゲート絶縁膜９を備えるものとしても良い。つまり、上述の実施形態のものと、上述の第４実施形態のものとを組み合わせても良い。
【０１３４】
また、上述の実施形態では、上述の第１実施形態の変形例として説明しているが、これに限られるものではなく、例えば、上述の第２実施形態、第３実施形態、第５実施形態、第６実施形態、第７実施形態の変形例として構成することもできる。
［その他］
なお、本発明は、上述した各実施形態及び変形例に記載した具体的な構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
【０１３５】
例えば、上述の各実施形態及び変形例の化合物半導体装置を構成する化合物半導体積層構造は、上述の各実施形態及び変形例の窒化物半導体積層構造の具体例に限られるものではなく、他の窒化物半導体積層構造であっても良い。例えば、ゲート絶縁膜を有するＭＩＳ型トランジスタを構成しうる窒化物半導体積層構造であれば良い。また、例えば窒化物半導体を用いた電界効果トランジスタなどの電界効果トランジスタを構成しうる窒化物半導体積層構造であれば良い。なお、窒化物半導体積層構造を半導体エピタキシャル構造ともいう。
【０１３６】
また、例えば、上述の各実施形態及び変形例では、ＳｉＣ基板を用いているが、これに限られるものではなく、例えば、サファイア基板、Ｓｉ基板、ＧａＡｓ基板などの半導体基板等の他の基板を用いても良い。また、上述の各実施形態及び変形例では、半絶縁性の基板を用いているが、これに限られるものではなく、例えば、ｎ型導電性やｐ型導電性の基板を用いても良い。
【０１３７】
また、例えば、上述の各実施形態及び変形例のソース電極、ドレイン電極及びゲート電極の層構造は、上述の各実施形態及び変形例のソース電極、ドレイン電極及びゲート電極の層構造の具体例に限られるものではなく、他の層構造であっても良い。例えば、上述の各実施形態及び変形例のソース電極、ドレイン電極及びゲート電極の層構造は、単層であっても良いし、多層であっても良い。また、上述の各実施形態及び変形例のソース電極、ドレイン電極及びゲート電極の形成方法についても、一例にすぎず、他のいかなる方法によって形成しても良い。
【０１３８】
また、例えば、上述の各実施形態及び変形例では、ソース電極及びドレイン電極のオーミック特性を得るために熱処理を行なっているが、これに限られるものではなく、熱処理を行なわなくてもオーミック特性が得られるのであれば、ソース電極及びドレイン電極のオーミック特性を得るための熱処理は行なわなくても良い。また、上述の各実施形態及び変形例では、ゲート電極に熱処理を施していないが、ゲート電極に熱処理を施しても良い。
【符号の説明】
【０１３９】
１ 半絶縁性ＳｉＣ基板
２ ｉ−ＧａＮ電子走行層
３ ｎ−ＡｌＧａＮ電子供給層
４ ＧａＮ系半導体積層構造
５ ソース電極
６ ドレイン電極
７ ゲート電極
８ フィールドプレート
９ ゲート絶縁膜（ＡｌＯ膜）
１０ 保護絶縁膜（ＳｉＮ膜）
１１ 保護絶縁膜（ＡｌＯ膜）
１２ 保護絶縁膜（ＤＬＣ膜）
１３ ゲートリセス
１４ キャップ層
１４Ａ ｎ−ＧａＮキャップ層
１４Ｂ ｎ−ＧａＮキャップ層
１４Ｃ ｉ−ＡｌＮキャップ層
１４Ｄ ｎ−ＧａＮキャップ層
１５ 絶縁膜
【技術分野】
【０００１】
本発明は、化合物半導体装置に関する。
【背景技術】
【０００２】
従来から、化合物半導体積層構造上にソース電極、ドレイン電極及びゲート電極が形成された化合物半導体装置がある。
特に、ＧａＮ、ＡｌＮ、ＩｎＮやこれらの混晶に代表される窒化物半導体からなる半導体装置は、その優れた材料特性から高出力電子デバイスや短波長発光デバイスとして非常に注目を集めている。
【０００３】
高出力電子デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（ＨＥＭＴ；High Electron Mobility Transistor）の研究開発が進められており、高出力・高効率増幅器や大電力スイッチングデバイス等のアプリケーションが考えられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４１７９５３９号公報
【特許文献２】特開２００９−１８２０６９号公報
【特許文献３】特開２００２−３５９２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、電力デバイス応用においては、高い破壊耐圧、低いオン抵抗という２つの特性を両立させることが重要となる。
これを実現するための方法の一つとして、フィールドプレートを設けることが考えられる。これにより、ゲート電極の端部にかかる電界強度を緩和することができ、耐圧を向上させるとともに、電流コラプスを小さくすることができる。なお、電流コラプスは、高電圧動作時にオン抵抗が増加してドレイン電流が低減してしまう現象である。このため、フィールドプレートを設けることで、電流コラプスを小さくすることができ、即ち、オン抵抗を低くすることができるとともに、耐圧を向上させることができる。
【０００６】
また、フィールドプレートを用いたデバイスにおいて、さらに耐圧を向上させるために、ゲート電極又はフィールドプレートとドレイン電極との間隔を増大させることが考えられる。しかしながら、この間隔を増大させると、電流コラプスが大きくなり、オン抵抗が増加してしまう。
そこで、オン抵抗が増加しないようにしながら、耐圧を向上させて、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現したい。
【課題を解決するための手段】
【０００７】
このため、本化合物半導体装置は、キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造と、窒化物半導体積層構造の上方に設けられたソース電極及びドレイン電極と、窒化物半導体積層構造の上方のソース電極とドレイン電極との間に設けられたゲート電極と、ゲート電極とドレイン電極との間に少なくとも一部が設けられたフィールドプレートと、窒化物半導体積層構造の上方に形成された複数の絶縁膜とを備え、フィールドプレートとドレイン電極との間でゲート電極の近傍よりも複数の絶縁膜の界面の数が少なくなっていることを要件とする。
【０００８】
また、本化合物半導体装置は、キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造と、窒化物半導体積層構造の上方に設けられたソース電極及びドレイン電極と、窒化物半導体積層構造の上方のソース電極とドレイン電極との間に設けられたゲート電極と、ゲート電極とドレイン電極との間に少なくとも一部が設けられたフィールドプレートと、窒化物半導体積層構造の上方に形成された複数の絶縁膜とを備え、複数の絶縁膜のうち、フィールドプレートとドレイン電極との間に位置し、窒化物半導体積層構造に接する絶縁膜の膜厚が、フィールドプレートと窒化物半導体積層構造との間に位置する絶縁膜の総膜厚よりも厚くなっていることを要件とする。
【０００９】
また、本化合物半導体装置は、キャリア走行層、キャリア供給層、キャップ層を含む窒化物半導体積層構造と、窒化物半導体積層構造の上方に設けられたソース電極及びドレイン電極と、窒化物半導体積層構造の上方のソース電極とドレイン電極との間に設けられたゲート電極と、ゲート電極とドレイン電極との間に少なくとも一部が設けられたフィールドプレートと、窒化物半導体積層構造の上方に形成された複数の絶縁膜とを備え、フィールドプレートとドレイン電極との間でゲート電極の近傍よりもキャップ層の膜厚が薄くなっていることを要件とする。
【発明の効果】
【００１０】
したがって、本化合物半導体装置によれば、オン抵抗が増加しないようにしながら、耐圧を向上させることができ、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現することができるという利点がある。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態にかかる化合物半導体装置の構成を示す模式的断面図である。
【図２】（Ａ）〜（Ｄ）は、第１実施形態にかかる化合物半導体装置の製造方法を説明するための模式的断面図である。
【図３】（Ａ）〜（Ｃ）は、第１実施形態の変形例にかかる化合物半導体装置の構成を示す模式的断面図である。
【図４】（Ａ）〜（Ｄ）は、第１実施形態の変形例にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【図５】（Ａ）〜（Ｄ）は、第２実施形態にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【図６】（Ａ）〜（Ｄ）は、第３実施形態にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【図７】（Ａ）〜（Ｄ）は、第４実施形態にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【図８】（Ａ）〜（Ｄ）は、第５実施形態にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【図９】（Ａ）〜（Ｄ）は、第６実施形態にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【図１０】（Ａ）〜（Ｄ）は、第６実施形態の変形例にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【図１１】（Ａ）〜（Ｄ）は、第７実施形態にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【図１２】（Ａ）〜（Ｄ）は、第７実施形態の変形例にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【図１３】（Ａ）〜（Ｄ）は、第８実施形態にかかる化合物半導体装置の構成及びその製造方法を説明するための模式的断面図である。
【発明を実施するための形態】
【００１２】
以下、図面により、本実施形態にかかる化合物半導体装置について説明する。
［第１実施形態］
第１実施形態にかかる化合物半導体装置について、図１、図２を参照しながら説明する。
本実施形態にかかる化合物半導体装置は、ゲート絶縁膜を有するＭＩＳ（Metal Insulator Semiconductor）型トランジスタである。
【００１３】
ここでは、窒化物半導体を用いた電界効果トランジスタ、具体的には、窒化ガリウムを用いた高電子移動度トランジスタ（ＧａＮ−ＨＥＭＴ）を例に挙げて説明する。
本ＭＩＳ型ＧａＮ−ＨＥＭＴは、図１に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を備える。つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、最上層にＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を備える。なお、図１では、二次元電子ガス（２ＤＥＧ；Dimensional electron gas）を点線で示している。
【００１４】
なお、半絶縁性ＳｉＣ基板１を、ＳＩ（Semi-Insulating）−ＳｉＣ基板又は半導体基板という。また、ＧａＮ系半導体積層構造４を、窒化物半導体積層構造又は化合物半導体積層構造ともいう。また、ｉ−ＧａＮ電子走行層２を、キャリア走行層ともいう。また、ｎ−ＡｌＧａＮ電子供給層３を、キャリア供給層ともいう。
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、ＧａＮ系半導体積層構造４上に、互いに離れて設けられたソース電極５及びドレイン電極６を備える。
【００１５】
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、ＧａＮ系半導体積層構造４上のソース電極５とドレイン電極６との間に設けられたゲート電極７を備える。
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、ゲート電極７とドレイン電極６との間に設けられたフィールドプレート８を備える。ここでは、フィールドプレート８は、ゲート電極７及びドレイン電極６が延びる方向に沿って、これらの電極に平行に設けられている。なお、フィールドプレート８は、ゲート電極７とドレイン電極６との間に少なくとも一部が設けられていれば良い。例えば、フィールドプレート８は、ゲート電極７の上方まで延びていても良い。また、例えば、フィールドプレート８は、ゲート電極７に連なるひさし状になっていても良い。また、フィールドプレート８は、ソース電極５に接続されていても良いし、ゲート電極７に接続されていても良い。なお、フィールドプレート８を、フィールドプレート電極ともいう。
【００１６】
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、ＧａＮ系半導体積層構造４上に複数の絶縁膜９、１０を備える。ここでは、複数の絶縁膜として、ＧａＮ系半導体積層構造４とゲート電極７との間に設けられたゲート絶縁膜９と、表面を覆う保護絶縁膜１０とを備える。つまり、ＧａＮ系半導体積層構造４の表面は、２つの絶縁膜９、１０が積層された構造（絶縁膜積層構造）によって覆われている。
【００１７】
ここで、ゲート絶縁膜９は、ＧａＮ系半導体積層構造４の表面を覆っており、ゲート電極７の直下からソース電極５及びドレイン電極６まで延びている。ここでは、ゲート絶縁膜９は、例えばＡｌＯ膜（酸化アルミニウム膜）である。このため、ゲート電極７は、ＧａＮ系半導体積層構造４上にゲート絶縁膜９を介して設けられている。
また、保護絶縁膜１０は、ゲート電極７及びゲート絶縁膜９の表面を覆っており、ゲート電極７の上方からソース電極５及びドレイン電極６まで延びている。ここでは、保護絶縁膜１０は、例えばＳｉＮ膜（窒化シリコン膜）である。そして、保護絶縁膜１０上にフィールドプレート８が設けられている。つまり、フィールドプレート８は、ＧａＮ系半導体積層構造４上にゲート絶縁膜９及び保護絶縁膜１０を介して設けられている。なお、保護絶縁膜１０を、パッシベーション膜ともいう。
【００１８】
特に、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、さらに耐圧を向上させるために、ゲート電極７又はフィールドプレート８とドレイン電極６との間隔を大きくしている。
この場合、電流コラプスが大きくなり、オン抵抗が増加してしまうことになる。これは、フィールドプレート８とドレイン電極６との間にゲート絶縁膜９及び保護絶縁膜１０が延びており、高電圧動作時にこれらの異なる絶縁膜の界面（接合界面）で電子がトラップされてしまうことに起因していると考えられる。
【００１９】
そこで、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９、１０の界面の数が少なくなっている。なお、「複数の絶縁膜の界面の数が少なくなっている」とは、複数の絶縁膜の界面がない場合も含むものとする。これにより、高電圧動作時に複数の絶縁膜９、１０の界面で電子がトラップされてしまうのを抑制することができる。つまり、高電圧動作時に複数の絶縁膜９、１０の界面でのトラップ密度を減少させることができる。
【００２０】
ここでは、フィールドプレート８とドレイン電極６との間の一部の領域で、ＧａＮ系半導体積層構造４上にゲート絶縁膜９を設けないようにし、保護絶縁膜１０がＧａＮ系半導体積層構造４に接するようにしている。つまり、ゲート電極７の近傍では、ＧａＮ系半導体積層構造４上にゲート絶縁膜９と保護絶縁膜１０とからなる絶縁膜積層構造が設けられているのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、ＧａＮ系半導体積層構造４上に保護絶縁膜１０のみが設けられている。このため、ゲート電極７の近傍では、絶縁膜の界面があるのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、絶縁膜の界面がない。このように、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９、１０の界面の数が少なくなっている。この場合、保護絶縁膜１０は、フィールドプレート８とドレイン電極６との間でＧａＮ系半導体積層構造４に接し、ゲート電極７の近傍でゲート絶縁膜９に接することになる。
【００２１】
次に、本実施形態にかかるＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法について、図２を参照しながら説明する。
まず、図２（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ；Metal Organic Vapor Phase Epitaxy）法を用いて、ｉ−ＧａＮ電子走行層２、図示しないｉ−ＡｌＧａＮスペーサ層、ｎ−ＡｌＧａＮ電子供給層３を順次堆積させて、ＧａＮ系半導体積層構造４を形成する。
【００２２】
ここでは、ｉ−ＧａＮ電子走行層２の厚さは約３μｍである。また、ｉ−ＡｌＧａＮスペーサ層の厚さは、約５ｎｍである。また、ｎ−ＡｌＧａＮ電子供給層３は、厚さが約３０ｎｍであり、Ｓｉドーピング濃度が例えば約５×１０１８ｃｍ−３である。なお、ｉ−ＡｌＧａＮスペーサ層は必要に応じて設ければ良い。
次に、例えばＡＬＤ（Atomic Layer Deposition）法を用いて、ＧａＮ系半導体積層構造４の表面上、即ち、ｎ−ＡｌＧａＮ電子供給層３の表面上の全面に、ＡｌＯ膜（ゲート絶縁膜）９を形成する。
【００２３】
次に、例えばフォトリソグラフィ技術を用いて、ソース電極形成予定領域及びドレイン電極形成予定領域に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチング又はドライエッチングなどによって、ソース電極形成予定領域及びドレイン電極形成予定領域のＡｌＯ膜９を除去する。
続いて、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、ソース電極形成予定領域及びドレイン電極形成予定領域のそれぞれのｎ−ＡｌＧａＮ電子供給層３上に、例えばＴａ／Ａｌからなるソース電極５及びドレイン電極６を形成する。そして、熱処理を行なって、ソース電極５及びドレイン電極６のオーミック特性を確立する。
【００２４】
次に、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、ゲート電極形成予定領域のＡｌＯ膜９上に、例えばＮｉ／Ａｕからなるゲート電極７を形成する。ここでは、耐圧を向上させるために、ゲート電極７とドレイン電極６との間隔が大きくなるように、ゲート電極７を形成する。
次に、例えばフォトリソグラフィ技術を用いて、フィールドプレート形成予定領域とドレイン電極６との間の領域（ここでは一部の領域）に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチング又はドライエッチングなどによって、図２（Ｂ）に示すように、フィールドプレート形成予定領域とドレイン電極６との間の領域のＡｌＯ膜９を除去する。
【００２５】
続いて、図２（Ｃ）に示すように、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、全面にＳｉＮを堆積させてＳｉＮ膜（保護絶縁膜）１０を形成する。つまり、ゲート電極７、ＡｌＯ膜９及びＧａＮ系半導体積層構造４（即ち、ｎ−ＡｌＧａＮ電子供給層３）の表面を覆うようにＳｉＮ膜１０を形成する。これにより、ＧａＮ系半導体積層構造４の表面は、２つの絶縁膜９、１０が積層された絶縁膜積層構造によって覆われる。
【００２６】
その後、図２（Ｄ）に示すように、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。これにより、ＧａＮ系半導体積層構造４上にゲート絶縁膜９及び保護絶縁膜１０を介してフィールドプレート８が形成される。
特に、フィールドプレート８とドレイン電極６との間の一部の領域では、ＧａＮ系半導体積層構造４上にゲート絶縁膜としてのＡｌＯ膜９が設けられておらず、保護絶縁膜としてのＳｉＮ膜１０がＧａＮ系半導体積層構造４に接している。つまり、ゲート電極７の近傍では、ＧａＮ系半導体積層構造４上にＡｌＯ膜９とＳｉＮ膜１０とからなる絶縁膜積層構造が設けられているのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、ＧａＮ系半導体積層構造４上にＳｉＮ膜１０のみが設けられている。このため、ゲート電極７の近傍では、絶縁膜の界面があるのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、絶縁膜の界面がない。このように、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９、１０の界面の数が少なくなっている。これにより、高電圧動作時に複数の絶縁膜９、１０の界面で電子がトラップされてしまうのを抑制することができる。この場合、保護絶縁膜１０は、フィールドプレート８とドレイン電極６との間でＧａＮ系半導体積層構造４に接し、ゲート電極７の近傍でゲート絶縁膜９に接することになる。
【００２７】
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
したがって、本実施形態にかかる化合物半導体装置によれば、高電圧動作時に複数の絶縁膜９、１０の界面で電子がトラップされてしまうのを抑制することができるため、電流コラプスが大きくなり、オン抵抗が増加してしまうのを抑制することができる。つまり、オン抵抗が増加しないようにしながら、耐圧を向上させることができ、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現することができるという利点がある。このような特性を有する化合物半導体装置は、電力用スイッチングデバイス等に用いるのが好ましい。
【００２８】
なお、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜としているが、これらの絶縁膜の材料はこれに限られるものではない。例えば、これらの絶縁膜としては、Ｔａ、Ｔｉ、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒの酸化物、窒化物又は酸窒化物からなる絶縁膜を用いることができる。
また、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜として、ＧａＮ系半導体積層構造４上に設ける複数の絶縁膜を、異なる元素からなるものとしているが、これに限られるものではなく、同一の元素からなるものであっても良い。つまり、複数の絶縁膜が同一の元素からなる場合であっても、別の工程で形成されると、異なる元素からなる場合と同様に、複数の絶縁膜の間に界面ができる。このため、複数の絶縁膜が同一の元素からなる場合であっても、複数の絶縁膜の間に界面がある場合があり、このような場合にも、本発明を適用することができる。
【００２９】
また、上述の実施形態では、フィールドプレート８とドレイン電極６との間の一部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接するようにしているが、これに限られるものではなく、フィールドプレート８とドレイン電極６との間の少なくとも一部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接していれば良い。
例えば図３（Ａ）に示すように、フィールドプレート８とドレイン電極６との間の全部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接するようにしても良い。つまり、フィールドプレート８とドレイン電極６との間の全部の領域で、ゲート絶縁膜９を設けずに、保護絶縁膜１０のみによってＧａＮ系半導体積層構造４の表面が覆われるようにしても良い。この場合、ゲート絶縁膜９は、ゲート電極７の直下からフィールドプレート８の下方まで延びることになる。
【００３０】
また、例えば図３（Ｂ）、図３（Ｃ）に示すように、保護絶縁膜１０がＧａＮ系半導体積層構造４に接している領域、即ち、ゲート絶縁膜９が設けられていない領域が、フィールドプレート８とドレイン電極６との間の領域からフィールドプレート８の下方の領域まで延びていても良い。この場合、ゲート絶縁膜９は、図３（Ｂ）に示すように、ゲート電極７の直下からフィールドプレートの下方中間位置及びソース電極５まで延びるように設けても良いし、図３（Ｃ）に示すように、ゲート電極７の直下のみに設けても良い。この場合も、保護絶縁膜１０は、フィールドプレート８とドレイン電極６との間でＧａＮ系半導体積層構造４に接しており、ゲート電極７の近傍でゲート絶縁膜９に接していることになる。特に、図３（Ｃ）に示すように、フィールドプレート８とＧａＮ系半導体積層構造４との間に１つの絶縁膜１０だけを設けるようにすると、フィールドプレート８がＧａＮ系半導体積層構造４の表面に近くなる。このため、ゲート電極７の端部にかかる電界強度を緩和する効果が高くなり、より耐圧を向上させることが可能となる。
【００３１】
さらに、より耐圧を向上させるために、表面を覆う保護絶縁膜として、複数の保護絶縁膜を設けても良い。例えば図４（Ｄ）に示すように、複数の保護絶縁膜として、ゲート電極７の上面及び側面のみを覆うＡｌＯ膜１１、及び、ＡｌＯ膜１１及びＧａＮ系半導体積層構造４の表面を覆うＳｉＮ膜１０という２つの絶縁膜を設けるようにしても良い。この場合、ゲート絶縁膜としてのＡｌＯ膜９は、ゲート電極７の直下及びその近傍領域（周辺部）のみに設けるようにすれば良い。
【００３２】
このように構成されるＭＩＳ型ＧａＮ−ＨＥＭＴは、以下のようにして製造することができる。
つまり、まず、上述の実施形態の場合と同様に、図４（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２及びｎ−ＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を形成し、全面にＡｌＯ膜（ゲート絶縁膜）９を形成する。その後、上述の実施形態の場合と同様に、図４（Ｂ）に示すように、ソース電極５、ドレイン電極６、ゲート電極７を形成する。
【００３３】
次に、例えばＡＬＤ法を用いて、全面にＡｌＯ膜（保護絶縁膜）１１を形成する。つまり、ゲート電極７とＧａＮ系半導体積層構造４との間でゲート絶縁膜として機能するＡｌＯ膜９及びゲート電極７の表面を覆うように、ＡｌＯ膜１１を形成する。
次に、例えばフォトリソグラフィ技術を用いて、ゲート電極７の近傍領域以外の全ての領域に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチング又はドライエッチングなどによって、図４（Ｃ）に示すように、ゲート電極７の近傍領域以外の全ての領域のＡｌＯ膜９、１１を除去する。
【００３４】
続いて、上述の実施形態の場合と同様に、図４（Ｄ）に示すように、全面にＳｉＮ膜（保護絶縁膜）１０を形成する。つまり、ゲート電極７の表面を覆うＡｌＯ膜１１及びＧａＮ系半導体積層構造４（即ち、ｎ−ＡｌＧａＮ電子供給層３）の表面を覆うようにＳｉＮ膜１０を形成する。これにより、表面を覆う保護絶縁膜として、２つの保護絶縁膜１０、１１が形成される。
【００３５】
その後、上述の実施形態の場合と同様に、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。これにより、ＧａＮ系半導体積層構造４上にＳｉＮ膜１０を介してフィールドプレート８が形成される。
この場合、フィールドプレート８とドレイン電極６との間の領域（ここでは全部の領域）では、ＧａＮ系半導体積層構造４上にゲート絶縁膜としてのＡｌＯ膜９は設けられておらず、２つの保護絶縁膜のうち上側の保護絶縁膜としてのＳｉＮ膜１０がＧａＮ系半導体積層構造４に接している。一方、ゲート電極７の近傍では、２つの保護絶縁膜のうち下側の保護絶縁膜としてのＡｌＯ膜１１、及び、上側の保護絶縁膜としてのＳｉＮ膜１０が、ゲート絶縁膜としてのＡｌＯ膜９に接している。つまり、ゲート電極７の近傍では、ＧａＮ系半導体積層構造４上に絶縁膜積層構造が設けられているのに対し、フィールドプレート８とドレイン電極６との間の領域では、ＧａＮ系半導体積層構造４上に１つの絶縁膜１０だけが設けられている。このため、ゲート電極７の近傍では、絶縁膜の界面があるのに対し、フィールドプレート８とドレイン電極６との間の領域では、絶縁膜の界面がない。このように、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９、１０、１１の界面の数が少なくなっている。これにより、高電圧動作時に複数の絶縁膜９、１０、１１の界面で電子がトラップされてしまうのを抑制することができる。この場合、２つの保護絶縁膜に含まれる上側の保護絶縁膜１０は、フィールドプレート８とドレイン電極６との間でＧａＮ系半導体積層構造４に接し、ゲート電極７の近傍でゲート絶縁膜９に接することになる。
【００３６】
このようにして、上述のように構成されるＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
［第２実施形態］
第２実施形態にかかる化合物半導体装置について、図５を参照しながら説明する。
本実施形態にかかる化合物半導体装置は、上述の第１実施形態（図１参照）のものに対し、表面を覆う保護絶縁膜として、複数の保護絶縁膜を備える点が異なる。
【００３７】
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、図５（Ｄ）に示すように、保護絶縁膜として、複数の保護絶縁膜１０〜１２を備える。
ここでは、複数の保護絶縁膜として、ＡｌＯ膜１１、ＤＬＣ（Diamond Like Carbon）膜１２及びＳｉＮ膜１０という３つの絶縁膜が設けられている。つまり、ゲート絶縁膜としてのＡｌＯ膜９上に、保護絶縁膜としてのＡｌＯ膜１１、ＤＬＣ膜１２、ＳｉＮ膜１０が積層された構造になっている。これにより、耐圧を向上させることができる。特に、保護絶縁膜にＤＬＣ膜１２が含まれているため、より耐圧（絶縁耐圧）を向上させることが可能である。このため、ＧａＮ系半導体積層構造４の表面は、４つの絶縁膜９〜１２が積層された構造（絶縁膜積層構造）によって覆われている。なお、ＤＬＣ膜１２を、アモルファスカーボン膜又は炭素を主成分とするアモルファス膜ともいう。なお、図５では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。
【００３８】
この場合、３つの保護絶縁膜のうち下側のＡｌＯ膜１１は、ゲート電極７の上面及び側面、並びに、ゲート絶縁膜としてのＡｌＯ膜９の表面を覆うことになる。また、３つの保護絶縁膜のうち中間のＤＬＣ膜１２は、下側のＡｌＯ膜１１の表面を覆うことになる。また、３つの保護絶縁膜のうち上側のＳｉＮ膜１０は、中間のＤＬＣ膜１２及びＧａＮ系半導体積層構造４の表面を覆うことになる。
【００３９】
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、３つの保護絶縁膜のうち上側のＳｉＮ膜１０上にフィールドプレート８が設けられている。つまり、フィールドプレート８は、ＧａＮ系半導体積層構造４上にゲート絶縁膜９及び３つの保護絶縁膜１０〜１２を介して設けられている。
また、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、フィールドプレート８とドレイン電極６との間の一部の領域で、ＧａＮ系半導体積層構造４上に、ゲート絶縁膜としてのＡｌＯ膜９、３つの保護絶縁膜のうち中間のＤＬＣ膜１２及び下側のＡｌＯ膜１１を設けないようにし、３つの保護絶縁膜のうち上側のＳｉＮ膜１０がＧａＮ系半導体積層構造４に接するようにしている。つまり、ゲート電極７の近傍では、ＧａＮ系半導体積層構造４上にゲート絶縁膜９と３つの保護絶縁膜１０〜１２とからなる絶縁膜積層構造が設けられているのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、ＧａＮ系半導体積層構造４上に３つの保護絶縁膜のうち上側のＳｉＮ膜１０のみが設けられている。このため、ゲート電極７の近傍では、絶縁膜の界面があるのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、絶縁膜の界面がない。このように、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９〜１２の界面の数が少なくなっている。なお、「複数の絶縁膜の界面の数が少なくなっている」とは、複数の絶縁膜の界面がない場合も含むものとする。これにより、高電圧動作時に複数の絶縁膜９〜１２の界面で電子がトラップされてしまうのを抑制することができる。つまり、高電圧動作時に複数の絶縁膜９〜１２の界面でのトラップ密度を減少させることができる。この場合、複数の保護絶縁膜のうち最も上側のＳｉＮ膜１０は、フィールドプレート８とドレイン電極６との間でＧａＮ系半導体積層構造４に接し、複数の保護絶縁膜のうち最も下側のＡｌＯ膜１１は、ゲート電極７の近傍でゲート絶縁膜９に接することになる。
【００４０】
次に、本実施形態にかかるＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法について説明する。
まず、上述の第１実施形態の場合と同様に、図５（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２及びｎ−ＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を形成し、全面にＡｌＯ膜（ゲート絶縁膜）９を形成する。その後、上述の第１実施形態の場合と同様に、ソース電極５、ドレイン電極６、ゲート電極７を形成する。
【００４１】
次に、図５（Ｂ）に示すように、例えばＡＬＤ法を用いて、全面にＡｌＯ膜（保護絶縁膜）１１を形成する。つまり、ゲート電極７とＧａＮ系半導体積層構造４との間でゲート絶縁膜として機能するＡｌＯ膜９及びゲート電極７の表面を覆うように、ＡｌＯ膜１１を形成する。
次いで、例えばＦＣＡ（Filtered Cathodic Arc）法を用いて、全面にＤＬＣ膜（保護絶縁膜）１２を形成する。つまり、保護絶縁膜としてのＡｌＯ膜１１の表面を覆うように、ＤＬＣ膜１２を形成する。
【００４２】
次に、例えばフォトリソグラフィ技術を用いて、フィールドプレート形成予定領域とドレイン電極６との間の領域（ここでは一部の領域）に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチング、ドライエッチング又はイオンミリングなどによって、図５（Ｃ）に示すように、フィールドプレート形成予定領域とドレイン電極６との間の領域のＤＬＣ膜１２、ＡｌＯ膜１１、ＡｌＯ膜９を除去する。
【００４３】
続いて、上述の第１実施形態の場合と同様に、図５（Ｄ）に示すように、例えばプラズマＣＶＤ法を用いて、全面にＳｉＮ膜（保護絶縁膜）１０を形成する。つまり、ＤＬＣ膜１２及びＧａＮ系半導体積層構造４（即ち、ｎ−ＡｌＧａＮ電子供給層３）の表面を覆うようにＳｉＮ膜１０を形成する。これにより、ＧａＮ系半導体積層構造４の表面は、４つの絶縁膜９〜１２が積層された絶縁膜積層構造によって覆われる。
【００４４】
その後、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。これにより、ＧａＮ系半導体積層構造４上にゲート絶縁膜９及び３つの保護絶縁膜１０〜１２を介してフィールドプレート８が形成される。
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
【００４５】
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる化合物半導体装置によれば、高電圧動作時に複数の絶縁膜９〜１２の界面で電子がトラップされてしまうのを抑制することができるため、電流コラプスが大きくなり、オン抵抗が増加してしまうのを抑制することができる。つまり、オン抵抗が増加しないようにしながら、耐圧を向上させることができ、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現することができるという利点がある。
【００４６】
なお、上述の実施形態のものにおいて、上述の第１実施形態の変形例を適用することもできる。
つまり、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、下側の保護絶縁膜１１をＡｌＯ膜とし、上側の保護絶縁膜１０をＳｉＮ膜としているが、これらの絶縁膜の材料はこれに限られるものではない。例えば、これらの絶縁膜としては、Ｔａ、Ｔｉ、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒの酸化物、窒化物又は酸窒化物からなる絶縁膜を用いることができる。
【００４７】
また、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、下側の保護絶縁膜１１をＡｌＯ膜とし、上側の保護絶縁膜１０をＳｉＮ膜とし、これらの絶縁膜を、異なる元素からなるものとしているが、これに限られるものではなく、同一の元素からなるものであっても良い。
また、上述の実施形態では、フィールドプレート８とドレイン電極６との間の一部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接するようにしているが、これに限られるものではなく、フィールドプレート８とドレイン電極６との間の少なくとも一部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接していれば良い。つまり、例えば、フィールドプレート８とドレイン電極６との間の全部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接するようにしても良い。また、例えば、保護絶縁膜１０がＧａＮ系半導体積層構造４に接している領域、即ち、ゲート絶縁膜９が設けられていない領域が、フィールドプレート８とドレイン電極６との間の領域からフィールドプレート８の下方の領域まで延びていても良い。さらに、例えば、複数の保護絶縁膜のうち、最も下側の保護絶縁膜、又は、最も下側の保護絶縁膜及び中間の保護絶縁膜を、ゲート電極７の上面及び側面のみを覆うように設け、ゲート絶縁膜を、ゲート電極７の直下及びその近傍領域のみに設けるようにしても良い。
［第３実施形態］
第３実施形態にかかる化合物半導体装置について、図６を参照しながら説明する。
【００４８】
本実施形態にかかる化合物半導体装置は、上述の第２実施形態（図５参照）のものに対し、図６（Ｄ）に示すように、複数の保護絶縁膜のうち最も上側の保護絶縁膜１０が、フィールドプレート８とドレイン電極６との間でゲート絶縁膜９に接している点が異なる。なお、図６では、上述の第２実施形態（図５参照）と同一のものには同一の符号を付している。
【００４９】
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、フィールドプレート８とドレイン電極６との間の一部の領域で、ＧａＮ系半導体積層構造４上に、３つの保護絶縁膜のうち中間のＤＬＣ膜１２及び下側のＡｌＯ膜１１を設けないようにし、３つの保護絶縁膜のうち上側のＳｉＮ膜１０がゲート絶縁膜としてのＡｌＯ膜９の表面に接するようにしている。つまり、ゲート電極７の近傍では、ＧａＮ系半導体積層構造４上にゲート絶縁膜９と３つの保護絶縁膜１０〜１２とからなる絶縁膜積層構造が設けられているのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、ＧａＮ系半導体積層構造４上に、ゲート絶縁膜としてのＡｌＯ膜９及び３つの保護絶縁膜のうち上側のＳｉＮ膜１０のみが設けられている。このため、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９〜１２の界面の数が少なくなっている。これにより、高電圧動作時に複数の絶縁膜９〜１２の界面で電子がトラップされてしまうのを抑制することができる。この場合、複数の保護絶縁膜のうち最も上側のＳｉＮ膜１０は、フィールドプレート８とドレイン電極６との間でゲート絶縁膜９に接し、複数の保護絶縁膜のうち最も下側のＡｌＯ膜１１は、ゲート電極７の近傍でゲート絶縁膜９に接することになる。
【００５０】
次に、本実施形態にかかるＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法について説明する。
まず、上述の第２実施形態の場合と同様に、図６（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２及びｎ−ＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を形成し、全面にＡｌＯ膜（ゲート絶縁膜）９を形成する。その後、上述の第２実施形態の場合と同様に、ソース電極５、ドレイン電極６、ゲート電極７を形成する。
【００５１】
次に、上述の第２実施形態の場合と同様に、図６（Ｂ）に示すように、ＡｌＯ膜（保護絶縁膜）１１、ＤＬＣ膜（保護絶縁膜）１２を形成する。
次に、例えばフォトリソグラフィ技術を用いて、フィールドプレート形成予定領域とドレイン電極６との間の領域（ここでは一部の領域）に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチング、ドライエッチング又はイオンミリングなどによって、図６（Ｃ）に示すように、フィールドプレート形成予定領域とドレイン電極６との間の領域のＤＬＣ膜１２、ＡｌＯ膜１１を除去する。
【００５２】
この際、本実施形態では、ＧａＮ系半導体積層構造４の表面を覆っているゲート絶縁膜としてのＡｌＯ膜９を残すようにしているため、ＧａＮ系半導体積層構造４に対してダメージを与えないようにすることができる。なお、ここでは、ゲート絶縁膜としてのＡｌＯ膜９を厚さ方向で全部残すようにしているが、これに限られるものではなく、例えば厚さ方向で一部を残すようにしても良い。
【００５３】
続いて、上述の第２実施形態の場合と同様に、図６（Ｄ）に示すように、ＳｉＮ膜（保護絶縁膜）１０を形成する。つまり、ＤＬＣ膜１２及びゲート絶縁膜としてのＡｌＯ膜９の表面を覆うようにＳｉＮ膜１０を形成する。これにより、ＧａＮ系半導体積層構造４の表面は、４つの絶縁膜９〜１２が積層された絶縁膜積層構造によって覆われる。
その後、上述の第２実施形態の場合と同様に、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。これにより、ＧａＮ系半導体積層構造４上にゲート絶縁膜９及び３つの保護絶縁膜１０〜１２を介してフィールドプレート８が形成される。
【００５４】
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
なお、その他の詳細は、上述の第２実施形態の場合と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる化合物半導体装置によれば、高電圧動作時に複数の絶縁膜９〜１２の界面で電子がトラップされてしまうのを抑制することができるため、電流コラプスが大きくなり、オン抵抗が増加してしまうのを抑制することができる。つまり、オン抵抗が増加しないようにしながら、耐圧を向上させることができ、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現することができるという利点がある。
【００５５】
なお、上述の実施形態のものにおいて、上述の第２実施形態の場合と同様に、上述の第１実施形態の変形例を適用することもできる。
［第４実施形態］
第４実施形態にかかる化合物半導体装置について、図７を参照しながら説明する。
本実施形態にかかる化合物半導体装置は、上述の第１実施形態（図１参照）のものに対し、図７（Ｄ）に示すように、フィールドプレート８が、ゲート電極７と窒化物半導体積層構造４との間でゲート絶縁膜として機能するＡｌＯ膜９上に設けられている点が異なる。なお、図７では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。
【００５６】
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、ゲート絶縁膜としてのＡｌＯ膜９上に、ゲート電極７及びフィールドプレート８が設けられている。そして、ゲート電極７、フィールドプレート８、ゲート絶縁膜９及びＧａＮ系半導体積層構造４の表面が、保護絶縁膜としてのＳｉＮ膜１０によって覆われている。このため、フィールドプレート８は、ＧａＮ系半導体積層構造４上にゲート絶縁膜９を介して設けられている。この場合、フィールドプレート８とＧａＮ系半導体積層構造４との間に１つの絶縁膜９が設けられるだけになり、フィールドプレート８がＧａＮ系半導体積層構造４の表面に近くなる。このため、ゲート電極７の端部にかかる電界強度を緩和する効果が高くなり、より耐圧を向上させることが可能となる。
【００５７】
次に、本実施形態にかかるＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法について説明する。
まず、上述の第１実施形態の場合と同様に、図７（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２及びｎ−ＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を形成し、全面にＡｌＯ膜（ゲート絶縁膜）９を形成する。その後、上述の第１実施形態の場合と同様に、ソース電極５及びドレイン電極６を形成する。
【００５８】
次に、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、ゲート電極形成予定領域のＡｌＯ膜９上に、例えばＮｉ／Ａｕからなるゲート電極７を形成する。また、図７（Ｂ）に示すように、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、ゲート電極７とドレイン電極６との間のＡｌＯ膜９上にフィールドプレート８を形成する。これにより、ＧａＮ系半導体積層構造４上にゲート絶縁膜９を介してゲート電極７及びフィールドプレート８が形成される。なお、ゲート電極７とフィールドプレート８とが同時に形成するようにすれば、工程を減らすことができ、製造が容易になる。この場合、ゲート電極７とフィールドプレート８とは同一材料・同一構造になる。
【００５９】
次に、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィ技術を用いて、フィールドプレート８とドレイン電極６との間の領域（ここでは一部の領域）に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチング又はドライエッチングなどによって、図７（Ｃ）に示すように、フィールドプレート８とドレイン電極６との間の領域のＡｌＯ膜９を除去する。
【００６０】
続いて、上述の第１実施形態の場合と同様に、図７（Ｄ）に示すように、全面にＳｉＮ膜（保護絶縁膜）１０を形成する。つまり、ゲート電極７、フィールドプレート８、ＡｌＯ膜９及びＧａＮ系半導体積層構造４（即ち、ｎ−ＡｌＧａＮ電子供給層３）の表面を覆うようにＳｉＮ膜１０を形成する。
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
【００６１】
この場合、フィールドプレート８とドレイン電極６との間の一部の領域では、ＧａＮ系半導体積層構造４上にゲート絶縁膜としてのＡｌＯ膜９が設けられておらず、保護絶縁膜としてのＳｉＮ膜１０がＧａＮ系半導体積層構造４に接している。つまり、ゲート電極７の近傍では、ＧａＮ系半導体積層構造４上にＡｌＯ膜９とＳｉＮ膜１０とからなる絶縁膜積層構造が設けられているのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、ＧａＮ系半導体積層構造４上にＳｉＮ膜１０のみが設けられている。このため、ゲート電極７の近傍では、絶縁膜の界面があるのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、絶縁膜の界面がない。このように、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９、１０の界面の数が少なくなっている。これにより、高電圧動作時に複数の絶縁膜９、１０の界面で電子がトラップされてしまうのを抑制することができる。この場合、保護絶縁膜１０は、フィールドプレート８とドレイン電極６との間でＧａＮ系半導体積層構造４に接し、ゲート電極７の近傍でゲート絶縁膜９に接することになる。
【００６２】
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる化合物半導体装置によれば、高電圧動作時に複数の絶縁膜９、１０の界面で電子がトラップされてしまうのを抑制することができるため、電流コラプスが大きくなり、オン抵抗が増加してしまうのを抑制することができる。つまり、オン抵抗が増加しないようにしながら、耐圧を向上させることができ、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現することができるという利点がある。
【００６３】
なお、上述の実施形態のものにおいて、上述の第１実施形態の変形例を適用することもできる。
つまり、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜としているが、これらの絶縁膜の材料はこれに限られるものではない。例えば、これらの絶縁膜としては、Ｔａ、Ｔｉ、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒの酸化物、窒化物又は酸窒化物からなる絶縁膜を用いることができる。
【００６４】
また、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜として、ＧａＮ系半導体積層構造４上に設ける複数の絶縁膜を、異なる元素からなるものとしているが、これに限られるものではなく、同一の元素からなるものであっても良い。
また、上述の実施形態では、フィールドプレート８とドレイン電極６との間の一部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接するようにしているが、これに限られるものではない。フィールドプレート８とドレイン電極６との間の少なくとも一部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接していれば良く、例えば、フィールドプレート８とドレイン電極６との間の全部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接していても良い。また、例えば、複数の保護絶縁膜を設け、複数の保護絶縁膜のうち最も上側の保護絶縁膜以外の保護絶縁膜の少なくとも一つを、ゲート電極７の上面及び側面のみを覆うように設け、ゲート絶縁膜を、ゲート電極７の直下及びその近傍領域のみに設けるようにしても良い。
【００６５】
また、上述の実施形態では、上述の第１実施形態の変形例として説明しているが、これに限られるものではなく、例えば、上述の第２実施形態、第３実施形態の変形例として構成することもできる。
［第５実施形態］
第５実施形態にかかる化合物半導体装置について、図８を参照しながら説明する。
【００６６】
本実施形態にかかる化合物半導体装置は、上述の第１実施形態（図１参照）のものに対し、図８（Ｄ）に示すように、ゲートリセス１３が設けられている点が異なる。なお、図８では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、ゲート電極７の直下のＧａＮ系半導体積層構造４（ここではｎ−ＡｌＧａＮ電子供給層３）にゲートリセス（掘り込み構造）１３が設けられている。これにより、しきい値電圧を高くすることができる。
【００６７】
次に、本実施形態にかかるＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法について説明する。
まず、上述の第１実施形態の場合と同様に、図８（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２及びｎ−ＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を形成する。
次に、例えばフォトリソグラフィ技術を用いて、ゲートリセス形成予定領域に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えば塩素系ガスを用いたドライエッチングによって、ゲートリセス形成予定領域のｎ−ＡｌＧａＮ電子供給層３の一部を除去して、ゲートリセス１３を形成する。
【００６８】
なお、ここでは、ｎ−ＡｌＧａＮ電子供給層３の厚さ方向の一部を除去するようにしているが、これに限られるものではなく、ｎ−ＡｌＧａＮ電子供給層３の厚さ方向の全部を除去するようにしても良い。
次に、上述の第１実施形態の場合と同様に、図８（Ｂ）に示すように、全面にＡｌＯ膜（ゲート絶縁膜）９を形成した後、ソース電極５、ドレイン電極６、ゲート電極７を形成する。
【００６９】
その後、上述の第１実施形態の場合と同様に、図８（Ｃ）に示すように、フィールドプレート形成予定領域とドレイン電極６との間の領域（ここでは一部の領域）のＡｌＯ膜９を除去する。
そして、上述の第１実施形態の場合と同様に、図８（Ｄ）に示すように、全面にＳｉＮ膜（保護絶縁膜）１０を形成した後、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。
【００７０】
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる化合物半導体装置によれば、高電圧動作時に複数の絶縁膜９、１０の界面で電子がトラップされてしまうのを抑制することができるため、電流コラプスが大きくなり、オン抵抗が増加してしまうのを抑制することができる。つまり、オン抵抗が増加しないようにしながら、耐圧を向上させることができ、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現することができるという利点がある。
【００７１】
なお、上述の実施形態のものにおいて、上述の第１実施形態の変形例を適用することもできる。
つまり、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜としているが、これらの絶縁膜の材料はこれに限られるものではない。例えば、これらの絶縁膜としては、Ｔａ、Ｔｉ、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒの酸化物、窒化物又は酸窒化物からなる絶縁膜を用いることができる。
【００７２】
また、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜として、ＧａＮ系半導体積層構造４上に設ける複数の絶縁膜を、異なる元素からなるものとしているが、これに限られるものではなく、同一の元素からなるものであっても良い。
また、上述の実施形態では、フィールドプレート８とドレイン電極６との間の一部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接するようにしているが、これに限られるものではなく、フィールドプレート８とドレイン電極６との間の少なくとも一部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接していれば良い。つまり、例えば、フィールドプレート８とドレイン電極６との間の全部の領域で保護絶縁膜１０がＧａＮ系半導体積層構造４に接するようにしても良い。また、例えば、保護絶縁膜１０がＧａＮ系半導体積層構造４に接している領域、即ち、ゲート絶縁膜９が設けられていない領域が、フィールドプレート８とドレイン電極６との間の領域からフィールドプレート８の下方の領域まで延びていても良い。さらに、例えば、複数の保護絶縁膜を設け、複数の保護絶縁膜のうち最も上側の保護絶縁膜以外の保護絶縁膜の少なくとも一つを、ゲート電極７の上面及び側面のみを覆うように設け、ゲート絶縁膜を、ゲート電極７の直下及びその近傍領域のみに設けるようにしても良い。
【００７３】
また、上述の実施形態では、上述の第１実施形態の変形例として説明しているが、これに限られるものではなく、例えば、上述の第２実施形態、第３実施形態、第４実施形態の変形例として構成することもできる。
［第６実施形態］
第６実施形態にかかる化合物半導体装置について、図９を参照しながら説明する。
【００７４】
本実施形態にかかる化合物半導体装置は、上述の第１実施形態（図１参照）のものに対し、図９（Ｄ）に示すように、ＧａＮ系半導体積層構造４がキャップ層１４を備える点が異なる。なお、図９では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、ＧａＮ系半導体積層構造４が、さらにキャップ層１４を含む。ここでは、キャップ層１４は、電子供給層（キャリア供給層）３の上側に接しており、電子供給層３よりも格子定数の大きい半導体層である。そして、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなっている。なお、「キャップ層の膜厚が薄くなっている」とは、キャップ層１４の膜厚がゼロの場合、即ち、キャップ層１４がない場合も含むものとする。また、キャップ層１４を、半導体保護層ともいう。
【００７５】
ここでは、ＧａＮ系半導体積層構造４の最上層のｎ−ＡｌＧａＮ電子供給層３上に、キャップ層１４として単層のｎ−ＧａＮキャップ層１４Ａが設けられている。そして、ｎ−ＧａＮキャップ層１４Ａは、フィールドプレート８とドレイン電極６との間の一部の領域で除去されている。
このように、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、フィールドプレート８とドレイン電極６との間でＧａＮ系半導体積層構造４が掘り込み構造を有する。
【００７６】
このように、フィールドプレート８とドレイン電極６との間の領域で、ｎ−ＡｌＧａＮ電子供給層３よりも格子定数の大きいｎ−ＧａＮキャップ層１４Ａを除去することで、この領域の２ＤＥＧの濃度、即ち、キャリア濃度を増加させることができる。これにより、さらに電流コラプス現象を抑制することができる。
つまり、ｎ−ＧａＮキャップ層１４Ａが存在すると、ピエゾ分極によるマイナスの固定電荷の影響でバンドが持ち上がり、直下の２ＤＥＧの濃度、即ち、キャリア濃度が減少する。一方、半導体表面等にトラップされた電子に比べて２ＤＥＧの濃度が高いほど、電子トラップに起因した電流コラプス現象を抑制することができる。そこで、フィールドプレート８とドレイン電極６との間の領域でｎ−ＧａＮキャップ層１４Ａを除去し、この領域の２ＤＥＧの濃度を増加させることで、さらに電流コラプス現象を抑制するようにしている。
【００７７】
ここでは、フィールドプレート８とドレイン電極６との間の一部の領域で、ｎ−ＧａＮキャップ層１４Ａ及びゲート絶縁膜９が設けられておらず、保護絶縁膜１０がＧａＮ系半導体積層構造４の表面に露出しているｎ−ＡｌＧａＮ電子供給層３に接している。つまり、ゲート電極７の近傍では、ＧａＮ系半導体積層構造４の表面に露出しているｎ−ＧａＮキャップ層１４Ａ上にゲート絶縁膜９と保護絶縁膜１０とからなる絶縁膜積層構造が設けられているのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、ＧａＮ系半導体積層構造４の表面に露出しているｎ−ＡｌＧａＮ電子供給層３上に保護絶縁膜１０のみが設けられている。このため、ゲート電極７の近傍では、絶縁膜の界面があるのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、絶縁膜の界面がない。このように、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９、１０の界面の数が少なくなっている。この場合、保護絶縁膜１０は、フィールドプレート８とドレイン電極６との間でＧａＮ系半導体積層構造４に接し、ゲート電極７の近傍でゲート絶縁膜９に接することになる。
【００７８】
次に、本実施形態にかかるＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法について説明する。
まず、上述の第１実施形態の場合と同様に、図９（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、例えばＭＯＶＰＥ法を用いて、ｉ−ＧａＮ電子走行層２、図示しないｉ−ＡｌＧａＮスペーサ層、ｎ−ＡｌＧａＮ電子供給層３を順次堆積させた後、さらに、ｎ−ＡｌＧａＮ電子供給層３上にｎ−ＧａＮキャップ層１４Ａ（１４）を堆積させて、ＧａＮ系半導体積層構造４を形成する。
【００７９】
ここでは、ｎ−ＧａＮキャップ層１４Ａは、厚さが約１０ｎｍであり、Ｓｉドーピング濃度が例えば約５×１０１８ｃｍ−３である。
このようにして、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３及びｎ−ＧａＮキャップ層１４Ａを含むＧａＮ系半導体積層構造４を形成する。
【００８０】
次に、上述の第１実施形態の場合と同様に、全面にＡｌＯ膜（ゲート絶縁膜）９を形成する。
次いで、上述の第１実施形態の場合と同様に、ソース電極形成予定領域及びドレイン電極形成予定領域に開口部を有するレジストマスク（図示せず）を形成する。
そして、このレジストマスクを用いて、例えばウェットエッチングや弗素系ガス及び塩素系ガスを用いたドライエッチングなどによって、ソース電極形成予定領域及びドレイン電極形成予定領域のＡｌＯ膜９及びｎ−ＧａＮキャップ層１４Ａを除去する。なお、ここでは、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で全部除去しているが、これに限られるものではなく、例えば、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で一部残しても良いし、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で全部除去し、さらにｎ−ＡｌＧａＮ電子供給層３を厚さ方向で一部除去しても良い。
【００８１】
続いて、上述の第１実施形態の場合と同様に、ソース電極５、ドレイン電極６、ゲート電極７を形成する。
次に、上述の第１実施形態の場合と同様に、フィールドプレート形成予定領域とドレイン電極との間の領域（ここでは一部の領域）に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチングや弗素系ガス及び塩素系ガスを用いたドライエッチングなどによって、図９（Ｂ）、図９（Ｃ）に示すように、フィールドプレート形成予定領域とドレイン電極６との間の領域のＡｌＯ膜９及びｎ−ＧａＮキャップ層１４Ａを除去する。なお、ここでは、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で全部除去しているが、これに限られるものではなく、例えば、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で一部残しても良いし、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で全部除去し、さらにｎ−ＡｌＧａＮ電子供給層３を厚さ方向で一部除去しても良い。
【００８２】
その後、上述の第１実施形態の場合と同様に、図９（Ｄ）に示すように、全面にＳｉＮ膜（保護絶縁膜）１０を形成した後、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
【００８３】
したがって、本実施形態にかかる化合物半導体装置によれば、高電圧動作時に複数の絶縁膜９、１０の界面で電子がトラップされてしまうのを抑制することができるため、電流コラプスが大きくなり、オン抵抗が増加してしまうのを抑制することができる。つまり、オン抵抗が増加しないようにしながら、耐圧を向上させることができ、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現することができるという利点がある。
【００８４】
なお、上述の実施形態のものにおいて、上述の第１実施形態の変形例を適用することもできる。
つまり、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜としているが、これらの絶縁膜の材料はこれに限られるものではない。例えば、これらの絶縁膜としては、Ｔａ、Ｔｉ、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒの酸化物、窒化物又は酸窒化物からなる絶縁膜を用いることができる。
【００８５】
また、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜として、ＧａＮ系半導体積層構造４上に設ける複数の絶縁膜を、異なる元素からなるものとしているが、これに限られるものではなく、同一の元素からなるものであっても良い。
また、上述の実施形態では、フィールドプレート８とドレイン電極６との間の一部の領域でｎ−ＧａＮキャップ層１４Ａを除去し、保護絶縁膜１０がＧａＮ系半導体積層構造４の表面、即ち、ｎ−ＡｌＧａＮ電子供給層３の表面に接するようにしているが、これに限られるものではなく、フィールドプレート８とドレイン電極６との間の少なくとも一部の領域でｎ−ＧａＮキャップ層１４Ａを除去し、保護絶縁膜１０がＧａＮ系半導体積層構造４の表面に接していれば良い。
【００８６】
例えば、フィールドプレート８とドレイン電極６との間の全部の領域でｎ−ＧａＮキャップ層１４Ａを除去し、保護絶縁膜１０がＧａＮ系半導体積層構造４の表面に接するようにしても良い。つまり、フィールドプレート８とドレイン電極６との間の全部の領域を、ｎ−ＧａＮキャップ層１４Ａが設けられていない領域とし、保護絶縁膜１０のみによってＧａＮ系半導体積層構造４の表面が覆われるようにしても良い。また、例えば、保護絶縁膜１０がＧａＮ系半導体積層構造４に接している領域、即ち、ｎ−ＧａＮキャップ層１４Ａ及びゲート絶縁膜９が設けられていない領域が、フィールドプレート８とドレイン電極６との間の領域からフィールドプレート８の下方の領域まで延びていても良い。さらに、例えば、複数の保護絶縁膜を設け、複数の保護絶縁膜のうち最も上側の保護絶縁膜以外の保護絶縁膜の少なくとも一つを、ゲート電極７の上面及び側面のみを覆うように設け、ゲート絶縁膜９を、ゲート電極７の直下及びその近傍領域のみに設けるようにしても良い。この場合、ｎ−ＧａＮキャップ層１４Ａは、ゲート電極７の直下及びその近傍領域のみに設けても良いし、フィールドプレート８とドレイン電極６との間の少なくとも一部の領域で除去されたものとしても良い。
【００８７】
また、上述の実施形態では、キャップ層１４として、単層のｎ−ＧａＮキャップ層１４Ａを設け、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４（１４Ａ）の膜厚が薄くなるようにしているが、これに限られるものではない。例えばＧａＮ系半導体層を積層させた多層構造のキャップ層１４を設け、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなるようにしても良い。
【００８８】
例えば図１０（Ｄ）に示すように、キャップ層として、ｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ、ｎ−ＧａＮキャップ層１４Ｄを順に積層した３層構造のキャップ層１４を設け、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなるようにしても良い。
ここでは、ＧａＮ系半導体積層構造４の最上層のｎ−ＡｌＧａＮ電子供給層３上に、キャップ層として、ｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ、ｎ−ＧａＮキャップ層１４Ｄを積層した３層構造のキャップ層１４が設けられている。そして、上側のｎ−ＧａＮキャップ層１４Ｄが、フィールドプレート８とドレイン電極６との間の一部の領域で除去されている。
【００８９】
また、ここでは、上側のキャップ層をＧａＮ層とし、中間のキャップ層をＡｌＮ層とすることで、上側のキャップ層を構成する半導体材料の格子定数が、中間のキャップ層を構成する半導体材料の格子定数よりも大きくなるようにしている。つまり、後述するように、フィールドプレート８とドレイン電極６との間の一部の領域で除去される上側のキャップ層の格子定数を、その下の除去されずに残る中間のキャップ層の格子定数よりも大きくしている。なお、中間のキャップ層、即ち、ｉ−ＡｌＮキャップ層１４Ｃを、第１半導体層といい、上側のキャップ層、即ち、ｎ−ＧａＮキャップ層１４Ｄを、第２半導体層ともいう。また、キャップ層は、第１半導体層と、第１半導体層の上側に接する第２半導体層とを含み、第２半導体層は、第１半導体層よりも格子定数が大きければ良い。
【００９０】
このように、フィールドプレート８とドレイン電極６との間の領域で、中間のｉ−ＡｌＮキャップ層１４Ｃよりも格子定数の大きい上側のｎ−ＧａＮキャップ層１４Ｄを除去することで、この領域の二次元電子ガス（２ＤＥＧ）の濃度、即ち、キャリア濃度を増加させることができる。これにより、さらに電流コラプス現象を抑制することができる。
つまり、上側のｎ−ＧａＮキャップ層１４Ｄが存在すると、ピエゾ分極によるマイナスの固定電荷の影響でバンドが持ち上がり、直下の２ＤＥＧの濃度、即ち、キャリア濃度が減少する。一方、半導体表面等にトラップされた電子に比べて２ＤＥＧの濃度が高いほど、電子トラップに起因した電流コラプス現象を抑制することができる。そこで、フィールドプレート８とドレイン電極６との間の領域で上側のｎ−ＧａＮキャップ層１４Ｄを除去し、この領域の２ＤＥＧの濃度を増加させることで、さらに電流コラプス現象を抑制するようにしている。
【００９１】
ここでは、フィールドプレート８とドレイン電極６との間の一部の領域で、ｎ−ＧａＮキャップ層１４Ｄ及びゲート絶縁膜９が設けられておらず、保護絶縁膜１０がＧａＮ系半導体積層構造４の表面に露出しているｉ−ＡｌＮキャップ層１４Ｃに接している。つまり、ゲート電極７の近傍では、ＧａＮ系半導体積層構造４の表面に露出しているｎ−ＧａＮキャップ層１４Ｄ上にゲート絶縁膜９と保護絶縁膜１０とからなる絶縁膜積層構造が設けられているのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、ＧａＮ系半導体積層構造４の表面に露出しているｉ−ＡｌＮキャップ層１４Ｃ上に保護絶縁膜１０のみが設けられている。このため、ゲート電極７の近傍では、絶縁膜の界面があるのに対し、フィールドプレート８とドレイン電極６との間の一部の領域では、絶縁膜の界面がない。このように、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９、１０の界面の数が少なくなっている。この場合、保護絶縁膜１０は、フィールドプレート８とドレイン電極６との間でＧａＮ系半導体積層構造４に接し、ゲート電極７の近傍でゲート絶縁膜９に接することになる。
【００９２】
なお、ここでは、上側のｎ−ＧａＮキャップ層１４Ｄは、フィールドプレート８とドレイン電極６との間で除去されているが、これに限られるものではなく、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも膜厚が薄くなっていれば良い。なお、「上側のｎ−ＧａＮキャップ層１４Ｄ（第２半導体層）の膜厚が薄くなっている」とは、上側のｎ−ＧａＮキャップ層１４Ｄ（第２半導体層）の膜厚がゼロの場合、即ち、キャップ層１４がない場合も含むものとする。
【００９３】
また、ここでは、フィールドプレート８とドレイン電極６との間で上側のｎ−ＧａＮキャップ層１４Ｄを除去することで、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなるようにしているが、これに限られるものではない。例えば、フィールドプレート８とドレイン電極６との間で３層構造のキャップ層１４を除去することで、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなるようにしても良い。つまり、ＧａＮ系半導体積層構造４の最上層のｎ−ＡｌＧａＮ電子供給層３上に、ｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ、ｎ−ＧａＮキャップ層１４Ｄを積層した３層構造のキャップ層１４を設け、キャップ層１４を、フィールドプレート８とドレイン電極６との間で除去するようにしても良い。この場合、上述の実施形態の場合と同様に、フィールドプレート８とドレイン電極６との間の領域で、ｎ−ＡｌＧａＮ電子供給層３の上側に接しており、ｎ−ＡｌＧａＮ電子供給層３よりも格子定数の大きいｎ−ＧａＮキャップ層１４Ｂが除去されるため、上述の実施形態の場合と同様の効果がある。なお、下側のキャップ層、即ち、ｎ−ＧａＮキャップ層１４Ｂを、第３半導体層ともいう。また、キャップ層は、第１半導体層と、第１半導体層の上側に接する第２半導体層と、電子供給層３（キャリア供給層）の上側に接する第３半導体層とを含み、第２半導体層は、第１半導体層よりも格子定数が大きく、第３半導体層は、電子供給層３よりも格子定数が大きければ良い。また、上述の実施形態の変形例の場合と同様に、フィールドプレート８とドレイン電極６との間の領域で、中間のｉ−ＡｌＮキャップ層１４Ｃよりも格子定数の大きい上側のｎ−ＧａＮキャップ層１４Ｄが除去されるため、上述の実施形態の変形例の場合と同様の効果がある。
【００９４】
ところで、上述のような３層構造のキャップ層１４を備えるＭＩＳ型ＧａＮ−ＨＥＭＴは、以下のようにして製造することができる。
つまり、まず、上述の実施形態の場合と同様に、図１０（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、図示しないｉ−ＡｌＧａＮスペーサ層、ｎ−ＡｌＧａＮ電子供給層３を順次堆積させた後、さらにｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ、ｎ−ＧａＮキャップ層１４Ｄを順次堆積させて、ＧａＮ系半導体積層構造４を形成する。
【００９５】
ここでは、ｎ−ＧａＮキャップ層１４Ｂは、厚さが約１０ｎｍであり、Ｓｉドーピング濃度が例えば約５×１０１８ｃｍ−３である。また、ｉ−ＡｌＮキャップ層１４Ｃの厚さは約２ｎｍである。また、ｎ−ＧａＮキャップ層１４Ｄは、厚さが約１０ｎｍであり、Ｓｉドーピング濃度が例えば約５×１０１８ｃｍ−３である。
このようにして、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３、ｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ及びｎ−ＧａＮキャップ層１４Ｄを含むＧａＮ系半導体積層構造４を形成する。
【００９６】
次に、上述の実施形態の場合と同様に、全面にＡｌＯ膜（ゲート絶縁膜）９を形成する。
次いで、上述の実施形態の場合と同様に、ソース電極形成予定領域及びドレイン電極形成予定領域に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチングや弗素系ガス及び塩素系ガスを用いたドライエッチングなどによって、ソース電極形成予定領域及びドレイン電極形成予定領域のＡｌＯ膜９、ｎ−ＧａＮキャップ層１４Ｄ、ｉ−ＡｌＮキャップ層１４Ｃ及びｎ−ＧａＮキャップ層１４Ｂを除去する。なお、ここでは、下側のｎ−ＧａＮキャップ層１４Ｂを厚さ方向で全部除去しているが、これに限られるものではなく、例えば、下側のｎ−ＧａＮキャップ層１４Ｂを厚さ方向で一部残しても良いし、下側のｎ−ＧａＮキャップ層１４Ｂを厚さ方向で全部除去し、さらにｎ−ＡｌＧａＮ電子供給層３を厚さ方向で一部除去しても良い。
【００９７】
続いて、上述の実施形態の場合と同様に、ソース電極５、ドレイン電極６、ゲート電極７を形成する。
次に、上述の実施形態の場合と同様に、フィールドプレート形成予定領域とドレイン電極６との間の領域（ここでは一部の領域）に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチングや弗素系ガス及び塩素系ガスを用いたドライエッチングなどによって、図１０（Ｂ）、図１０（Ｃ）に示すように、フィールドプレート形成予定領域とドレイン電極６との間の領域のＡｌＯ膜９及び上側のｎ−ＧａＮキャップ層１４Ｄを除去する。なお、ここでは、上側のｎ−ＧａＮキャップ層１４Ｄを厚さ方向で全部除去しているが、これに限られるものではなく、例えば、上側のｎ−ＧａＮキャップ層１４Ｄを厚さ方向で一部残しても良いし、上側のｎ−ＧａＮキャップ層１４Ｄを厚さ方向で全部除去し、さらにｉ−ＡｌＮキャップ層を厚さ方向で一部除去しても良い。
【００９８】
その後、上述の実施形態の場合と同様に、図１０（Ｄ）に示すように、全面にＳｉＮ膜（保護絶縁膜）１０を形成した後、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
また、上述の実施形態では、上述の第１実施形態の変形例として説明しているが、これに限られるものではなく、例えば、上述の第２実施形態、第３実施形態、第４実施形態、第５実施形態の変形例として構成することもできる。
［第７実施形態］
第７実施形態にかかる化合物半導体装置について、図１１を参照しながら説明する。
【００９９】
本実施形態にかかる化合物半導体装置は、上述の第６実施形態（図９参照）のものとフィールドプレート８とドレイン電極６との間の領域でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなっている点は同一であるが、この領域のＧａＮ系半導体積層構造４上にもゲート絶縁膜９が設けられている点が異なる。なお、図１１では、上述の第６実施形態（図９参照）と同一のものには同一の符号を付している。
【０１００】
つまり、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、フィールドプレート８とドレイン電極６との間の一部の領域でも、ＧａＮ系半導体積層構造４上にゲート絶縁膜９を設け、これがＧａＮ系半導体積層構造４に接するようにしている。つまり、フィールドプレート８とドレイン電極６との間の一部の領域で、ｎ−ＧａＮキャップ層１４Ａが設けられておらず、ゲート絶縁膜９がＧａＮ系半導体積層構造４の表面に露出しているｎ−ＡｌＧａＮ電子供給層３に接している。この場合、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９、１０の界面の数が少なくならないが、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなる。
【０１０１】
このように、上述の第６実施形態の場合と同様に、フィールドプレート８とドレイン電極６との間の領域で、ｎ−ＡｌＧａＮ電子供給層３の上側に接しており、ｎ−ＡｌＧａＮ電子供給層３よりも格子定数の大きいｎ−ＧａＮキャップ層１４Ａを除去することで、この領域の２ＤＥＧの濃度、即ち、キャリア濃度を増加させることができる。これにより、電流コラプス現象を抑制することができ、低オン抵抗を実現することができる。
【０１０２】
このため、本化合物半導体装置は、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３及びｎ−ＧａＮキャップ層１４Ａを含むＧａＮ系半導体積層構造４と、ＧａＮ系半導体積層構造４の上方に設けられたソース電極５、ドレイン電極６及びゲート電極７と、ゲート電極７とドレイン電極６との間に少なくとも一部が設けられたフィールドプレート８と、ＧａＮ系半導体積層構造４の上方に形成された複数の絶縁膜９、１０とを備え、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもｎ−ＧａＮキャップ層１４Ａ（１４）の膜厚が薄くなっているものとなる。ここで、キャップ層１４は、電子供給層（キャリア供給層）３の上側に接しており、電子供給層３よりも格子定数の大きい半導体層である。
【０１０３】
次に、本実施形態にかかるＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法について説明する。
まず、上述の第６実施形態の場合と同様に、図１１（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、例えばＭＯＶＰＥ法を用いて、ｉ−ＧａＮ電子走行層２、図示しないｉ−ＡｌＧａＮスペーサ層、ｎ−ＡｌＧａＮ電子供給層３、ｎ−ＧａＮキャップ層１４Ａを順次堆積させて、ＧａＮ系半導体積層構造４を形成する。
【０１０４】
このようにして、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３及びｎ−ＧａＮキャップ層１４Ａを含むＧａＮ系半導体積層構造４を形成する。
次に、フィールドプレート形成予定領域とドレイン電極形成予定領域との間の領域（ここでは一部の領域）に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えば塩素系ガスを用いたドライエッチングなどによって、フィールドプレート形成予定領域とドレイン電極形成予定領域との間の領域のｎ−ＧａＮキャップ層１４Ａを除去する。なお、ここでは、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で全部除去しているが、これに限られるものではなく、例えば、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で一部残しても良いし、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で全部除去し、さらにｎ−ＡｌＧａＮ電子供給層３を厚さ方向で一部除去しても良い。
【０１０５】
次に、上述の第６実施形態の場合と同様に、図１１（Ｂ）に示すように、全面にＡｌＯ膜（ゲート絶縁膜）９を形成する。
次いで、上述の第６実施形態の場合と同様に、ソース電極形成予定領域及びドレイン電極形成予定領域に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチングや弗素系ガス及び塩素系ガスを用いたドライエッチングなどによって、図１１（Ｃ）に示すように、ソース電極形成予定領域及びドレイン電極形成予定領域のＡｌＯ膜９及びｎ−ＧａＮキャップ層１４Ａを除去する。なお、ここでは、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で全部除去しているが、これに限られるものではなく、例えば、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で一部残しても良いし、ｎ−ＧａＮキャップ層１４Ａを厚さ方向で全部除去し、さらにｎ−ＡｌＧａＮ電子供給層３を厚さ方向で一部除去しても良い。
【０１０６】
続いて、上述の第６実施形態の場合と同様に、ソース電極５、ドレイン電極６、ゲート電極７を形成する。
その後、上述の第６実施形態の場合と同様に、図１１（Ｄ）に示すように、全面にＳｉＮ膜（保護絶縁膜）１０を形成した後、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。
【０１０７】
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる化合物半導体装置によれば、オン抵抗が増加しないようにしながら、耐圧を向上させることができ、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現することができるという利点がある。
【０１０８】
なお、上述の実施形態のものにおいて、上述の第６実施形態の変形例を適用することもできる。
つまり、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜としているが、これらの絶縁膜の材料はこれに限られるものではない。例えば、これらの絶縁膜としては、Ｔａ、Ｔｉ、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒの酸化物、窒化物又は酸窒化物からなる絶縁膜を用いることができる。また、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜として、ＧａＮ系半導体積層構造４上に設ける複数の絶縁膜を、異なる元素からなるものとしているが、これに限られるものではなく、同一の元素からなるものであっても良い。
【０１０９】
また、上述の実施形態では、フィールドプレート８とドレイン電極６との間の一部の領域でｎ−ＧａＮキャップ層１４Ａを除去し、ゲート絶縁膜９がＧａＮ系半導体積層構造４の表面、即ち、ｎ−ＡｌＧａＮ電子供給層３の表面に接するようにしているが、これに限られるものではなく、フィールドプレート８とドレイン電極６との間の少なくとも一部の領域でｎ−ＧａＮキャップ層１４Ａを除去し、ゲート絶縁膜９がＧａＮ系半導体積層構造４の表面に接していれば良い。
【０１１０】
例えば、フィールドプレート８とドレイン電極６との間の全部の領域でｎ−ＧａＮキャップ層１４Ａを除去し、ゲート絶縁膜９がＧａＮ系半導体積層構造４の表面に接するようにしても良い。つまり、フィールドプレート８とドレイン電極６との間の全部の領域を、ｎ−ＧａＮキャップ層１４Ａが設けられていない領域とし、ゲート絶縁膜９によってＧａＮ系半導体積層構造４の表面が覆われるようにしても良い。また、例えば、ｎ−ＧａＮキャップ層１４Ａが設けられていない領域が、フィールドプレート８とドレイン電極６との間の領域からフィールドプレート８の下方の領域まで延びていても良い。
【０１１１】
また、上述の実施形態では、キャップ層１４として、単層のｎ−ＧａＮキャップ層１４Ａを設け、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４（１４Ａ）の膜厚が薄くなるようにしているが、これに限られるものではない。例えばＧａＮ系半導体層を積層させた多層構造のキャップ層１４を設け、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなるようにしても良い。
【０１１２】
例えば図１２（Ｄ）に示すように、上述の第６実施形態の変形例の場合と同様に、キャップ層１４として、ｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ、ｎ−ＧａＮキャップ層１４Ｄを順に積層した３層構造のキャップ層１４を設け、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚を薄くしても良い。ここでは、ＧａＮ系半導体積層構造４の最上層のｎ−ＡｌＧａＮ電子供給層３上に、キャップ層として、ｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ、ｎ−ＧａＮキャップ層１４Ｄを積層した３層構造のキャップ層１４を設け、上側のｎ−ＧａＮキャップ層１４Ｄを、フィールドプレート８とドレイン電極６との間の一部の領域で除去している。なお、中間のキャップ層、即ち、ｉ−ＡｌＮキャップ層１４Ｃを、第１半導体層といい、上側のキャップ層、即ち、ｎ−ＧａＮキャップ層１４Ｄを、第２半導体層ともいう。また、キャップ層は、第１半導体層と、第１半導体層の上側に接する第２半導体層とを含み、第２半導体層は、第１半導体層よりも格子定数が大きければ良い。
【０１１３】
このように、上述の第６実施形態の変形例の場合と同様に、フィールドプレート８とドレイン電極６との間の領域で、中間のｉ−ＡｌＮキャップ層１４Ｃの上側に接しており、中間のｉ−ＡｌＮキャップ層１４Ｃよりも格子定数の大きい上側のｎ−ＧａＮキャップ層１４Ｄを除去することで、この領域の二次元電子ガス（２ＤＥＧ）の濃度、即ち、キャリア濃度を増加させることができる。これにより、さらに電流コラプス現象を抑制することができる。
【０１１４】
なお、ここでは、上側のｎ−ＧａＮキャップ層１４Ｄは、フィールドプレート８とドレイン電極６との間で除去されているが、これに限られるものではなく、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも膜厚が薄くなっていれば良い。なお、「上側のｎ−ＧａＮキャップ層１４Ｄ（第２半導体層）の膜厚が薄くなっている」とは、上側のｎ−ＧａＮキャップ層１４Ｄ（第２半導体層）の膜厚がゼロの場合、即ち、キャップ層１４がない場合も含むものとする。
【０１１５】
ここでは、フィールドプレート８とドレイン電極６との間の一部の領域で、ｎ−ＧａＮキャップ層１４Ｄが設けられておらず、ゲート絶縁膜９がＧａＮ系半導体積層構造４の表面に露出しているｉ−ＡｌＮキャップ層１４Ｃに接している。この場合、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも複数の絶縁膜９、１０の界面の数が少なくならないが、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなる。具体的には、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりも上側のｎ−ＧａＮキャップ層１４Ｄ（第２半導体層）の膜厚が薄くなる。
【０１１６】
なお、ここでは、フィールドプレート８とドレイン電極６との間で上側のｎ−ＧａＮキャップ層１４Ｄを除去することで、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなるようにしているが、これに限られるものではない。例えば、フィールドプレート８とドレイン電極６との間で３層構造のキャップ層１４を除去することで、フィールドプレート８とドレイン電極６との間でゲート電極７の近傍よりもキャップ層１４の膜厚が薄くなるようにしても良い。つまり、ＧａＮ系半導体積層構造４の最上層のｎ−ＡｌＧａＮ電子供給層３上に、ｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ、ｎ−ＧａＮキャップ層１４Ｄを積層した３層構造のキャップ層１４を設け、キャップ層１４を、フィールドプレート８とドレイン電極６との間で除去するようにしても良い。この場合、上述の実施形態の場合と同様に、フィールドプレート８とドレイン電極６との間の領域で、ｎ−ＡｌＧａＮ電子供給層３の上側に接しており、ｎ−ＡｌＧａＮ電子供給層３よりも格子定数の大きいｎ−ＧａＮキャップ層１４Ｂが除去されるため、上述の実施形態の場合と同様の効果がある。なお、下側のキャップ層、即ち、ｎ−ＧａＮキャップ層１４Ｂを、第３半導体層ともいう。また、キャップ層は、第１半導体層と、第１半導体層の上側に接する第２半導体層と、電子供給層３（キャリア供給層）の上側に接する第３半導体層とを含み、第２半導体層は、第１半導体層よりも格子定数が大きく、第３半導体層は、電子供給層３よりも格子定数が大きければ良い。また、上述の実施形態の変形例の場合と同様に、フィールドプレート８とドレイン電極６との間の領域で、中間のｉ−ＡｌＮキャップ層１４Ｃよりも格子定数の大きい上側のｎ−ＧａＮキャップ層１４Ｄが除去されるため、上述の実施形態の変形例の場合と同様の効果がある。
【０１１７】
ところで、上述のような３層構造のキャップ層１４を備えるＭＩＳ型ＧａＮ−ＨＥＭＴは、以下のようにして製造することができる。
つまり、まず、上述の第６実施形態の変形例の場合と同様に、図１２（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、図示しないｉ−ＡｌＧａＮスペーサ層、ｎ−ＡｌＧａＮ電子供給層３を順次堆積させた後、さらにｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ、ｎ−ＧａＮキャップ層１４Ｄを順次堆積させて、ＧａＮ系半導体積層構造４を形成する。
【０１１８】
このようにして、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、ｎ−ＡｌＧａＮ電子供給層３、ｎ−ＧａＮキャップ層１４Ｂ、ｉ−ＡｌＮキャップ層１４Ｃ及びｎ−ＧａＮキャップ層１４Ｄを含むＧａＮ系半導体積層構造４を形成する。
次に、上述の実施形態の場合と同様に、フィールドプレート形成予定領域とドレイン電極形成予定領域との間の領域（ここでは一部の領域）の上側のｎ−ＧａＮキャップ層１４Ｄを除去する。なお、ここでは、上側のｎ−ＧａＮキャップ層１４Ｄを厚さ方向で全部除去しているが、これに限られるものではなく、例えば、上側のｎ−ＧａＮキャップ層１４Ｄを厚さ方向で一部残しても良いし、上側のｎ−ＧａＮキャップ層１４Ｄを厚さ方向で全部除去し、さらにｉ−ＡｌＮキャップ層１４Ｃを厚さ方向で一部除去しても良い。
【０１１９】
次に、上述の実施形態の場合と同様に、図１２（Ｂ）に示すように、全面にＡｌＯ膜（ゲート絶縁膜）９を形成する。
次いで、上述の第６実施形態の変形例の場合と同様に、図１２（Ｃ）に示すように、ソース電極形成予定領域及びドレイン電極形成予定領域のＡｌＯ膜９、ｎ−ＧａＮキャップ層１４Ｄ、ｉ−ＡｌＮキャップ層１４Ｃ及びｎ−ＧａＮキャップ層１４Ｂを除去する。
【０１２０】
続いて、上述の実施形態の場合と同様に、ソース電極５、ドレイン電極６、ゲート電極７を形成する。
その後、上述の実施形態の場合と同様に、図１２（Ｄ）に示すように、全面にＳｉＮ膜（保護絶縁膜）１０を形成した後、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。
【０１２１】
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
［第８実施形態］
第８実施形態にかかる化合物半導体装置について、図１３を参照しながら説明する。
上述の第１実施形態（図１参照）では、高電圧動作時に絶縁膜の界面で電子がトラップされるのを抑制するために、絶縁膜の界面の数を少なくしているのに対し、本実施形態では、絶縁膜の界面の位置を窒化物半導体積層構造の表面から遠ざけている点が異なる。
【０１２２】
このため、本ＭＩＳ型ＧａＮ−ＨＥＭＴは、図１３（Ｄ）に示すように、複数の絶縁膜として、ＧａＮ系半導体積層構造４とゲート電極７との間に設けられたゲート絶縁膜９と、表面を覆う保護絶縁膜１０とを備え、さらに、フィールドプレート８とドレイン電極６との間に位置し、ＧａＮ系半導体積層構造４に接する絶縁膜１５を備える。ここでは、フィールドプレート８とドレイン電極６との間の一部又は全部の領域のＧａＮ系半導体積層構造４とゲート絶縁膜９との間に絶縁膜１５をさらに備える。このように、ＧａＮ系半導体積層構造４の表面は、ゲート電極７の近傍で２つの絶縁膜９、１０が積層された構造によって覆われており、フィールドプレート８とドレイン電極６との間で３つの絶縁膜９、１０、１５が積層された構造によって覆われている。なお、保護絶縁膜１０を、上部絶縁膜ともいう。また、絶縁膜１５を、保護絶縁膜又は下部絶縁膜ともいう。また、図１３では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。
【０１２３】
そして、絶縁膜１５の膜厚が、ゲート絶縁膜９及び保護絶縁膜１０の総膜厚よりも厚くなっている。つまり、フィールドプレート８とドレイン電極６との間に位置し、ＧａＮ系半導体積層構造４に接する絶縁膜１５の膜厚が、フィールドプレート８とＧａＮ系半導体積層構造４との間に位置する絶縁膜９、１０の総膜厚よりも厚くなっている。
ここでは、絶縁膜１５は、ＧａＮ系半導体積層構造４の表面を覆っている。ここでは、絶縁膜１５は、例えばＳｉＮ膜である。
【０１２４】
また、ゲート絶縁膜９は、ＧａＮ系半導体積層構造４及び絶縁膜１５の表面を覆っており、ゲート電極７の直下からソース電極５及びドレイン電極６まで延びている。ここでは、ゲート絶縁膜９は、例えばＡｌＯ膜である。
また、保護絶縁膜１０は、ゲート電極７及びゲート絶縁膜９の表面を覆っており、ゲート電極７の上方からソース電極５及びドレイン電極６まで延びている。ここでは、保護絶縁膜１０は、例えばＳｉＮ膜である。
【０１２５】
上述のように、本ＭＩＳ型ＧａＮ−ＨＥＭＴでは、フィールドプレート８とドレイン電極６との間の一部又は全部の領域のＧａＮ系半導体積層構造４とゲート絶縁膜９との間に絶縁膜１５を設けることで、フィールドプレート８とドレイン電極６との間で絶縁膜の界面の位置をＧａＮ系半導体積層構造４の表面から遠ざけている。これにより、高電圧動作時に複数の絶縁膜９、１０、１５の界面で電子がトラップされてしまうのを抑制することができる。つまり、高電圧動作時に複数の絶縁膜９、１０、１５の界面でのトラップ密度を減少させることができる。また、複数の絶縁膜９、１０、１５の界面にトラップされた電子の影響を小さくすることができる。
【０１２６】
次に、本実施形態にかかるＭＩＳ型ＧａＮ−ＨＥＭＴの製造方法について説明する。
まず、上述の第１実施形態の場合と同様に、図１３（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２、図示しないｉ−ＡｌＧａＮスペーサ層、ｎ−ＡｌＧａＮ電子供給層３を順次堆積させて、ＧａＮ系半導体積層構造４を形成する。このようにして、半絶縁性ＳｉＣ基板１上に、ｉ−ＧａＮ電子走行層２及びｎ−ＡｌＧａＮ電子供給層３を含むＧａＮ系半導体積層構造４を形成する。
【０１２７】
次に、図１３（Ｂ）に示すように、フィールドプレート形成予定領域とドレイン電極形成予定領域との間の領域（ここでは一部の領域）にＳｉＮ膜（絶縁膜）１５を形成する。ここでは、ＳｉＮ膜１５の厚さは約１μｍである。
つまり、例えばプラズマＣＶＤ法によって、全面にＳｉＮ膜を形成した後、例えばフォトリソグラフィ技術を用いて、フィールドプレート形成予定領域とドレイン電極形成予定領域との間の領域にレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えばウェットエッチング又はドライエッチングなどによって、フィールドプレート形成予定領域とドレイン電極形成予定領域との間の領域以外の領域のＳｉＮ膜を除去して、ＳｉＮ膜１５を形成する。
【０１２８】
次に、上述の第１実施形態の場合と同様に、図１３（Ｃ）に示すように、全面にＡｌＯ膜（ゲート絶縁膜）９を形成する。ここでは、ＡｌＯ膜９の厚さは約５０ｎｍである。
次いで、上述の第１実施形態の場合と同様に、ソース電極形成予定領域及びドレイン電極形成予定領域のＡｌＯ膜９を除去した後、ソース電極５及びドレイン電極６を形成する。
【０１２９】
次に、上述の第１実施形態の場合と同様に、ゲート電極形成予定領域のＡｌＯ膜９上に、ゲート電極７を形成する。
そして、上述の第１実施形態の場合と同様に、図１３（Ｄ）に示すように、全面にＳｉＮ膜（保護絶縁膜）１０を形成する。ここでは、ＳｉＮ膜１０の厚さは、約２００ｎｍである。
【０１３０】
その後、ゲート電極７とドレイン電極６との間のＳｉＮ膜１０上にフィールドプレート８を形成する。
このようにして、ＭＩＳ型ＧａＮ−ＨＥＭＴを製造することができる。
なお、その他の詳細は、上述の第１実施形態の場合と同様であるため、ここでは説明を省略する。
【０１３１】
したがって、本実施形態にかかる化合物半導体装置によれば、高電圧動作時に複数の絶縁膜９、１０、１５の界面で電子がトラップされてしまうのを抑制することができ、また、複数の絶縁膜９、１０、１５の界面にトラップされた電子の影響を小さくすることができるため、電流コラプスが大きくなり、オン抵抗が増加してしまうのを抑制することができる。つまり、オン抵抗が増加しないようにしながら、耐圧を向上させることができ、高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現することができるという利点がある。
【０１３２】
なお、上述の実施形態のものにおいて、上述の第１実施形態の変形例を適用することもできる。
つまり、上述の実施形態では、絶縁膜１５をＳｉＮ膜とし、ゲート絶縁膜９をＡｌＯ膜とし、保護絶縁膜１０をＳｉＮ膜としているが、これらの絶縁膜の材料はこれに限られるものではない。例えば、これらの絶縁膜としては、Ｔａ、Ｔｉ、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒの酸化物、窒化物又は酸窒化物からなる絶縁膜を用いることができる。また、上述の実施形態では、ゲート絶縁膜９をＡｌＯ膜とし、絶縁膜１５及び保護絶縁膜１０をＳｉＮ膜として、これらの絶縁膜を、異なる元素からなるものとしているが、これに限られるものではなく、同一の元素からなるものであっても良い。
【０１３３】
また、上述の実施形態では、フィールドプレート８とＧａＮ系半導体積層構造４との間に位置する絶縁膜として、ゲート絶縁膜９と、保護絶縁膜１０とを備えるものとしているが、これに限られるものではない。例えば、フィールドプレート８とＧａＮ系半導体積層構造４との間に位置する絶縁膜として、窒化物半導体積層構造４とゲート電極７との間に設けられるゲート絶縁膜９を備えるものとしても良い。つまり、上述の実施形態のものと、上述の第４実施形態のものとを組み合わせても良い。
【０１３４】
また、上述の実施形態では、上述の第１実施形態の変形例として説明しているが、これに限られるものではなく、例えば、上述の第２実施形態、第３実施形態、第５実施形態、第６実施形態、第７実施形態の変形例として構成することもできる。
［その他］
なお、本発明は、上述した各実施形態及び変形例に記載した具体的な構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
【０１３５】
例えば、上述の各実施形態及び変形例の化合物半導体装置を構成する化合物半導体積層構造は、上述の各実施形態及び変形例の窒化物半導体積層構造の具体例に限られるものではなく、他の窒化物半導体積層構造であっても良い。例えば、ゲート絶縁膜を有するＭＩＳ型トランジスタを構成しうる窒化物半導体積層構造であれば良い。また、例えば窒化物半導体を用いた電界効果トランジスタなどの電界効果トランジスタを構成しうる窒化物半導体積層構造であれば良い。なお、窒化物半導体積層構造を半導体エピタキシャル構造ともいう。
【０１３６】
また、例えば、上述の各実施形態及び変形例では、ＳｉＣ基板を用いているが、これに限られるものではなく、例えば、サファイア基板、Ｓｉ基板、ＧａＡｓ基板などの半導体基板等の他の基板を用いても良い。また、上述の各実施形態及び変形例では、半絶縁性の基板を用いているが、これに限られるものではなく、例えば、ｎ型導電性やｐ型導電性の基板を用いても良い。
【０１３７】
また、例えば、上述の各実施形態及び変形例のソース電極、ドレイン電極及びゲート電極の層構造は、上述の各実施形態及び変形例のソース電極、ドレイン電極及びゲート電極の層構造の具体例に限られるものではなく、他の層構造であっても良い。例えば、上述の各実施形態及び変形例のソース電極、ドレイン電極及びゲート電極の層構造は、単層であっても良いし、多層であっても良い。また、上述の各実施形態及び変形例のソース電極、ドレイン電極及びゲート電極の形成方法についても、一例にすぎず、他のいかなる方法によって形成しても良い。
【０１３８】
また、例えば、上述の各実施形態及び変形例では、ソース電極及びドレイン電極のオーミック特性を得るために熱処理を行なっているが、これに限られるものではなく、熱処理を行なわなくてもオーミック特性が得られるのであれば、ソース電極及びドレイン電極のオーミック特性を得るための熱処理は行なわなくても良い。また、上述の各実施形態及び変形例では、ゲート電極に熱処理を施していないが、ゲート電極に熱処理を施しても良い。
【符号の説明】
【０１３９】
１ 半絶縁性ＳｉＣ基板
２ ｉ−ＧａＮ電子走行層
３ ｎ−ＡｌＧａＮ電子供給層
４ ＧａＮ系半導体積層構造
５ ソース電極
６ ドレイン電極
７ ゲート電極
８ フィールドプレート
９ ゲート絶縁膜（ＡｌＯ膜）
１０ 保護絶縁膜（ＳｉＮ膜）
１１ 保護絶縁膜（ＡｌＯ膜）
１２ 保護絶縁膜（ＤＬＣ膜）
１３ ゲートリセス
１４ キャップ層
１４Ａ ｎ−ＧａＮキャップ層
１４Ｂ ｎ−ＧａＮキャップ層
１４Ｃ ｉ−ＡｌＮキャップ層
１４Ｄ ｎ−ＧａＮキャップ層
１５ 絶縁膜
【特許請求の範囲】
【請求項１】
キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造と、
前記窒化物半導体積層構造の上方に設けられたソース電極及びドレイン電極と、
前記窒化物半導体積層構造の上方の前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
前記ゲート電極と前記ドレイン電極との間に少なくとも一部が設けられたフィールドプレートと、
前記窒化物半導体積層構造の上方に形成された複数の絶縁膜とを備え、
前記フィールドプレートと前記ドレイン電極との間で前記ゲート電極の近傍よりも前記複数の絶縁膜の界面の数が少なくなっていることを特徴とする化合物半導体装置。
【請求項２】
前記複数の絶縁膜として、前記窒化物半導体積層構造と前記ゲート電極との間に設けられたゲート絶縁膜と、表面を覆う保護絶縁膜とを備え、
前記保護絶縁膜が、前記フィールドプレートと前記ドレイン電極との間で前記窒化物半導体積層構造に接しており、前記ゲート電極の近傍で前記ゲート絶縁膜に接していることを特徴とする、請求項１に記載の化合物半導体装置。
【請求項３】
前記保護絶縁膜として、複数の保護絶縁膜を備え、
前記複数の保護絶縁膜のうち最も上側の保護絶縁膜が、前記フィールドプレートと前記ドレイン電極との間で前記窒化物半導体積層構造に接しており、前記複数の保護絶縁膜のうち最も下側の保護絶縁膜が、前記ゲート電極の近傍で前記ゲート絶縁膜に接していることを特徴とする、請求項２に記載の化合物半導体装置。
【請求項４】
前記保護絶縁膜として、複数の保護絶縁膜を備え、
前記複数の保護絶縁膜のうち最も上側の保護絶縁膜が、前記フィールドプレートと前記ドレイン電極との間で前記ゲート絶縁膜に接しており、前記複数の保護絶縁膜のうち最も下側の保護絶縁膜が、前記ゲート電極の近傍で前記ゲート絶縁膜に接していることを特徴とする、請求項２に記載の化合物半導体装置。
【請求項５】
キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造と、
前記窒化物半導体積層構造の上方に設けられたソース電極及びドレイン電極と、
前記窒化物半導体積層構造の上方の前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
前記ゲート電極と前記ドレイン電極との間に少なくとも一部が設けられたフィールドプレートと、
前記窒化物半導体積層構造の上方に形成された複数の絶縁膜とを備え、
前記複数の絶縁膜のうち、前記フィールドプレートと前記ドレイン電極との間に位置し、前記窒化物半導体積層構造に接する絶縁膜の膜厚が、前記フィールドプレートと前記窒化物半導体積層構造との間に位置する絶縁膜の総膜厚よりも厚くなっていることを特徴とする化合物半導体装置。
【請求項６】
前記フィールドプレートと前記窒化物半導体積層構造との間に位置する絶縁膜として、前記窒化物半導体積層構造と前記ゲート電極との間に設けられたゲート絶縁膜と、表面を覆う保護絶縁膜とを備えることを特徴とする、請求項５に記載の化合物半導体装置。
【請求項７】
前記フィールドプレートと前記窒化物半導体積層構造との間に位置する絶縁膜として、前記窒化物半導体積層構造と前記ゲート電極との間に設けられたゲート絶縁膜を備えることを特徴とする、請求項５に記載の化合物半導体装置。
【請求項８】
前記窒化物半導体積層構造は、さらにキャップ層を含み、
前記フィールドプレートと前記ドレイン電極との間で前記ゲート電極の近傍よりも前記キャップ層の膜厚が薄くなっていることを特徴とする、請求項１〜７のいずれか１項に記載の化合物半導体装置。
【請求項９】
前記キャップ層は、前記キャリア供給層の上側に接しており、前記キャリア供給層よりも格子定数の大きい半導体層であることを特徴とする、請求項８に記載の化合物半導体装置。
【請求項１０】
前記キャップ層は、第１半導体層と、前記第１半導体層の上側に接する第２半導体層とを含み、
前記第２半導体層は、前記第１半導体層よりも格子定数が大きいことを特徴とする、請求項８に記載の化合物半導体装置。
【請求項１１】
キャリア走行層、キャリア供給層、キャップ層を含む窒化物半導体積層構造と、
前記窒化物半導体積層構造の上方に設けられたソース電極及びドレイン電極と、
前記窒化物半導体積層構造の上方の前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
前記ゲート電極と前記ドレイン電極との間に少なくとも一部が設けられたフィールドプレートと、
前記窒化物半導体積層構造の上方に形成された複数の絶縁膜とを備え、
前記フィールドプレートと前記ドレイン電極との間で前記ゲート電極の近傍よりも前記キャップ層の膜厚が薄くなっていることを特徴とする化合物半導体装置。
【請求項１】
キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造と、
前記窒化物半導体積層構造の上方に設けられたソース電極及びドレイン電極と、
前記窒化物半導体積層構造の上方の前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
前記ゲート電極と前記ドレイン電極との間に少なくとも一部が設けられたフィールドプレートと、
前記窒化物半導体積層構造の上方に形成された複数の絶縁膜とを備え、
前記フィールドプレートと前記ドレイン電極との間で前記ゲート電極の近傍よりも前記複数の絶縁膜の界面の数が少なくなっていることを特徴とする化合物半導体装置。
【請求項２】
前記複数の絶縁膜として、前記窒化物半導体積層構造と前記ゲート電極との間に設けられたゲート絶縁膜と、表面を覆う保護絶縁膜とを備え、
前記保護絶縁膜が、前記フィールドプレートと前記ドレイン電極との間で前記窒化物半導体積層構造に接しており、前記ゲート電極の近傍で前記ゲート絶縁膜に接していることを特徴とする、請求項１に記載の化合物半導体装置。
【請求項３】
前記保護絶縁膜として、複数の保護絶縁膜を備え、
前記複数の保護絶縁膜のうち最も上側の保護絶縁膜が、前記フィールドプレートと前記ドレイン電極との間で前記窒化物半導体積層構造に接しており、前記複数の保護絶縁膜のうち最も下側の保護絶縁膜が、前記ゲート電極の近傍で前記ゲート絶縁膜に接していることを特徴とする、請求項２に記載の化合物半導体装置。
【請求項４】
前記保護絶縁膜として、複数の保護絶縁膜を備え、
前記複数の保護絶縁膜のうち最も上側の保護絶縁膜が、前記フィールドプレートと前記ドレイン電極との間で前記ゲート絶縁膜に接しており、前記複数の保護絶縁膜のうち最も下側の保護絶縁膜が、前記ゲート電極の近傍で前記ゲート絶縁膜に接していることを特徴とする、請求項２に記載の化合物半導体装置。
【請求項５】
キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造と、
前記窒化物半導体積層構造の上方に設けられたソース電極及びドレイン電極と、
前記窒化物半導体積層構造の上方の前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
前記ゲート電極と前記ドレイン電極との間に少なくとも一部が設けられたフィールドプレートと、
前記窒化物半導体積層構造の上方に形成された複数の絶縁膜とを備え、
前記複数の絶縁膜のうち、前記フィールドプレートと前記ドレイン電極との間に位置し、前記窒化物半導体積層構造に接する絶縁膜の膜厚が、前記フィールドプレートと前記窒化物半導体積層構造との間に位置する絶縁膜の総膜厚よりも厚くなっていることを特徴とする化合物半導体装置。
【請求項６】
前記フィールドプレートと前記窒化物半導体積層構造との間に位置する絶縁膜として、前記窒化物半導体積層構造と前記ゲート電極との間に設けられたゲート絶縁膜と、表面を覆う保護絶縁膜とを備えることを特徴とする、請求項５に記載の化合物半導体装置。
【請求項７】
前記フィールドプレートと前記窒化物半導体積層構造との間に位置する絶縁膜として、前記窒化物半導体積層構造と前記ゲート電極との間に設けられたゲート絶縁膜を備えることを特徴とする、請求項５に記載の化合物半導体装置。
【請求項８】
前記窒化物半導体積層構造は、さらにキャップ層を含み、
前記フィールドプレートと前記ドレイン電極との間で前記ゲート電極の近傍よりも前記キャップ層の膜厚が薄くなっていることを特徴とする、請求項１〜７のいずれか１項に記載の化合物半導体装置。
【請求項９】
前記キャップ層は、前記キャリア供給層の上側に接しており、前記キャリア供給層よりも格子定数の大きい半導体層であることを特徴とする、請求項８に記載の化合物半導体装置。
【請求項１０】
前記キャップ層は、第１半導体層と、前記第１半導体層の上側に接する第２半導体層とを含み、
前記第２半導体層は、前記第１半導体層よりも格子定数が大きいことを特徴とする、請求項８に記載の化合物半導体装置。
【請求項１１】
キャリア走行層、キャリア供給層、キャップ層を含む窒化物半導体積層構造と、
前記窒化物半導体積層構造の上方に設けられたソース電極及びドレイン電極と、
前記窒化物半導体積層構造の上方の前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
前記ゲート電極と前記ドレイン電極との間に少なくとも一部が設けられたフィールドプレートと、
前記窒化物半導体積層構造の上方に形成された複数の絶縁膜とを備え、
前記フィールドプレートと前記ドレイン電極との間で前記ゲート電極の近傍よりも前記キャップ層の膜厚が薄くなっていることを特徴とする化合物半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−１７５０１８（Ｐ２０１２−１７５０１８Ａ）
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願番号】特願２０１１−３７９００（Ｐ２０１１−３７９００）
【出願日】平成２３年２月２４日（２０１１．２．２４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願日】平成２３年２月２４日（２０１１．２．２４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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