【課題】ヘテロエピタキシャル成長膜の、応力の緩和と、緩和に伴って発生し表面へ貫通する結晶欠陥の密度の抑制を両立させるために要求される、膜厚に対する制限を低減し、プロセス設計の自由度を向上させる。
【解決手段】半導体基板の製造方法は、第１単結晶半導体１０の上に第２単結晶半導体１２を成長させる成長工程と、第２単結晶半導体１２に阻止層１２ａを形成する阻止層形成工程と、阻止層１２ａよりも深い部分に結晶欠陥１５を発生させて第２単結晶半導体１２に作用する応力を緩和する緩和工程とを含む。阻止層１２ａは、例えば多孔質層で構成され、阻止層１２ａよりも深い部分の結晶欠陥が第２単結晶半導体１２の表面に伝播することを防止する。 （もっと読む）

発明は歪半導体層を有する絶縁体上半導体構造に関する。発明の一実施形態にしたがえば、絶縁体上半導体構造は、ガラスまたはガラス−セラミックを含む第２の層に接合された、半導体材料を含む第１の層を有し、半導体及びガラスまたはガラス−セラミックのＣＴＥは第１の層に引っ張り歪が入るように選ばれる。発明は絶縁体上歪半導体層を作成する方法にも関する。
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【課題】
材料複合体ウェーハの製造方法に関し、特に非均質材料複合体に関し、また特に、異なる物理的特性及び／又は化学的特性、特に異なる熱膨張係数を備えた少なくとも２種類の材料を含む非均質材料複合体に関し、よりよい品質の材料複合体ウェーハ及びより高い製品歩留まりを達成する。
【解決手段】ソース基板に所定の分割領域を形成するステップと、ソース‐ハンドル複合体を形成するためにソース基板をハンドル基板に取り付けるステップと、ソース基板を所定の分割領域において脆弱化するためにソース基板を熱アニールするステップとを含む。本方法は更に、脆弱化された所定の分割領域の物理的な強度を特徴づけている脆弱化の程度を測定するステップを含み、この測定するステップが熱アニールステップの間及び／又は後で実行される。 （もっと読む）

【課題】 緩和ＳｉＧｅ合金層において、積層欠陥およびマイクロツイン等の平面欠陥の形成を抑えるための方法を提供すること。
【解決手段】 平面欠陥密度を低下させた、実質的に緩和したＳｉＧｅ合金層を製造する方法を開示する。本発明の方法は、Ｓｉ含有基板の表面上に歪みＧｅ含有層を形成するステップと、Ｇｅ含有層／Ｓｉ含有基板の界面にまたは界面の下にイオンを注入するステップと、加熱を行って、平面欠陥密度が低下した、実質的に緩和したＳｉＧｅ合金層を形成するステップと、を含む。また、平面欠陥密度が低下したＳｉＧｅ層を有する実質的に緩和したＳｉＧｅ−オン−インシュレータおよびこれを含むヘテロ構造も提供する。 （もっと読む）

レアアース・スカンデートのようなペロブスカイト格子構造を有する絶縁材料の層を含むＳＯＩ（semiconductor on insulator）デバイスである。この絶縁材料（５２）は、この絶縁材料（５２）のすぐ上にダイヤモンド格子を有する半導体材料（５４）を成長させることができる、有効な格子定数を有するように選択される。レアアース・スカンデート絶縁体の例としては、ガドリニウム・スカンデート（GdScO₃）、ジスプロシウム・スカンデート（DyScO₃）、およびガドリニウムとジスプロシウム・スカンデートの合金（Gd_1-xDy_XScO₃）が含まれる。
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【課題】 量子井戸混合（ＱＷＩ）方法に関し、光半導体デバイス生成時にエネルギーバンドギャップを変更して、ＱＷＩ処理を空間的に制御し、複数のバンドギャップをウエハ上と、デバイスと、基板表面に生成する。
【解決手段】 半導体基板表面の第１領域を、ＱＷＩ開始材料を利用してパターニングし、基板に第１の熱処理サイクルを行い、第１領域に第１のバンドギャップを生成し、基板の表面の、第１領域と異なる第２領域を、ＱＷＩ開始材料を利用してパターニングし、基板に第２の熱処理サイクルを行い、第２領域に第２のバンドギャップを生成し、累積バンドギャップを前記第１領域に生成し、累積バンドギャップでは前記第１および第２熱処理サイクルの結果が累積されている。
さらなる工程で累積バンドギャップを追加する。 （もっと読む）

【課題】絶縁体上歪み半導体（ＳＳＯＩ）基板を作製する方法が提供される。
【解決手段】この方法で、歪み半導体は、あらかじめ形成された絶縁体上半導体基板の絶縁体層の上に直接配置された５０ｎｍ未満の厚さを有する薄い半導体層である。本発明のＳＳＯＩ基板を形成する際に、ウエハボンディングは使用されない。 （もっと読む）

Ｓｉ表面（１５）上において分離層（１１）を貫通するウィンドウ（１３）により、Ｓｉ表面（１５）の選択された領域（１２）を画定するステップ、分離層（１１）の一部によってＳｉ表面（１５）から分離されたくぼみ（１４）を分離層（１１）内に画定するステップ、Ｓｉ表面（１５）の選択された領域（１２）の上にＳｉＧｅ層（１６）を成長させることにより、ウィンドウ（１３）内に転位（１７）を形成してＳｉＧｅ層（１６）内のひずみを開放するステップ、及び、分離層（１１）を越えてくぼみ（１４）内に延びるまでＳｉＧｅ層（１６）を更に成長させることにより、くぼみ（１４）内にＳｉＧｅのほぼ転位のない領域（１８）を形成するステップを含む格子チューニング半導体基板形成方法を提供する。必要に応じて、ＳｉＧｅ層（１６）の、分離層（１１）を越えて成長した部分を研磨によって除去し、くぼみ（１４）内のＳｉＧｅのほぼ転位のない領域（１８）をウィンドウ（１３）内のＳｉＧｅ領域から分離することができる。更に、ＳｉＧｅ層（１６）及び分離層（１１）をくぼみ（１４）の近傍を除くＳｉ表面（１５）から除去し、分離層（１１）部分によってＳｉ表面（１５）から分離されたＳｉＧｅのほぼ転位のない領域（１８）をＳｉ表面（１５）上に残すことができる。
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【課題】Ｇｅ含有層の下に生成される多孔質シリコンの層（または領域）を酸化することによりＳｉＧｅオンインシュレータを形成する簡単で直接的な方法を提供すること。
【解決手段】この方法は、正孔を多く含む領域が中に形成されたＳｉ含有基板、およびこのＳｉ含有基板の上のＧｅ含有層を備える構造を提供するステップと、この正孔を多く含む領域を多孔質領域に転換するステップと、実質的に緩和したＳｉＧｅオンインシュレータ材料を提供するために、この多孔質領域を含む構造をアニールするステップとを含む。 （もっと読む）

半導体装置基板上に貫通誘電体層を形成するステップと、貫通誘電体層の上部にトレンチ誘電体層を形成するステップと、貫通誘電体層を露出させるため、トレンチ誘電体層を貫通する溝を形成するステップと、基板を露出させるため、前記溝内の貫通誘電体層に貫通孔を形成するステップと、溝内および前記貫通孔内に半導体材料を形成するステップと、を有する方法を示した。装置基板と、該装置基板の表面に形成された誘電体層と、誘電体層上に形成された、装置基板と相間する結晶構造を有する装置基部と、を有する装置を示した。
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本発明は、半導体材料からなる部分と電気絶縁材料からなる部分とを含み、これらの材料が互いにボンディングされた絶縁体上半導体構造に関する。この半導体材料内には弾性応力が存在する。電機絶縁材料からなる部分は、ＳｉＯ_２の粘度温度Ｔ_{ＧＳｉＯ２}を超える粘度温度Ｔ_Ｇを有する。本発明は、絶縁体上半導体構造を作成する方法にも関する。
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本発明は、第１熱膨張係数および第１熱膨張係数とは異なる第２熱膨張係数をそれぞれ有し、且つ第１および第２組み合わせ面をそれぞれ有する、膜と基板（８５，８２）とが組み合わされてなり、第２基板（８２）にモチーフが形成され、そのモチーフは、第１および第２組み合わせ面と平行な平面において、弾力性または柔軟性がある、構造に関する。 （もっと読む）

【課題】 低欠陥で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を形成する方法を提供することにある。
【解決手段】 この方法は、Ｇｅ拡散に対する抵抗力のあるバリア層の上に存在する第１の単結晶Ｓｉ層の表面上にＧｅ含有層をまず形成するステップを含む。次に、加熱ステップは、最終的なＳｉＧｅ合金の融点に近く、Ｇｅを保持しながら積層欠陥の形成を遅らせる温度で実行される。加熱ステップは、第１の単結晶Ｓｉ層およびＧｅ含有層全体にわたってＧｅの相互拡散を可能にし、それによりバリア層の上に実質的に緩和された単結晶ＳｉＧｅ層を形成する。その上、加熱ステップは最終的なＳｉＧｅ合金の融点に近い温度で実行されるので、緩和の結果として単結晶ＳｉＧｅ層内に存続する欠陥はそこから効率よく消滅される。一実施形態では、加熱ステップは、２時間未満の期間の間、約１２３０〜約１３２０℃の温度で実行される酸化プロセスを含む。この実施形態は、最小表面ピッチングおよび低減されたクロスハッチングを有するＳＧＯＩ基板を提供する。 （もっと読む）

【課題】 ＳｉＧｅ厚さとＧｅ比とひずみ緩和との相互依存を切り離すために格子工学が使用される、ＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板を製作する方法を提供することにある。
【解決手段】 この方法は、選択された平面内格子定数と、選択された厚さパラメータと、選択されたＧｅ含有量パラメータとを有するＳｉＧｅ合金層を有するＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板材料を提供するステップであって、選択された平面内格子定数が一定値を有し、他のパラメータ、すなわち、厚さまたはＧｅ含有量の一方または両方が調整可能な値を有するステップと、選択された平面内格子定数を維持しながら、他のパラメータの一方または両方を最終選択値に調整するステップとを含む。この調整は、どのパラメータが固定され、どのパラメータが調整可能であるかに応じて、薄型化プロセスまたは熱希釈プロセスのいずれかを使用して達成される。 （もっと読む）

本発明は、核生成層（２）、多結晶性または多孔性緩衝層（４）、および支持体基板（６）を含む結晶成長用支持体を提供する。 （もっと読む）

【課題】 コストが低く歩留まりの高い、引っ張り歪みＳＯＩ層を形成するための方法および引っ張り歪みＳＯＩ層の構造を提供する。
【解決手段】 歪みＳｉベースの層を製造するための方法、この層に製造されるデバイス、ならびに、かかる層およびデバイスを含む電子システムを開示する。この方法は、基板上にＳｉＧｅ層をエピタキシャル成長させるステップと、このＳｉＧｅ層において様々なＧｅ濃度を生成するステップを含む。ＳｉＧｅ層内のＧｅ濃度は、Ｇｅ濃度が突然かつ著しく増大する固有のＧｅオーバーシュート・ゾーンを含む。ＳｉＧｅ層上に、Ｓｉベースの層をエピタキシャル堆積させ、これによって引っ張り歪みが与えられる。また、典型的にＳｉまたはＳｉＧｅである歪みＳｉベースの層を、異なるバルク基板または絶縁体に転写可能であることも開示される。 （もっと読む）