【課題】充電速度と効率のバランスのとれたキャパシタ充電装置を提供する。
【解決手段】オフ信号生成部３０は、１次コイル１２に流れる電流が、所定のピーク電流まで増加すると、所定レベルのオフ信号Ｓｏｆｆを出力する。第１オン信号生成部４０は、トランス１０の１次コイル１２の両端の電圧ΔＶが、所定の第１しきい値電圧Ｖｔｈ１まで低下すると、所定レベルの第１オン信号Ｓｏｎ１を出力する。第２オン信号生成部５０は、オフ信号生成部３０から所定レベルのオフ信号Ｓｏｆｆが出力されてから、出力電圧Ｖｏｕｔに応じた監視電圧Ｖｏｕｔ’にもとづき設定されるオフ時間Ｔｏｆｆが経過した後に、所定レベルとなる第２オン信号Ｓｏｎ２を出力する。スイッチング制御部６０は、オフ信号Ｓｏｆｆに応じてスイッチングトランジスタＴｒ１をオフし、第１オン信号Ｓｏｎ１、第２オン信号Ｓｏｎ２に応じてスイッチングトランジスタＴｒ１をオンする。 （もっと読む）

【課題】消費電力が少なく高速化が可能な高効率電源回路を提供すること。
【解決手段】外部信号によりオン／オフする第１のスイッチング素子１１と、第１のスイッチング素子１１の状態に従い負荷に対してエネルギを供給するインダクタ１２と、整流ダイオード１７、平滑コンデンサ１３で構成される高効率電源回路であり、特に、整流ダイオード１７と並列に接続され、第１のスイッチング素子１１と同期して両方向にオン／オフ制御を行う第２のスイッチング素子１４と、整流ダイオード１７ならびに第２のスイッチング素子１４による電圧降下を検出してインダクタ１２に流れる電流の方向を検出して第２のスイッチング素子１４のオン／オフを制御する信号を出力するインバータ構成のＮｃｈディプレッショントランジスタを設けた。第２のスイッチング素子１４のオン／オフを外部から制御するためのロジック回路２７も設けている。 （もっと読む）

【課題】集積回路の省電力化を図ることができると共に集積回路の遅延時間を短縮することができる電源装置の制御回路、電源装置及びその制御方法を提供する。
【解決手段】電圧値がそれぞれ異なる複数の直流電圧ＶＣＣ，ＶＢＧＰ，ＶＢＧＮを出力する電源装置１０の制御回路５０において、複数の直流電圧の内の一つである第１直流電圧ＶＣＣに関連する出力電流Ｉ１を検出し、検出された出力電流Ｉ１に基づいて、第１直流電圧ＶＣＣを除いた少なくとも一つの前記直流電圧を設定する電圧変更部ＳＷ１等を備える。 （もっと読む）

【課題】逆電流の発生を検出してから該逆電流を遮断するまでの遅延時間の短縮を図ることができ、効率を向上させることができる同期整流型スイッチングレギュレータ、同期整流型スイッチングレギュレータの制御回路及び同期整流型スイッチングレギュレータの動作制御方法を得る。
【解決手段】接続部Ｌｘ１の電圧が接地電圧になり逆電流が発生する兆候を検出した場合、又は接続部Ｌｘ１の電圧が接地電圧を超え逆電流の発生を検出した場合は、コンパレータ１１からローレベルの信号が出力されて第３のスイッチング素子Ｍ３をオフさせ、第２のスイッチング素子Ｍ２と接地電圧との接続を遮断するようにし、出力端子ＯＵＴから接地電圧への逆電流をなくすようにした。 （もっと読む）

【課題】大電流・高周波の電源を低損失化することができる半導体装置を提供する。
【解決手段】ハイサイドパワーＭＯＳＦＥＴチップ１０およびローサイドパワーＭＯＳＦＥＴチップ２０とそれらを駆動するドライバＩＣチップ３０が１つの封止体２（封入用絶縁樹脂）に封入された電源用ＭＣＭ１において、ドライバＩＣチップ３０の出力端子とローサイドパワーＭＯＳＦＥＴチップ２０のゲート端子２１、あるいはソース端子２２を接続する配線ＤＬの配線長を、ドライバＩＣチップ３０の出力端子とハイサイドパワーＭＯＳＦＥＴチップ１０のゲート端子１１、あるいはソース端子１２を接続する配線ＤＨの配線長より短くする。 また、本発明は、配線ＤＬの本数を配線ＤＨの本数より多くする。 （もっと読む）

【課題】
従来技術では、充電用の動作と放電用の動作が交互に行われていた。一方で、充電用スイッチと放電用スイッチとを駆動するオペアンプの出力はプラスかマイナスのいずれかに飽和するようになっているため、充放電相互の移行時に、飽和状態からフィードバック領域まで移行する時間が必要となり、その期間は出力が零になるため、波形に歪みが生じるという課題があった。
【解決手段】
回生コンバータと、二次電池と、前記回生コンバータの出力を充電用スイッチ手段で降圧して前記二次電池を充電する降圧コンバータと、前記二次電池の出力を放電用スイッチ手段で昇圧して前記回生コンバータに放電する昇圧コンバータと、前記充電用スイッチ手段と前記放電用スイッチ手段とを切り替える際にオーバーラップして動作させる制御手段とを設けた。 （もっと読む）

【課題】高入力電圧無負荷条件における主スイッチ素子の最小オン時間の確保という制約が無い、同期整流型のスイッチング式のＤＣ−ＤＣコンバータを提供する。
【解決手段】ＤＣ−ＤＣコンバータは、主スイッチ素子１１、整流スイッチ素子１４、インダクタ１２と、及び平滑コンデンサ１３を有するチョッパ回路１と、誤差増幅回路２と、電流検出回路３６、比較回路３２、発振回路３１、ＮＯＲゲート３５、ラッチ回路３４、駆動回路３３、及びデッドタイム調整回路３７を有する制御駆動回路３と、電圧検出回路４を有する。デッドタイム調整回路３７により、出力直流電圧Ｖ_o が大きくなればなるほど整流スイッチ素子１４のデッドタイムを伸ばす。その結果、出力直流電圧Ｖ_o の上昇を抑制する。 （もっと読む）

本発明は、マイクロプロセッサ（ＭＰ）からの出力信号（Ｖ６）を用いて電子構成素子を駆動するための回路装置に関し、制御入力側を備えた電子構成素子と、出力側（Ａ１）から出力信号（Ｖ６）を供給しているマイクロプロセッサ（ＭＰ）とが含まれ、第１のバイポーラトランジスタ（Ｑ５）がベース回路に含まれ、該第１のバイポーラトランジスタ（Ｑ５）のエミッターは、前記マイクロプロセッサ（ＭＰ）の出力側（Ａ１）に結合され、第２のバイポーラトランジスタ（Ｑ７）がエミッタ回路に含まれ、第２のバイポーラトランジスタ（Ｑ７）のベースは、第１のバイポーラトランジスタ（Ｑ５）のコレクタに結合され、さらに第２のバイポーラトランジスタ（Ｑ７）のコレクタは電子構成素子の制御入力側に結合されている。
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【課題】低損失で高効率のゲート駆動回路を提供する。
【解決手段】昇圧を目的とする第１の半導体スイッチ５を駆動するゲート駆動回路１１の内部回路定数を、前記第１の半導体スイッチに対して直列に接続され電源回生を目的とする第２の半導体スイッチ４を駆動するゲート駆動回路１０の内部回路定数に比べて、スイッチング時間が短くなるように設定（選択）することにより、サージ電圧は高くなるが、その代わりにスイッチング損失を低減できるようにし、高効率，低コスト化を実現する。 （もっと読む）

【課題】内部のスイッチングをより高速化することが可能なＤＣ−ＤＣコンバータを提供すること。
【解決手段】駆動用ｐチャネルＭＯＳＦＥＴのドレインと駆動用ｎチャネルＭＯＳＦＥＴのドレインとの接続ノードから第１のスイッチング制御信号を出力する第１のスイッチング制御部と、第１のスイッチング制御信号が供給されるゲートと、２次側のローパスフィルタの入力に接続され得るドレインとを有し、かつ、駆動用ｐチャネルＭＯＳＦＥＴのしきい値電圧の絶対値より大きな絶対値のしきい値電圧を有する出力用ｐチャネルＭＯＳＦＥＴと、第２のスイッチング制御信号を出力する第２のスイッチング制御部と、第２のスイッチング制御信号が供給されるゲートと、２次側のローパスフィルタの入力に接続され得るドレインとを有する出力用ｎチャネルＭＯＳＦＥＴとを具備する。 （もっと読む）

【課題】昇降圧比が大きく電流が双方向で高効率化及び小型化を図るＤＣ／ＤＣコンバータ。
【解決手段】第１巻線５ａ，６ａと第２巻線５ｂ，６ｂとからなる１次巻線５，６と２次巻線５ｃ，６ｃとを各々有するトランスＴ１及びトランスＴ２と、直流電源Ｖｄｃ１とスイッチＱ１とトランスＴ１の第１巻線５ａとの直列回路の両端に接続されるスイッチＱ２と、直流電源Ｖｄｃ１とスイッチＱ３とトランスＴ２の第１巻線６ａとの直列回路の両端に接続されるスイッチＱ４と、スイッチＱ２の両端に接続された、第２巻線５ｂと直流電源Ｖｄｃ２との直列回路と、スイッチＱ４の両端に接続された、第２巻線６ｂと直流電源Ｖｄｃ２との直列回路と、２次巻線５ｃと２次巻線６ｃとの直列回路の両端に接続されるリアクトルＬ３と、Ｑ１とＱ３とを１／２周期の位相差でオン／オフさせ、Ｑ２とＱ４とを１／２周期の位相差でオン／オフさせる制御回路１０とを有する。 （もっと読む）

【課題】 出力トランジスタをより高いスイッチング周波数まで駆動する。
【解決手段】 指令信号ＳｃがＬレベルになると、トランジスタＱ１９がオン、トランジスタＱ２０がオフ、トランジスタＱ２１、Ｑ２２がオンとなり、ＭＯＳＦＥＴＱ１１がオンからオフに移行する。このとき抵抗Ｒ１９によりトランジスタＱ２１のベース電流が制限され、ベース領域に蓄積される電荷が減少する。トランジスタＱ２１にベース電流が流れている時に指令信号Ｓｃが再びＨレベルになった場合、抵抗Ｒ１９、ダイオードＤ１５および抵抗Ｒ２０の存在によりトランジスタＱ２１、Ｑ２２のベース蓄積電荷が短時間で消滅するので、ターンオフ時間が短くなる。 （もっと読む）

スイッチング電源用の制御システムは、動作条件の変化に応答してＰＷＭ信号の位相をシフトさせる。位相は、ＰＷＭ信号を制御する発振器をリセットすることによってシフトさせることができる。位相シフト論理回路は、ＰＷＭ信号が状態をスイッチするときに誤差信号の値を保持する、サンプル・ホールド回路を含むことができる。保持された誤差信号を、好ましくはユーザ構成可能なオフセットを伴って、実時間の誤差信号と比較することができる。位相シフト論理回路の出力を、発振器をリセットするために使用することができる。
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本発明は、セミパッシブ型またはパッシブ型のＲＦＩＤトランスポンダのための蓄積回路装置に関する。公知の回路装置の場合、トランスポンダの制御状態のための蓄積コンデンサが規則的に漏れ電流を介して規定されずに放電されるので、保持時間が周囲温度および製造公差の存在に大きく左右されてしまう。本発明によれば、第１の電気的蓄積手段（Ｃ１）が第１の基準電圧（ＵＲＥＦ１）により充電され、ついで時間ｔにわたり放電手段（ＳＥ）を介して規定どおりに再び放電される。その際にこれに加えて有利であるのは、いわゆるセットリングタイムを短縮し衝突防止手順を加速する目的で、制御状態を保持するための第１の蓄積手段の蓄積状態がスイッチング手段（Ｓ１）により制御されて第２の蓄積手段（Ｃ２）へ転送可能なことである。ここでＣ２＜＜Ｃ１である。
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突入電流制御システムのＭＯＳＦＥＴにおいて生成される突入電流を制御するための方法およびシステムを提供する。ＭＯＳＦＥＴはソース、ゲートおよびドレインを含む。ＭＯＳＦＥＴのドレインにおけるｄＶ／ｄｔは、ＭＯＳＦＥＴがより高速にオンやオフになり得るように、ＭＯＳＦＥＴのゲートとドレインとの間に接続された別個のキャパシタを必要とすることなく、電流制限とは無関係に、ｄＶ／ｄｔの関数として突入電流レベルを設定するように制御される。
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【課題】 主スイッチング素子のスイッチング周波数の高周波化が可能なドライブ回路を提供する。
【解決手段】 ドライブ回路１は、スイッチング制御回路６が制御パルスをスイッチング素子５のゲートに供給し、スイッチング素子５をスイッチング動作させることにより、入力電圧Ｖｉがパルストランス４の一次巻線４ａに断続的に印加され、パルストランス４の二次巻線４ｂにドライブ電圧Ｖｄが誘起される。スイッチング制御回路６の出力がＨレベル出力からハイインピーダンス出力になると、スイッチング素子５がターンオフする。ドライブ電圧Ｖｄは、Ｖｄ＝（Ｖｉｎ−Ｖｄｓ）Ｎ２／Ｎ１であり、ゲート−ソース間電圧Ｖｇｓが立ち下がった時点での初期値が入力電圧Ｖｉ＝Ｖｇｓ＝０，Ｖｄｓ＝０であるためＶｄ＝０となり、ドライブ電圧Ｖｄはこの時点で速やかに立ち下がることとなる。 （もっと読む）

１つ以上の非シリコンベースのスイッチングトランジスタ、及びシリコンベース（例えば、ＣＭＯＳ）の制御器を使用するスイッチモードＤＣ−ＤＣ電力コンバータが開示される。非シリコンベースのスイッチングトランジスタは、必ずしもそれに制限されるとは限らないが、ガリウムヒ素金属半導体電界効果トランジスタのようなIII-V化合物半導体素子、または高電子移動度トランジスタのようなヘテロ構造電界効果型トランジスタを備えることができる。本発明の一実施例によれば、非シリコンベースのスイッチングトランジスタの効果尺度（ＦｏＭ）である“τ_ＦＥＴ”は、本発明のコンバータが、例えばＥＤＧＥ、及びＵＭＴＳのような広帯域幅技術のために考案された無線装置のエンベロープ追跡型増幅回路において使用されることを可能にすると共に、それによって無線装置の効率及びバッテリ貯蓄能力を向上させる。
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ボトム検出回路の誤差や外乱による検出点の乱れによる動作の不安定な点を改善する直流変換装置を提供する。補助スイッチＱ２がオフした後に主スイッチＱ１の最小電圧を検出するボトム検出回路１３と、ボトム検出回路１３の出力に基づき主スイッチＱ１の最小電圧の時刻で主スイッチＱ１をオンさせる理想ゲート信号を生成する理想ゲート信号生成回路２１と、理想ゲート信号生成回路２１で生成された理想ゲート信号と主スイッチＱ１をオンさせた実際のゲート信号との誤差出力を算出する比較回路２２と、比較回路２２の誤差出力に基づき実際のゲート信号による主スイッチＱ１のオン時刻を遅延制御することにより実際のゲート信号を理想ゲート信号に近づけるように制御する第１ディレー回路１４とを備える。
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【課題】 最大デューティＤmaxの制限を緩和して、出力電圧の保持時間を長く延ばすことが可能なスイッチング電源装置を提供する。
【解決手段】 入力電圧Ｖｉが低下して低入力時になると、当該低入力状態を低入力電圧検知手段32が検知し、スイッチ素子31をオフする。オフ期間Ｔoffにリセット電流Ｉｒが流れると、ツェナーダイオード30にツェナー電圧Ｖｚが発生し、ドレイン−ソース間電圧Ｖdsは入力電圧Ｖｉとツェナー電圧Ｖｚの和（Ｖds＝Ｖｉ＋Ｖｚ）となる。従って、ドレイン−ソース間電圧Ｖdsが入力電圧Ｖｉ以上となり、トランス10の一次巻線10ａに入力電圧Ｖｉ以上のリセット電圧Ｖｒを印加することができる。よって、最大デューティＤmaxの制限を緩和して、出力電圧Ｖｏの保持時間を長く延ばすことが可能となる。 （もっと読む）

【課題】電源電圧が低い領域でも速く昇圧でき、動作速度が遅くならない不揮発性メモリ回路を提供すること。
【解決手段】電源電圧を昇圧した電圧を利用してメモリアレイにデータを書き込む不揮発性メモリ回路において、前記不揮発性メモリ内に電源電圧をモニターする電源電圧検出回路と、発信周波数を可変にできる発信器と、前記発信器から出力されるクロック信号を利用して電源電圧を昇圧する昇圧回路を設け、電源電圧が低下したことを検出した時には、前記昇圧回路の発信器のクロック信号の周波数を大きくする構成とした。 （もっと読む）