【課題】 クロック信号に起因するＥＭＩを低減する際、ハザードやスパイクを回避するための回路設計が面倒になることがある。
【解決手段】 クロック制御回路１０において、遅延回路群１００は、入力クロック信号ＩＮを段階的に遅延せしめる第１〜第６３遅延回路２０１〜２６３、および入力クロック信号ＩＮ自体を出力する仮の第０の遅延回路を含む。選択回路３０は、第０から第６３の遅延回路それぞれの出力信号ＤＬＹ０〜ＤＬＹ６３のいずれかを選択する。制御回路４０は、選択回路３０によって選択された出力信号の立ち下がりや立ち上がりを契機とし、選択回路３０によって異なる信号が選択されるよう制御する。これにより、入力クロック信号ＩＮに対し段階的に遅延されたクロック信号を順に出力することができ、入力クロック信号ＩＮと周期が異なる信号を出力できる。出力される信号の周波数が変化するため、スペクトルを拡散でき、ＥＭＩを低減できる。 （もっと読む）

【課題】 大きな遅延時間を得ることができると共に、遅延時間をきめ細かく制御することが可能な遅延回路を得る。
【解決手段】 インバータ１〜ｎを複数段直列接続して形成され、各Ｐ−ｃｈトランジスタ１ａ〜ｎａの基板電極に電位ＶＤＤＨを供給し、各Ｐ−ｃｈトランジスタ１ａ〜ｎａのソース電極にスイッチ１ｃ〜ｎｃが接続され、そのソース電極に供給する電位として電位ＶＤＤＨまたは電位ＶＤＤＬを選択可能にされ、また、電位ＶＤＤＨおよび電位ＶＤＤＬのうちの少なくとも一方の電位は調整自在にされたものである。
電位ＶＤＤＨまたは電位ＶＤＤＬの電位調整、およびスイッチ１ｃ〜ｎｃによる電位選択に応じて、Ｐ−ｃｈトランジスタ１ａ〜ｎａに逆バイアスまたは順バイアスをかけ、大きな遅延時間を得ることができると共に、遅延時間をきめ細かく制御することができる。 （もっと読む）

【課題】 音質改善のためユーザーが好みに応じてデジタルオーディオ信号のパルス幅を可変できるようにしたデジタルオーディオ用の信号伝送装置を提供する。
【解決手段】 送信機１から送信されるデジタルオーディオ信号をデジタル受信機が備えるＤＡコンバータ２に伝送するデジタルオーディオ用の信号伝送装置１０において、入力バッファ回路１１０および出力バッファ回路１２０を含み所定の直流電源１３０で動作する伝送器本体１００と、伝送器本体の出力側から引き出されＤＡコンバータに接続される出力ケーブル２００とを備え、入力バッファ回路１１０の波形成形回路（インバータ回路）１１２にて入力パルス波形と所定の閾値電圧との交点を立ち上がり・立ち下がりポイントとして上記デジタルオーディオ信号を立ち上がり・立ち下がり時間が速いパルス波形に波形成形する際、バイアス電圧調整回路１１５により例えばパルス波形の中心電圧を可変としてパルス幅の異なるパルス波形が得られるようにする。 （もっと読む）

【課題】
高速、高精度の動作を実現できるパルス幅変調回路を提供すること。
【解決手段】
本発明にかかるパルス幅変調回路では多相クロック生成回路２によって基準クロックに基づき多相クロック信号を生成する。そして、入力データと、多相クロック生成回路２によって生成された多相クロック信号とに基づいてパルス幅変調信号を生成する。ここで、多相クロック生成回路２は、位相ロックループ回路を有し、位相ロックループ回路によって生成された中間クロック信号をさらに位相補間することにより多相クロック信号を生成する。 （もっと読む）

【課題】
回路規模を縮小できるとともに、任意のパルス幅の出力パルス信号を生成することができるパルス信号生成回路及びこのパルス信号生成回路を有するＳＲＡＭを提供する。
【解決手段】
データを記憶する記憶回路と、この記憶回路を動作させる駆動回路と、この駆動回路を駆動させるための出力パルス信号を生成するパルス信号生成回路とを有するＳＲＡＭにおいて、パルス信号生成回路は、クロック信号が非アクティブ状態からアクティブ状態に切替わると、出力パルス信号を強制的にアクティブ状態に切替えるアクティブ切替え回路と、クロック信号がアクティブ状態から非アクティブ状態に切替わっても出力パルス信号の状態をそのまま保持する保持回路と、クロック信号の状態に関わらず、切替え信号が非アクティブ状態からアクティブ状態に切替わると、出力パルス信号を強制的に非アクティブ状態に切替える非アクティブ切替え回路とを有することとした。 （もっと読む）

【課題】低い電源電圧で動作し、かつ、高い周波数で発振することができる周波数可変発振回路並びにそれを用いた広い発振周波数範囲を有する位相同期回路及びクロック同期回路を提供すること。
【解決手段】ｐＭＯＳ及びｎＭＯＳトランジスタのゲートを相互に接続して入力端子とし、かつ、ドレインを相互に接続して出力端子とした相補型増幅回路を用いて差動増幅回路及び入出力端子を互いに交叉して接続した正帰還回路を構成し、差動増幅回路の出力端子間に正帰還回路を接続し、前記相補型増幅回路のソース電流を制御するための周波数制御信号をゲートに入力するＭＯＳトランジスタと前記相補型増幅回路とを電源端子と接地端子の間に直列に接続して構成した遅延回路を環状に縦続接続して周波数可変発振回路を構成する。 （もっと読む）

【解決手段】同期回路(例えば、遅延ロックドループ即ちＤＬＬ)の初期化中にクロックのシフトモードを開始及び終了するシステム及び方法が開示されている。初期化の際に、ＤＬＬは、ＦｏｒｃｅＳＬ(Force Shift Left)モード及びＯｎ１ｘモード(即ち、クロックサイクル毎にレフトシフト)に入る。フィードバッククロックは、(システムクロックから順次供給される)リファレンスクロックの位相をトラックし、コース位相検出ウインドウに与えられる前に、最初にコース位相検出器内で遅延される。フィードバッククロックの２つの遅延バージョンが、リファレンスクロックでサンプリングされて、一組の位相情報信号が生成される。それら信号は、その後、アドバンスド等位相(ＡＰＨＥＱ)信号を確立するために使用される。ＡＰＨＥＱ信号は、ＰＨＥＱ(位相等化)位相のオンセットを進め、ＦｏｒｃｅＳＬモード及びＯｎ１ｘモードの終了に使用される。これによって、クロックジッタによる不適切なＦｏｒｃｅＳＬの終了、又はＯｎ１ｘが終了する間におけるフィードバックパスのオーバーシューティングが防止される。不適切なＦｏｒｃｅＳＬの終了及びＯｎ１ｘのオーバーシューティングの問題が避けられることで、ＤＬＬのロッキングタイムはより速くなる。 （もっと読む）

非準静的ＭＯＳ分周回路は、差動入力信号を引き起こすアンテナコイル、アンテナ共振キャパシタ、整流器、電圧制御リング発振器、位相検出器およびループフィルタを含む、位相ロックループ構成を用いる。用いられる全てのトランジスタは、ＰＭＯＳ、ＮＭＯＳ、もしくはＰＭＯＳとＮＭＯＳの両方の、有機ＭＯＳデバイスである。電圧制御発振器は、複数の遅延ステージリング発振器を含む。位相検出器は、個々の発振器ステージ電圧をループフィルタにサンプリングするため、サンプリングスイッチとして接続されたトランジスタを含む。サンプリングトランジスタは、コイルに接続されたゲートを有する。ループフィルタは、ほぼ直流をループ増幅器に、そして電圧制御発振器の遅延制御入力に提供する。この構成は、アンテナ信号周波数と同調し、この約数である、電圧制御発振器周波数をもたらす。サンプリングトランジスタゲートは全て、コイルに接続され、それにより、無線周波数並列共振ネットワークのキャパシタンスの部分となる。トランジスタゲートはそこで、無線周波数信号のレートで、コイル電圧に対して遅延なく、効果的にスイッチする。位相検出有機トランジスタの動作は、トランジスタの非準静的挙動に基づく。非準静的動作は、トランジスタのユニティゲインバンド幅の準静的制限よりもずっと高い周波数における位相検出をもたらす。
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与えられるパルス信号のパルス幅を調整した出力信号を出力するパルス幅調整回路であって、パルス信号を遅延させた第１遅延信号を出力する第１遅延回路と、第１遅延回路と異なる遅延量でパルス信号を遅延させた第２遅延信号を出力する第２遅延回路と、第１遅延回路における遅延量と第２遅延回路における遅延量の差分に応じたパルス幅を有する出力信号を、第１遅延信号と第２遅延信号に基づいて出力する出力部とを備えるパルス幅調整回路を提供する。 （もっと読む）

本発明に係る可変遅延回路は、直列に接続され、基準クロック信号又はデータ信号を順次遅延させる複数段の第１可変遅延素子と、複数段の第１可変遅延素子に並列に接続され、基準クロック信号を遅延させる第２可変遅延素子と、複数段の第１可変遅延素子によって遅延された基準クロック信号の位相を、第２可変遅延素子によって遅延された基準クロック信号の位相とを比較する位相比較器と、位相比較器の比較結果に基づいて、複数段の第１可変遅延素子によって遅延された基準クロック信号の位相を、第２可変遅延素子によって遅延された基準クロック信号の所定のサイクル後の位相と略等しくすべく、複数段の第１可変遅延素子のそれぞれの遅延量を制御する遅延量制御部とを備える。 （もっと読む）

本発明は、クロック信号入出力装置（１、１０１）に加えて、クロック信号補正方法に関するものである。本発明の方法では、クロック信号（ｃｌｋ）または該クロック信号から得られた信号を、上記装置に入力し、分周器（４、１０４）に伝送し、分周器（４、１０４）から出力された信号、または、該信号から得られた信号（ｃｌｋ２）を、信号積分器（６、１０６）に伝送し、該信号積分器（６、１０６）から出力されるか、または、該信号から得られた信号（Ｉ２）を、第１信号比較回路（８、１０８ｂ）に伝送する。さらに、分周器（４、１０４）から出力された信号、または、該信号から得られた信号（ｃｌｋ２）を、第２信号比較回路（９、１０９ａ）に伝送し、クロック信号用の入出力装置（１）は、第１信号比較回路（８、１０８）から出力された、または、該信号から得られた信号（ｒＩｃｌｋ）に応じて、および、第２信号比較回路（９、１０９ａ）から出力された、または、該信号から得られた信号（ｒｃｌｋ）に応じて、クロック出力信号（ｃｌｋ５０）を出力するための、信号出力回路（１１、１１１）を備えている。
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例えば遅延ロックループ（ＤＬＬ）回路において、位相を微調整するための技術および回路構成を提供する。１つまたは複数の遅延素子を電流源の出力ノードと選択的に接続することにより、複数の位相信号を、単一の電流源から生成するようにすることができる。遅延素子は、電流源を切り替えることによって生成される信号のタイミングを変更するようにすることができる。
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分離バッファにおける遅延を制御するシステムを提供する。そのような複数の分離バッファ（５０_１および５０_２）は、複数のラインに単一の信号チャネル（４２）を接続するために用いられ、等しい遅延を提供するように制御される。分離バッファ遅延は、電源電圧または電流を変化させることによって均一になるように制御される。遅延ロックループを形成する単一の遅延制御回路（７０）は、均一な遅延を確保するために各バッファに遅延制御信号を供給する。遅延の制御は各分離バッファの出力電圧を変化させ得るので、一実施形態では、バッファは２つの直列インバータから作成される。一方は可変遅延を有し、第２のインバータは可変遅延なしで固定出力電圧スイングを提供する。必要な回路を低減するために、一実施形態では、可変電源を備えた分離バッファは、分岐の前においてチャネルに提供され、その一方で、固定遅延を有するバッファは各分岐に提供される。
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電圧制御発振回路（１５）内に互いに異なる段数の独立した複数のリング発振回路を設け、セレクタ（２２）により何れか１つのリング発振回路の出力を帰還クロック信号（ＦＢ）として選択的に出力することで、独立しているリング発振回路の出力が常に帰還クロック信号として出力されるようにして、動作速度が高速であってもデューティ比が崩れていない帰還クロック信号を出力でき、入力信号（ＤＬＬＩ）が出力されるまでの遅延時間を任意に調整できるようにする。
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半導体集積回路装置１において、シフトレジスタＳＲ１のフリップフロップＦＦ６４の出力とシフトレジスタＳＲ２のフリップフロップＦＦ６５の入力との間を電気的に接離するトランジスタスイッチＳＷＡと、入力ドライバＤｉｎ２とフリップフロップＦＦ６５の入力との間を電気的に接利するトランジスタスイッチＳＷＢを備える。このとき、シフトレジスタＳＲ１，ＳＲ２を連結するとき、選択信号によってトランジスタスイッチＳＷＡをＯＮとするとともにトランジスタスイッチＳＷＢをＯＦＦとする。 （もっと読む）

複数のブロック３１、３２により構成され、各ブロック３１、３２が独立したクロック回路４１、４２を有し、可変電源１０１により動作する多電源半導体装置において、クロック生成回路１０から複数のブロック３２に供給されるクロック信号に、可変電源１０１の電圧値に基づいて遅延量が変化する可変遅延回路２０を設ける。このことにより、可変電源１０１の電源電圧を変化させた場合でも、ブロック間のクロックスキューが低減される。 （もっと読む）

【課題】半導体集積回路の動作速度を保証すると共に、ダイナミック回路の動作時のピーク電流が単一時間に集約されることを防ぎ、ＥＭＩを抑制することを目的とする。
【解決手段】トランジスタ駆動能力測定回路３３３によりプロセスのばらつきによるトランジスタの駆動能力を測定し、クロックパルス変更回路４４４にて測定結果に基づいてクロックパルスの立ち上がりおよび立ち下りのタイミングを変更することにより、最適なタイミングでダイナミック回路２５１を動作させることができ、半導体集積回路の動作速度の保証を行うことができる。 （もっと読む）

【課題】 電流制御型発振回路４から出力されるクロック８の遅延量を細かく設定する。
【解決手段】 制御電圧１を入力し、この制御電圧１の大きさに対応した可変電流３を出力するＶ／Ｉコンバータ２と、可変電流３を入力し、この可変電流３の大きさに対応した周波数のクロック８を出力する電流制御型発振回路４と、クロック８、及び可変電流３を入力し、この可変電流３の大きさに対応した遅延をクロック８につけて出力する電流制御型遅延回路９とを備えるものとした。 （もっと読む）

【課題】 波形歪みが補正された信号を用いて復調を行うことによりビット誤り率の低いDUTY補正回路を提供する。
【解決手段】 波形の形状を観測することで、波形歪を検出することにより歪補正を行うので、受信マンチェスタ信号のDUTY比が50%を維持できない場合でも本DUTY補正回路を使用することで、補正信号は50％近傍となり、より精度の高い再生クロックを作成することができる。また、精度の高い再生クロックと波形歪みが補正された信号を用いて復調を行うことで、ビット誤り率の低い復調が可能となる。 （もっと読む）

【課題】 外部クロックを用いずにディレイ部を動作することができ、極端に長いパルス幅が必要なときでも回路規模を大きくすることなく構成可能な半導体装置を提供する。
【解決手段】 ディレイパルス発生トリガ信号（ＤＰＴ）を起点にして、所望のパルス幅の時間内に中間キャリー（ＣＡＲＲＹ０，１，２）信号とディレイ出力信号の終期を決定するための最終キャリー信号（ＣＡＲＲＹ ＥＮＤ）を出力するカウンタ５と、カウンタ５からの中間キャリー信号に基づく信号とＤＰＴに基づいてカウンタ５をカウントアップさせるためのカウントアップ信号（ＣＯＵＮＴ ＵＰ）を出力するディレイ回路４を備え、外部クロックを用いずにディレイ出力が得られるようにする。 （もっと読む）