【課題】発振周波数が数ＭＨｚ〜ＧＨｚの高周波用に適用可能であり、かつ消費電力が少ない、定電流回路を用いたパルス発生回路を提供すること。
【解決手段】パルス発生回路は、電源間に定電圧回路１を有し、電流制御素子７と波形発生部９とを直列に接続して、それらを定電圧回路１と並列に接続して構成されている。そして、波形発生部９は、平滑回路２と、水晶発振回路４と、水晶発振回路４からの出力を受けて最終出力波形のデューティ比を調整する出力デューティ調整回路５と、水晶発振回路４の発振波形と最終出力波形との位相差を調整する位相調整回路６と、を並列に接続して構成されている。使用する水晶振動子の周波数によっては、位相調整回路６の替わりに分周回路を並列に接続して構成されている。 （もっと読む）

【課題】インバータ回路のデューティサイクル歪みを改善する。
【解決手段】多段インバータ１００回路は、少なくとも第１、第２、第３ステージ１１０、１２０、１３０を含む。インバータ１００回路の段数をＬ、最後の段と第１ステージのサイズ比をＮとするとき、第ｍステージのサイズと、ｍ段目の一つ前段の第ｍ−１ステージのサイズの比Ｒ_{ｍ，ｍ−１}を、Ｎ^{（１／（Ｌ−１））}より小さくする。 （もっと読む）

【課題】
要求されるデューティ比の同期クロック信号を生成できるか否かの判別が正確に行われるクロック生成回路を提供する。
【解決手段】
クロック生成回路１００において、外部から入力されてきた外部クロック信号Ｓｅｘｔｃｌｋを遅延することにより外部クロック信号Ｓｅｘｔｃｌｋに同期した同期クロック信号Ｓｃｌｋを生成するＤＬＬ回路１１０と、ＤＬＬ回路１１０のデューティ比劣化テスト用にパルス幅を変化させたテスト信号Ｓｔｅｓｔを生成するテスト信号生成回路１２０と、外部クロック信号Ｓｅｘｔｃｌｋおよびテスト信号Ｓｔｅｓｔのうちの一方の信号を選択してＤＬＬ回路１１０に入力する選択回路１３０とを備えたことを特徴とする。 （もっと読む）

【課題】ＤＤＲ／ＤＤＲ１／ＬＰＤＤＲ ＳＤＲＡＭの動作クロックの切り替わりに応じてデータ・ストローブ信号ＤＱＳの位相を好適に調整する。
【解決手段】メモリ・コントローラは、動作周波数レンジの異なる複数のＤＬＬを備え、動作周波数毎にＤＬＬを選択的に使用して動作周波数レンジを切り替えることによって、ＳＤＲＡＭの広い動作クロック範囲に対応する。また、ＤＬＬの他に１以上のＤＬも備え、ＤＬを使用して位相調整を行なうモードと、ＤＬＬを使用して位相調整を行なうモードを有し、ＳＤＲＡＭを低速動作で使用するときには、ＤＬＬを使用せずにＤＬモードで動作させて、消費電力を削減する。 （もっと読む）

【課題】クロック信号のデューティサイクル補正を行うために、確実かつ簡便に実現される技術を提供する。
【解決手段】クロック信号（ＣＬＫ）から第１グループおよび第２グループのｎ個の遅延された各バージョンをそれぞれ生成するために各遅延デバイス（ＤＡ、ＤＢ）を設ける。第１グループの各バージョンでは前側エッジが後側エッジに対して時間増分τだけずつ段階的に遅延し、第２グループの各バージョンでは後側エッジが前側エッジに対して時間増分τだけずつ段階的に遅延する。第１グループの信号が消失する点での遅延増分値の順序数ｘを確定する。第２グループの各信号が発振が消失する点での遅延増分値の順序数ｙを確定する。遅延補正デバイス（ＤＣ）を、ｘ＞ｙまたはｘ＜ｙである場合にクロック信号のパルスの前側エッジまたは後側エッジを（Ｖ＝τ×｜ｘ−ｙ｜／２）だけ遅延して補正クロック信号ＣＬＫ’を得るために制御可能に設ける。 （もっと読む）

【課題】外部のゲート遅延誤差を電源電圧や温度、プロセス変動があっても容易に打ち消すことができ、遅延誤差判明後のＬＳＩ作り直しやＤＬＬとは別の遅延調整機構追加が不要とすることが可能なデジタルＤＬＬ回路を提供する。
【解決手段】遅延指定のための遅延指定値を保持する第１レジスタ１１、ＬＳＩ内部のゲート遅延補正値を指定するための第２レジスタ１２、デジタル制御の可変遅延回路１３、可変遅延回路１３の遅延を第１レジスタ１１の遅延指定値に維持するよう制御を行うように遅延制御値ＤＣＶを生成する制御回路１５、制御回路から出力される遅延制御値ＤＣＶに第２レジスタ１２が保持するゲート遅延補正値ＧＤＣＶを加算し、可変遅延回路１３の制御入力へ出力する加算回路１５を有する。 （もっと読む）

【課題】差動増幅器を介して伝搬する差動クロック信号のデューティサイクル歪みの補正に対する完全に差動的な手法を提供する。
【解決手段】デューティサイクル歪み補正（ＤＣＤＣ）差動増幅器回路／デバイスは、出力線が補正回路に結合される差動増幅器を備える。補正回路は、差動低域フィルタおよび差動補正増幅器を含む。差動補正増幅器の出力は、増幅器の出力にドットバック（ｄｏｔｔｅｄ ｂａｃｋ）される。増幅器の差動出力は、低域フィルタに通され、この低域フィルタは、各差動出力パルスに足し戻される反転された補正電流を生成するために、各補正増幅器のトランジスタを作動させる差動ＤＣ出力信号を供給する。ＤＣＤＣ差動増幅器は、差動出力の中のデューティサイクル歪みの補正に対する完全に差動的な手法を提供する。 （もっと読む）

電子回路が、ループの形に結合された鋸歯状波遅延段（１０ａ〜ｄ）のチェインを有する遅延回路を備えて、例えば発振器を形成する。各段は、積分回路（１０４）、及び積分回路（１０４）に結合された電流変調器（１０６）を備えている。各段は、積分結果が基準電圧によって規定されるレベルに達すると、次の段における遷移をトリガする。相関回路（１０２、３０、３２、３４）は、電流変調器（１０６）への電流、及び鋸歯状波遅延段（１０ａ〜ｄ）用の基準電圧を発生するための電流出力を備えている。基準電圧は、少なくとも一部は共通基準電流源（１０２ｃ）から発生し、これにより、電流変調器（１０６）からの電流中のノイズと基準電圧中のノイズとが、遅延時間に対するこれらノイズの影響が少なくとも部分的に相殺される方法で相関される。
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【課題】遅延セル及びこれを備える遅延ライン回路を提供する。
【解決手段】遅延ライン回路は、直列に連結される複数の遅延セルを備える。前記遅延セルの各々は、第1ないし第3ロジックゲートを備える。第1ロジックゲートは、選択信号に応答して、入力信号に基づいた信号を発生させる。第2ロジックゲートは、選択信号に応答して入力信号に基づいた信号を発生させる。第3ロジックゲートは、リターン信号または第2ロジックゲートの出力信号に基づいた信号を発生させる。第1ないし第3ロジックゲートは、各々NANDゲートあるいはNORゲートであり得る。本発明によれば、遅延セルあるいは遅延ライン回路の出力信号の特性、特に、デューティー特性が改善される。 （もっと読む）

【課題】入力される複数の信号の位相を補償し、これら信号の位相の単調増加性を向上する位相調整回路の実現する。
【解決手段】位相調整回路は、第１から第ｎの二位相調整回路（１０）を備えている。各二位相調整回路（１０）は、入力された二つの信号の論理和を演算する第１の論理回路（１０５）、論理積を演算する第２の論理回路（１０７）、第２の論理回路（１０７）と同等の信号遅延量を有し、第１の論理回路（１０５）の出力信号を遅延させる第１の遅延回路（１０８）、及び第１の論理回路（１０５）と同等の信号遅延量を有し、第２の論理回路（１０７）の出力信号を遅延させる第２の遅延回路（１０６）を備えている。ここで、二つの二位相調整回路（１０）の出力信号は、次段の二位相調整回路（１０）の入力信号となる。 （もっと読む）

【課題】遅延固定ループでコース遅延時間とファイン遅延時間とを別に制御して、高周波数動作を行うと共に、ジッタを低減できる遅延固定ループを提供すること。
【解決手段】プリ遅延ラインとポスト遅延ラインとを直列に接続して、各々のコース遅延を有し、立ち上がりクロックと立下りクロックとの位相比較により、遅延ラインの動作を制御する遅延ライン制御部を備え、デューティーサイクル補正動作の開始時、２つのファイン遅延の動作タイミングを異なるように制御し、プリ遅延ラインの補正に関する情報をポスト遅延ラインに出力して、ポスト遅延ラインで２回の遅延補正が可能なようにすることによって、デューティー補正速度を向上させることができるようにする。 （もっと読む）

【課題】プロセス変動及び電源電圧の変動による遅延時間の変動を補償することが出来る遅延回路を提供する。
【解決手段】通常のＣＭＯＳタイプのインバータ１０，３０と、電源電圧ＶＤＤ端子側に遅延用のＰＭＯＳを追加した変形インバータ２０Ｐ，４０Ｐとを交互に縦続接続した遅延回路に対して、遅延用のＰＭＯＳ２３，４３のゲートに制御信号ＶＰを与える補正回路６０を設けている。補正回路６０は、順方向にダイオード接続されたＰＭＯＳ６１と、このＰＭＯＳ６１のドレインを接地電圧ＶＳＳの端子側に接続する抵抗６２，６３とにより構成され、この抵抗６２，６３間の内部ノードＮ６０から制御信号ＶＰを出力している。これにより、電源電圧ＶＤＤが上昇すると制御信号ＶＰの電圧も上昇し、遅延用のＰＭＯＳ２３，４３のゲート・ソース間電圧が一定に保たれ、ドレイン電流は変化せず遅延時間も一定に保たれる。 （もっと読む）

【課題】ＯＤＴ動作タイミングを容易に調節できる半導体メモリ装置を提供すること。
【解決手段】本発明の半導体メモリ装置は、データ入力パッドと、外部から入力されるＯＤＴ信号を入力されたデコード値に対応するインピーダンス値の選択信号として出力するＯＤＴ動作制御部と、前記インピーダンス値の選択信号に応答しインピーダンス値を調節するためのインピーダンス調整回路部と、内部生成されるＯＤＴ制御信号を、第１タイミングと同じタイミングだけ遅延させて出力するための第１遅延調整部と、前記出力された信号を第２タイミングと同じタイミングだけ遅延させて出力するための第２遅延調整部と、現在の状態が、モジュールの第１ランクと第２ランクのどちらで用いられるのかによって、前記第１遅延調整部の出力または第２遅延調整部の出力を前記ＯＤＴ信号の制御で行うＯＤＴタイミング制御部とを備える。 （もっと読む）

【課題】
入力信号のスルーレートを可変して、出力パルスのデューティ比を変える。
【解決手段】
制御信号に応じて入力信号のスルーレートを可変する第１のインバータ２１と、第１のインバータから出力されたパルス信号を反転する第２のインバータ２２と、第２のインバータ出力からのパルス信号のレベルを平均化する積分器と、記積分器からの出力信号と基準値を比較し、比較結果に応じて制御信号を前記第１のインバータに出力する増幅器２６とを有し、制御信号に応じてスルーレートを可変し、第２のインバータから出力されるパルス波形のデューティ比を可変する。 （もっと読む）

【課題】 クロックスキューを低減し、動作マージンを十分に確保することが可能な半導体集積回路を提供する。
【解決手段】 遅延回路８による遅延時間ＤＬ１とクロックツリー１１による遅延時間ＤＬ１１との和が、遅延回路９による遅延時間ＤＬ２とクロックツリー１２による遅延時間ＤＬ１２との和と等しくなるように、遅延回路８，９の遅延時間ＤＬ１，ＤＬ２が調整される。このように、予め任意に遅延時間をプログラムすることができるプログラマブル遅延回路８，９を設けたことによって、機能ブロック３，４に供給される内部電源電圧Ｖ１，Ｖ２の差が大きい場合でも、機能ブロック３，４間のクロックスキューを低減することができる。したがって、低消費電力の半導体集積回路において、クロックスキューを低減することができ、動作マージンを十分に確保することが可能になる。 （もっと読む）

【課題】ディレイラインのディレイセルの段数に関わらず、ディレイラインを通過させた後の出力信号のデューティの崩れを軽減することができる遅延回路を提供する。
【解決手段】遅延回路は、入力信号の立上りおよび立下りを検出して、そのエッジから所定のパルス幅を持つ検出信号を出力するエッジ検出回路と、検出信号を所定の時間遅延して遅延信号を出力するディレイラインと、遅延信号の立上りだけまたは立下りだけに基づいて、入力信号に略等しい周波数およびデューティを持ち、入力信号がディレイラインによる遅延時間だけ遅延された出力信号を出力する信号再生回路とを備える。 （もっと読む）

【課題】 半導体集積回路の検査において遅延故障検出の容易化を図る。
【解決手段】ゲート１０１〜１１２の中から非インバータ系のゲート１０１〜１０３，１０６，１０８，１１０〜１１２を抽出する。抽出したゲートを出力段の論理を反転したゲート１０１−１〜１０３−１，１０６−１，１０８−１，１１０−１〜１１２−１に置換する。置換したゲートの後段にインバータ１０１−２〜１０３−２，１０６−２，１０８−２，１１０−２〜１１２−２を付加する。データフリップフロップ２０１〜２０４は反転出力ＱＮを後段のＳＩ端子に接続する。このようにして回路内部の伝搬信号のトグル率を向上させる。状態遷移の頻度が高まるので遅延故障検出が容易になる。 （もっと読む）

【課題】簡単な回路構成で、入力信号レートに応じて、デューティサイクルが約５０％に近いクロック信号を生成し得る信号処理装置を提供する。
【解決手段】バーストモードのシリアル信号をパラレル信号に変換したときに得られる入力クロック信号と有効データ識別パルスとを利用して、カウンタ１４２により有効データ識別パルスの入力タイミングから次の有効データ識別パルスの入力タイミングまでの入力クロック信号のクロック数をカウントし、乗算器１４５にてこのカウント値の１／２の値を求め、比較器１４６にてこの１／２の値とカウンタ１４２のカウント値とを比較し、この比較結果に基づきＦＦ回路１４３にて有効データ識別パルス周期の略１／２期間で立ち上がりまた略１／２期間で立ち下がりへ変化する出力クロック信号を生成する。 （もっと読む）

【課題】パルス発生器等から供給されるパルスのデューティ比を補正する回路において、容量を小量化して応答性を向上する。半導体集積回路のチップ面積を小さくする。
【解決手段】ＰＬＬｏｕｔがデューティ比５０％未満だとクロックパルスのデューティ比は５０％を上回る。ＡＶＲ＞Ｖｄｄ／２となってコンパレータ７の出力ＣｏｕｔがＨとなり第２のスイッチング増幅回路８がオンする。コンデンサＣ２によりバイアス信号ＢＩＡＳが高くなる。ＦＥＴ２１の電流制御により出力点Ｑ１の信号のパルス幅が長くなる。クロックパルスのデューティ比が低く補正されて５０％に近付く。コンデンサ２により積分した信号はＦＥＴ２１，２４へのバイアス信号ＢＩＡＳとなるから小電流で済む。コンデンサＣ２の容量を小さくできる。チップ面積を小さくできる。応答性が向上する。 （もっと読む）

【課題】１桁以上時間分解能を向上させることができる微小時間差回路及び時間測定回路を提供する。
【解決手段】所定の基準クロック信号を受け、第１発振周波数を発生する電圧制御発振回路を具える第１位相同期ループ回路と、前記第１位相同期ループ回路と同じ基準クロック信号を受け、前記第１発振周波数と異なる第２発振周波数を発生する電圧制御発振回路を具える第２位相同期ループ回路とを具え、前記第１位相同期ループ回路と前記第２位相同期ループ回路の出力信号の遅延時間差から微小時間を得る。 （もっと読む）