【課題】大容量のメモリを用いずに、露光位置精度をより高精度にするとともに、露光待ち時間をさらに短縮することができるＤ／Ａ変換装置を提供することを目的とする。
【解決手段】複数ビットのデジタルデータが入力され、対応する出力電気信号を出力する第１のＤ／Ａ変換回路１１と、デジタルデータに対する補正コードが入力され、対応する補正電気信号を出力する第２のＤ／Ａ変換回路１２とを有し、第１のＤ／Ａ変換回路１１の出力端子と第２のＤ／Ａ変換回路１２の出力端子が接続され、補正電気信号により出力電気信号を補正するＤ／Ａ変換装置であって、デジタルデータの各ビットごとに第１のＤ／Ａ変換回路１１に関し求められた補正コードを記憶する記憶手段１０５と、デジタルデータの各ビットごとに補正コードを逐次入力して加算し、デジタルデータの全ビットに対する補正コードを出力する演算手段１０７とを有することを特徴とする。 （もっと読む）

【課題】逐次比較型ＡＤ変換器において、コンデンサアレイの各コンデンサに供給した電荷の電荷抜けまたは電荷注入によるＡ／Ｄ変換誤差の低減、比較器のオフセット補正に要する時間の短縮を図る。
【解決手段】サンプリング動作を行う際、入力電圧が負側基準電位付近である場合、入力電圧のデジタル値の最上位ビットを０に確定し、入力電圧が正側基準電圧付近である場合、入力電圧のデジタル値の最上位ビットを１に確定し、２回目以降の比較動作を行う。 （もっと読む）

【課題】半導体集積回路に好適で応答性を改善したカメラ用前処理ＬＳＩのような半導体集積回路装置を提供する。
ラ用前処理ＬＳＩを提供する。
【解決手段】カメラ用前処理ＬＳＩにおける黒レベル変動補償用帰還信号を形成するＤ／Ａ変換回路として、デジタル信号に対応した電流を第１導電型の第１電流源ＭＯＳＦＥＴで形成する。第１導電型の第１差動ＭＯＳＦＥＴと第２導電型の第２差動ＭＯＳＦＥＴのゲート及びドレインをそれぞれ共通に接続して上記デジタル信号を供給する。バイアス電圧が非反転入力端子に入力され、第１差動ＭＯＳＦＥＴの一方のドレインのアナログ電流出力ノードに反転入力端子が接続された差動増幅回路を設け、その出力端子と上記反転入力端子との間に抵抗素子を設けて出力端子からアナログ信号に変換された出力電圧を形成し、上記第１差動ＭＯＳＦＥＴの他方のドレインに上記バイアス電圧と同等の電圧を供給する。 （もっと読む）

【課題】サンプル−ホールド動作とアナログ−ディジタル変換とを２ステップで行う上部及び下部のディジタル化回路を高速化したイメージングシステムを提供する。
【解決手段】一方のディジタル化回路がサンプル−ホールド動作を実行する間に、他方のディジタル化回路がアナログ−ディジタル変換を実行する。サンプル−ホールド回路及びアナログ−ディジタル変換器の追加的な組を用いることによって、前記上部及び下部のディジタル化回路内でインターリーブの動作を行うことによって、イメージングシステムの速度を増加させることができる。 （もっと読む）

【課題】アナログ画素信号を高精度かつ短時間にデジタル変換する。
【解決手段】格子状に配置された複数の画素と、画素を行毎に選択制御する順次走査装置と、前記画素からの画素信号が供給される垂直信号線に接続され、上記垂直信号線からの出力信号もしくはその出力信号をサンプリングした画素出力信号を第１ビット長のアナログ−デジタル変換する第１のアナログ−デジタル変換装置と、該第１のアナログ−デジタル変換装置の変換動作を行った後、上記画素出力信号から上記第１ビット長に対応したアナログ信号を減算した後、第２ビット長のアナログ−デジタル変換を行う第２のアナログ−デジタル変換装置とを有するアナログ−デジタル変換装置とを有し、変換時間を短縮し、素子精度を緩和することができる。 （もっと読む）

【課題】レイアウト面積や消費電流を増加させずに、変換時間を短縮することができるを多入力のＡ／Ｄ変換回路を提供する。
【解決手段】２進カウンタ３０の最上位ビットｂ８が“Ｌ”の時、各入力信号ＩＮｉがサンプル・ホールド部１０でサンプリングされ、各データ保持部５０_ｉに保持されたディジタル信号Ｄｉがセレクタ６０で順次選択されて出力される。最上位ビットｂ８が“Ｈ”になると、各入力信号ＩＮｉはアナログ信号Ａｉとしてホールドされ、ＤＡＣ２０でディジタル信号ＤＩＧに応じて生成される基準電圧ＲＥＦと比較される。比較器５０_ｉから出力される判定信号Ｒｉが“Ｌ”から“Ｈ”に変化すると、その時のディジタル信号ＤＩＧが各データ保持部５０_ｉにディジタル信号Ｄｉとして保持される。 （もっと読む）

【課題】動作の並行性によって、変換速度が１ステージ内で要する時間によって決定されることが可能になる。
【解決手段】パイプライン型アナログ・デジタル変換器は、入力電圧と第１の残差電圧のうちの一方及び第１の基準電圧を受け取り、第１のデジタル信号及び第２の残差電圧を発生する第１のＡＤＣステージを備える。第２のＡＤＣステージは、第１のＡＤＣステージからの第２の残差電圧及び第２の基準電圧を受け取り、第２のデジタル信号を発生する。ここで、第２の基準電圧は、第１の基準電圧より低い。 （もっと読む）

【課題】構成が簡単で安価に実現し得るＡ／Ｄ変換装置を用いて、アナログ信号を高速且つ高精度にデジタル値に変換することのできるＡ／Ｄ変換方法及び装置を提供する。
【解決手段】パルス遅延回路１０を構成する複数の遅延ユニット２に入力信号Ｖｉｎを供給することで、各遅延ユニット２の遅延時間を変調し、クロックＣＫ一周期当たりにパルス信号が通過した遅延ユニット２の個数を数値化することにより、入力信号ＶｉｎをＡ／Ｄ変換する装置において、Ａ／Ｄ変換に用いるパルス位置数値化部１２を複数設ける。各数値化部１２には、単位時間△Ｔ分だけ互いに位相がずれたクロックＣＫ１〜ＣＫ４を入力することで、各数値化部１２で得られる数値データの分解能をＬＳＢの１／ｍ分だけ互いに異なる値に設定し、各数値化部１２で得られた数値データを加算器１４で加算することにより、最終的に得られる数値データＤＴＡの電圧分解能を高める。 （もっと読む）

【課題】高速動作に対応するＡ／Ｄ変換器を得る。
【解決手段】このＡ／Ｄ変換器は、トラックホールド回路１１と、参照電圧生成回路１２と、スイッチドキャパシタ回路１３と、このスイッチドキャパシタ回路１３によりホールドされた電圧を増幅するプリアンプ１４と、このプリアンプ１４の出力に対応したロジックレベルを発生するコンパレータ１５と、このロジックレベルをバイナリコード（ｎビットデジタル出力）に変換するエンコーダ１６とを具備している。スイッチドキャパシタ回路１３を構成するキャパシタが充電されたあとこのキャパシタの充電電荷が変動する場合に、このキャパシタに対して、この電荷変動分だけ再充電する。 （もっと読む）

【課題】ＴＡＤ方式のＡ／Ｄ変換回路において、パルス遅延回路を再起動するまでの待ち時間を短縮して高速な連続動作を可能とすること、更には、高速な連続動作を可能としつつ回路規模を削減すること。
【解決手段】Ａ／Ｄ変換を実行する毎に、休止期間を挿入してパルス遅延回路１０及び周回数カウンタ１３を初期化するため、ラッチ＆エンコーダ１１及びラッチ回路１４が出力する数値データをそのままＡ／Ｄ変換データとして使用することができる。また、パルス遅延回路１０の起動，休止を制御する起動制御信号ＲＲ及び周回数カウンタ１３を初期化するカウンタ初期化信号ＲＣを生成する制御信号生成回路１５は、遅延回路１６と論理回路１７〜１９により構成されたエッジ検出回路からなり、サンプリングクロックＣＫＳの周期より短い休止期間を設定できるため、高速な連続動作が可能となる。 （もっと読む）

【課題】数値デジタル値をパルス密度変調アナログ出力信号に変換するための、待ち時間が短く帯域幅の広い方法およびシステムを実現する。そのような出力信号は、システムクロック周波数にはるかに近いそれらの最低出力周波数を有し、したがって、従来の手法よりも帯域幅が広く、より簡単に実現できる。
【解決手段】デジタル信号をパルス密度変調信号に変換するための方法が提供される。この方法は、第１の数を表すデジタル入力信号を受け取るステップ２２と、第１の数と、変換の時間分解能を定義する数値に等しい所定の数との差を計算して、第２の数を得るステップ１２と、各クロックサイクルで、正または負の数値符号を有する、第１および第２の数の現在総和を計算するステップ１４、１８、２０と、その総和の、変化する数値符号に一部基づく、パルス密度変調信号の部分を生成するステップ１６とを含む。 （もっと読む）

【課題】駆動速度を向上できるようにしたデータ駆動部を提供する。
【解決手段】データの上位ビットに対応して、外部から供給される多数の基準電圧のうち２つの基準電圧を選択するための第１デジタル−アナログ変換部と、前記２つの基準電圧を多数の電圧に分圧し、前記データの下位ビットに対応して、前記２つの基準電圧及び前記分圧された電圧のいずれか１つの電圧をデータ信号として出力端子に供給するための第２デジタル−アナログ変換部とを備え、前記第２デジタル−アナログ変換部は、前記データ信号が供給される前に前記２つの基準電圧の間の中間階調電圧を前記出力端子に供給する。 （もっと読む）

アナログ・デジタル変換器は、基準電圧源により給電される一組の等間隔の基準電圧を供給する抵抗ストリングと、アナログ入力信号を基準電圧と比較するための一組の比較器とを具える。一組のスイッチは、コンポーネント間のミスマッチの影響を軽減するアルゴリズムを実行するために配置および制御される。このスイッチは、基準電圧源と前記抵抗ストリングとの間に配置されるので、比較器に対する基準入力のスイッチングが回避される。抵抗ストリングは好ましくは環状である。変換器は差動信号を処理できる。
（もっと読む）

【課題】差動信号に適格であり極めて高精度で作動する高速アナログ／ディジタルコンバータを提供する。
【解決手段】正の入力端子（１）と、負の入力端子（２）と、正の入力ポート（９_１，９_２，９_３，９_４，９_５）と負の入力ポート（１０_１，１０_２，１０_３，１０_４，１０_５）との間の電圧差を検出する複数の差検出手段（１３_１，１３_２，１３_３，１３_４，１３_５）と、各差検出手段（１３_１，１３_２，・・・，１３_５）の各々の正の入力ポート（９_１，９_２，９_３，９_４，９_５）を正の入力端子（１）と接続している第１の抵抗器（３_１，３_２，３_３，３_４，３_５）と、各差検出手段（１３_１，１３_２，１３_３，１３_４，１３_５）の各々の負の入力ポート（１０_１，１０_２，１０_３，１０_４，１０_５）を負の入力端子（２）と接続している第２の抵抗器（４_１，４_２，４_３，４_４，４_５）とを備える。 （もっと読む）

【課題】 出力電流生成用トランジスタとスイッチング用トランジスタとを備えたスイッチ機能付の電流出力回路において、スイッチング時に出力電流生成用トランジスタのゲート電位が変化し、所望の電流値の出力電流が得られない。
【解決手段】 出力電流生成用トランジスタ１のゲート端子とインバータ回路３の入力端子との間に、出力電流生成用トランジスタ１のサイズに応じた容量値を持つ容量４を接続する。 （もっと読む）

【課題】イメージセンサー用アナログフロントエンドの内部の各回路を新たに回路開発することなく、アナログフロントエンドの動作の高速化を実現する。
【解決手段】アナログフロントエンド２００内のアナログ・デジタル変換部２５０の内部には、第１のマルチプレクサ２０３と、４個のアナログ・デジタル変換器２０４〜２０７と、第２のマルチプレクサ２０８とが備えられる。第１のマルチプレクサ２０３は、イメージセンサー２２０から供給されたアナログ信号を４個のアナログ・デジタル変換器２０４〜２０７の何れか１つに各信号別に分配する。そして、４個のアナログ・デジタル変換器２０４〜２０７では、各々、供給されたアナログ信号をデジタル信号に変換する。変換されたデジタル信号は第２のマルチプレクサ２０８によって、その出力の切り替えが行われる。 （もっと読む）

【課題】 本発明は、サンプルホールドアンプ回路を備え、電源電圧と等しい信号振幅の信号を入力してＡＤ変換することが可能な逐次比較型ＡＤ変換器を提供するを目的とする。
【解決手段】 逐次比較型ＡＤ変換器は、入力アナログ電圧をサンプルホールドし１未満の電圧利得で入力アナログ電圧に比例した内部アナログ電圧を出力端に生成するサンプルホールドアンプ回路と、サンプルホールドアンプ回路の出力端に結合され内部アナログ電圧に応じた電荷を蓄える複数の容量を含み、複数の容量の接続を制御信号に応じて切り換えることにより内部アナログ電圧及び制御信号に応じた比較アナログ電圧を出力端に生成する容量ＤＡ変換器と、容量ＤＡ変換器の出力端に結合され比較アナログ電圧に応じた比較結果信号を出力端に生成する比較器と、比較器の出力端に結合され比較結果信号に応じて制御信号を容量ＤＡ変換器に供給する制御回路を含む。 （もっと読む）

【課題】 ３ステップ以上のＡ／Ｄ変換を高精度に且つ従来よりも短い変換時間で実行する。
【解決手段】 １回目のＡ／Ｄ変換コードｎ１が保持された後、スイッチＳ９とＳ１１とをオフ、スイッチＳ１０をオンにし、スイッチＳ０〜Ｓ７をサンプリング側から基準電圧端子５側またはグランド端子ＧＮＤ側に切り替えて電荷再分配を行う。電荷再分配の終了後、Ａ／Ｄ変換回路２が第２回目の３ビットＡ／Ｄ変換を開始するとともに、スイッチＳ１０をオフにしてホールド動作に移行する。続いて、スイッチＳ１１をオンし、スイッチＳ０〜Ｓ５をサンプリング側に切り替え、スイッチＳ６、Ｓ７をグランド端子側に切り替える。この場合、コンデンサＣＦの初期化は不要である。その後、スイッチＳ１１をオフ、スイッチＳ１０をオンにし、スイッチＳ０〜Ｓ７をサンプリング側またはグランド端子側から基準電圧端子側またはグランド端子側に切り替えて電荷再分配を行う。 （もっと読む）

【課題】 回路規模を縮小でき、セトリング時間を短縮できるA/D変換器を提供する。
【解決手段】 A/D変換器は、電圧発生回路１と、コンパレータ２と、A/D変換制御回路３と、第１〜第５のスイッチＳＷ１〜ＳＷ4と、第１および第２のキャパシタＣ1，Ｃ2とを備えている。電圧発生回路１をUpper_DAC１ａとLower_DAC１ｂに分割して、それぞれ別個のタイミングでアナログ入力電圧ＶAINとの比較動作を行うため、１個のDACのみで比較動作を行う場合や、Upper_DAC１ａとLower_DAC１ｂの間にスイッチを設ける場合と比べて、スイッチの数と抵抗の数を大幅に削減でき、回路規模の縮小化とレイアウト面積の削減が図れる。 （もっと読む）

【課題】インタリーブ方式のディジタル・アナログ変換により、従来と比べて歪が少ない信号を生成するための技術を提供する。
【解決手段】サンプリングレートが同一の２つのＤＡＣ出力をインタリーブする信号発生装置において、インタリーブ信号のスペクトラムを観測しながら、各ＤＡＣの出力オフセットレベル、各ＤＡＣの出力振幅レベル、各ＤＡＣ出力の選択タイミング、および各ＤＡＣの出力更新タイミングを調整し、歪が少ない信号を出力する。 （もっと読む）