【課題】Ｄ／Ａ変換器の出力信号の直線性との乖離による誤差電圧を高精度に補正されたアナログ電圧を得ることができ、テスト時間を短縮できる任意波形発生器および半導体テスト装置を提供する。
【解決手段】同一特性を有し共通のクロックで駆動される粗調整出力系統と微調整出力系統のＤ／Ａ変換器と、粗調整出力系統のＤ／Ａ変換器に入力されるデジタルデータを１クロック分遅らせるタイミング調整手段と、粗調整出力系統のＤ／Ａ変換器の出力誤差電圧を補正する校正データが粗調整出力系統のＤ／Ａ変換器の理論値に対するデジタルデータをアドレスと見立てて微調整出力系統のＤ／Ａ変換器に入力されるデジタルデータとなるように書き込まれたデータ補正部と、粗調整出力系統のＤ／Ａ変換器の出力電圧と微調整出力系統のＤ／Ａ変換器の出力電圧を加算出力する加算器とで構成する。 （もっと読む）

【課題】電圧信号を出力する実質駆動期間が、サイクル動作によって短縮されないデジタルアナログ変換器と該デジタルアナログ変換器を備えたドライバを提供する。
【解決手段】１データ線の駆動に対して第１及び第２のシリアルＤＡＣ（１１０、２１０）と増幅回路（１０）を備え、第１のデータ期間において、第１のシリアルＤＡＣが、第１のデータ期間に入力された第１のデジタル信号を第１の信号に変換し、第２のシリアルＤＡＣが、第１のデータ期間の１つ前のデータ期間に入力されたデジタル信号を変換した信号を保持し、増幅回路が第２のシリアルＤＡＣに保持される信号をデータ線に増幅出力する。第１のデータ期間の後に続く第２のデータ期間においては、第２のシリアルＤＡＣが、第２のデータ期間に入力された第２のデジタル信号を第２の信号に変換し、第１のシリアルＤＡＣが、第１のデータ期間に変換した前記第１の信号を保持し、増幅回路（１０）は第１のシリアルＤＡＣに保持される第１の信号をデータ線に増幅出力する。 （もっと読む）

【課題】より多種類のＤＵＴのテストに柔軟に対応でき、ソフトウェアによる信号処理に比べて格段の高速処理が行えるＬＳＩテスタを実現すること。
【解決手段】アナログ信号波形を出力するＬＳＩの良否をテストするＬＳＩテスタにおいて、被測定対象ＬＳＩ(ＤＵＴ)の出力信号を処理する演算処理部の少なくとも一部がＦＰＧＡによる論理合成で構成されたことを特徴とするもの。 （もっと読む）

【課題】Ａ−Ｄ変換を提供すること。
【解決手段】高い周波数信号のＡ−Ｄ変換に関する改善を開示する。複数のＡ−Ｄ変換器（ＡＤＣ）と分布サンプリング・システム（分布ＳＳ）の使用によって達成される。この組合せによって従来デバイスの使用が可能になり、非常に高い周波数の正確なサンプリングも可能になる。分布ＳＳは、複数のサンプリングに複数のＡＤＣを使用して複数のサンプリングを行い、各サンプリングは一定時間量だけ連続してずれている。各ＡＤＣはＣＰＵを有する。デジタル出力値はすべて同じまたは異なる周波数でのサンプリング結果とすることができる。分布ＳＳの型には、直列接続の複数の細長い配線パターン、直列接続の複数のインバータ対、特定誘電率材料デバイス、及びシーケンサ又はマルチプライヤがある。また、可変サイズ・アパーチャ・ウィンドウ（ＶＳＡＷ）を含み、サンプル・パルスの幅が可変クロック機構により制御される。 （もっと読む）

【課題】アナログ−デジタル変換器システムを提供すること。
【解決手段】複数のアナログ−デジタル変換器が分布サンプリング・システムと共に使用される。複数の変換器と分布サンプリング・システムのこの組合せは、０．１８ミクロンのシリコンの処理などの、従来デバイス処理を使用することを可能にし、また非常に高い周波数の入力信号の正確なサンプリングを可能にする。分布サンプリング・システムは、各サンプリングに異なるＡＤＣを使用して入力信号の複数サンプリングを可能にし、各サンプリングは、先行する最後のサンプリングから特定の時間量だけ連続的にずれている。多数のＡＤＣからの各サンプリングは、組み合わされ、単一の連続的なデジタル出力信号を形成する。分布サンプリング・システムのタイプは、直列に相互接続された多数の細長い配線パターン、特定の誘電率材料デバイス、およびシーケンサまたはマルチプライヤがある。 （もっと読む）

【課題】複数のＡＤ変換器を搭載した場合、回路面積が増大してしまう。
【解決手段】ＡＤ変換システム１００は、複数チャネルの入力アナログ信号を、上位ビットから下位ビットに向けて複数回の変換処理により、それぞれデジタル信号に変換する。第１ＡＤ変換部１０は、初回の変換処理を行う。第２ＡＤ変換部２０、第３ＡＤ変換部３０および第４ＡＤ変換部４０は、第１ＡＤ変換部１０により変換されたビットより下位の残りのビットを、複数回に分けて変換する。第１ＡＤ変換部１０は、第２ＡＤ変換部２０、第３ＡＤ変換部３０および第４ＡＤ変換部４０により共有される。 （もっと読む）

【課題】 サンプル時の増幅器の負荷容量を低減し、高速動作が可能な増幅回路及びそれを用いた増幅回路装置を提供する。
【解決手段】 差動入出力端子と中点電位入力端子とを備えた増幅器１と、差動入力端子におけるサンプル時のオフセット電圧を記憶しホールド時に出力する第１及び第２のオフセット電圧モニタ・出力ブロック15，16と、サンプル時に一対の信号入力端子に接続され、ホールド時に各オフセット電圧モニタ・出力ブロックから出力されるオフセット電圧に切り替えられる一端と、サンプル時に基準電圧に、ホールド時に差動入力端子に切り替えられる他端を有する第１及び第２の入力容量11，12と、差動入力端子に接続された一端と、サンプル時に一対の信号入力端子に、ホールド時に差動出力端子に切り替えられる他端を有する第１及び第２の帰還容量13，14と、サンプル時に増幅器のユニティンゲインを設定する設定部とを備えて増幅回路を構成する。 （もっと読む）

【課題】 ＡＤ変換器から出力された複数ビットの量子化データをデジタル処理する場合におけるビットアラインメントを、高度なタイミング制御技術や、デマルチプレクサ素子のリセット回路を用いることなく実現する。
【解決手段】 ＡＤ変換器の識別不能領域（不感帯）に一致する電位の直流を入力信号としてＡＤ変換器に入力した場合における量子化データのビット分布が、ビットアラインメントが正しく達成されている場合のみ特定の値をとることを利用し、ＡＤ変換器から出力された複数ビットの量子化データについて、各ビット間の相対遅延を１サンプル時刻単位で変化させながら、そのビット分布を計測して、ビット分布が特定の値となる相対遅延量を検索することにより、ビットアラインメントが達成される。 （もっと読む）

【課題】ランプ発生器の精度を良好にする。
【解決手段】制御回路によりランプ発生器を制御してこのランプ発生器がランプ変調されたアナログランプ出力を発生するようにし、各アナログランプ出力に対応するデジタル符号を発生するようにする制御回路と、アナログ入力信号とアナログランプ出力とを受けるように接続された比較回路は、受けたアナログ入力信号がアナログランプ出力に等しくなった際に信号を発生するようにしたアナログ‐デジタル変換器であって、前記ランプ発生器が、ランプ符号を発生する曲線発生器と、このランプ符号から行及び列アドレスとロック信号とを発生させるアドレス回路と、各々が電圧出力を有する複数のユニットセルのアレイであって、行及び列アドレスとロック信号とに基づくアナログランプ出力を発生する当該アレイとを有するようにする。 （もっと読む）

【課題】セトリング時間を短縮したＤ／Ａ変換器を提供すること。
【解決手段】本発明の一態様に係るＤ／Ａ変換器は、抵抗値Ｒ_Ｍの複数の上位ビット用抵抗が直列に接続され、当該複数の上位ビット用抵抗によって、上位ビット用基準電圧を分圧して、入力されたデジタル信号の上位ビットに対応するアナログ信号を出力する上位ビット用ＤＡＣと、前記上位ビット用抵抗の抵抗値Ｒ_Ｍよりも小さい抵抗値Ｒ_Ｓの複数の下位ビット用抵抗が直列に接続され、当該複数の下位ビット用抵抗によって、下位ビット用基準電圧を分圧して、入力されたデジタル信号の下位ビットに対応するアナログ信号を出力する下位ビット用ＤＡＣと、前記上位ビット用ＤＡＣから出力されるアナログ信号と前記下位ビット用ＤＡＣから出力されるアナログ信号とを加算する加算器とを備える。 （もっと読む）

【課題】 トラックアンドホールド回路の歪特性を改善し、高精度なトラックアンドホールド回路を提供する。
【解決手段】 クロック信号生成回路１からのクロック信号に応じてオン／オフ制御され、入力信号の電圧を伝達するトランジスタＭＳと、トランジスタＭＳにより伝達された入力電圧を保持する保持容量ＣＨと、トラックモード時はトランジスタＭＳのボディ電位を入力電圧に応じて変化させるとともに、ホールドモード時はボディ電位を一定に保つよう制御するボディバイアス制御回路２とを備え、トラックモード時においてトランジスタＭＳのオン抵抗の抵抗値が変動するのを防止し入力電圧に依らず一定値を保つことができるようにする。 （もっと読む）

【課題】出力応答時間の短縮を図ることができるＤ／Ａ変換器を提供すること。
【解決手段】第１スイッチ回路１１ａのスイッチ素子ＳＷ０ａ〜ＳＷ１５ａは、第１端子が共通接続されるとともにその第１端子が高電位電源ＶＲＨに接続され、第２スイッチ回路１１ｂのスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂは、第１端子が共通接続されるとともにその第１端子が低電位電源ＶＲＬに接続される。第１分圧回路１２ａの抵抗素子Ｒａは、スイッチ素子ＳＷ０ａ〜ＳＷ１５ａの第２端子間に接続され、第２分圧回路１２ｂの抵抗素子Ｒｂは、スイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂの第２端子間に接続される。制御回路１３は、デジタル信号Ｄ０〜Ｄ３に基づいて、第１スイッチ回路１１ａのスイッチ素子ＳＷ０ａ〜ＳＷ１５ａのうちの１つをオンするとともに第２スイッチ回路１１ｂのスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂのうちの１つをオンするようにした。 （もっと読む）

本発明は、高速アナログデジタル変換器に関し、特に、「フラッシュ」タイプの少なくとも１つの変換段を有する高速アナログデジタル変換器に関する。本発明による変換器は、４つの入力部を備えたＮ個の差動増幅器を用いる。ランクｊの増幅器は、変換される入力電圧Ｖ_ｅｐ−Ｖ_ｅｎを２つの第１の入力部で受信し、２つの他の入力部で基準電位差を受信する。基準電位差は、並列で動作する同一の、かつ高電圧源と低電流源との間で電力を供給される抵抗器ネットワークにおける２つのタップ間で得られる。増幅器用のタップは、それぞれ、第１のネットワークにおけるランクｊのタップＰ_ｊおよびおよび第２のネットワークにおけるランクＮ−ｊ＋１のタップＰ’_{Ｎ−ｊ＋１}である。これは、差動増幅器が、抵抗器ネットワークから取り出された入力電流を消費するという事実による一次および二次非線形効果を低減する。非常に高解像度（１２〜１４ビット）の高速変換器に適用される。 （もっと読む）

【課題】位相余裕が大きく、安定なデータ取込みが可能なＡ／Ｄ変換装置を提供する。
【解決手段】Ａ／Ｄ変換器２２（１）〜２２（４）からデータ信号Ｄａ〜Ｄｄとともにそれぞれ出力されるデータクロックＣａ〜Ｃｄに対して、サンプリング順が奇数番目のデータクロックＣａ、Ｃｃに対してはそのままラッチ回路２６（１）、２６（３）でラッチし、そのラッチ出力を書込許可信号Ｅａ、Ｅｃとして記憶部２８に出力し、偶数番目のデータクロックＣｂ、Ｃｄに対してはその反転出力をラッチ回路２６（２）、２６（４）でラッチし、そのラッチ出力を書込許可信号Ｅｂ、Ｅｄとして記憶部２８に出力し、それぞれのデータに対する記憶処理を行うことで、データクロックの周期の（Ｎ／２＋１）／Ｎの位相余裕を生じさせている。 （もっと読む）

【課題】低消費電力化を図り、従来技術（ＦＳＰＩ）のように、入出力端子間の極性を入れ替えることなくエラー電圧を低減するパイプライン型ＡＤＣの提供。
【解決手段】ｎ番目のステージとｎ＋１番目のステージのローカルＡ／Ｄを構成する回路ブロック４、５間で増幅器（ｏｐ ａｍｐ）を共有し、ｎ番目のステージのサンプリング容量を複数に分割し、複数に分割したｎステージのサンプリング容量の一部（Ｃｆ１２）をｎ＋１番目のステージのサンプリング容量とする。 （もっと読む）

第一および第二デジタル−アナログコンバータＤＡＣ１およびＤＡＣ２の出力が組み合わせ回路の中で結合され複数の識別しきい値を形成するアナログ−デジタルコンバータに関する。これは２もしくはそれ以上のビットが一度の判定で決定されることを可能にする。
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【課題】 演算時間の早いアナログデジタル変換器を提供する。
【解決手段】 外部入力端子１、参照電圧選択部２〜４、キャパシタ群７、第１のスイッチ群８、第２のスイッチ群９、演算増幅部５、冗長ビットを有するサブＡ／Ｄコンバータ６、およびデジタル符号化回路１５を有するＡ／Ｄコンバータとして構成される。
アナログ信号は、キャパシタ群７にサンプリングされ、電荷として保持される。そして、各構成要素を用いて、ＭＤＡＣ演算とＡ／Ｄ変換を繰り返す。この結果、キャパシタ群７に保持された電荷を逃さずにＡ／Ｄ変換を行う。
このように、アナログ信号を最初にサンプリングした電荷を繰り返して用いること、および、演算の冗長性を有することから、正確な演算およびセトリングが必要とならないため、Ａ／Ｄ変換に要する時間を高速化することが可能となる。 （もっと読む）

【課題】 消費電力を増大させることなくＤ／Ａ変換処理に要する時間の短縮化が図られるスイッチトキャパシタ型Ｄ／Ａ変換器を提供する。
【解決手段】 デジタルデータに対応した入力電圧が与えられ、当該入力電圧に応じた電荷量を充電するキャパシタＣｘ、Ｃｙと、入力端子に入力される信号に基づいて生成される増幅信号を個々に独立して出力制御可能な第１増幅出力端子Ｔｏ１及び第２増幅出力端子Ｔｏ２を備える演算増幅器Ａ２１とを有し、変換処理中には第１増幅出力端子Ｔｏ１から増幅信号を出力し、変換処理完了後に第２増幅出力端子Ｔｏ２から増幅信号を出力スイッチＳｗ６を介して出力させる。 （もっと読む）

【課題】 スイッチトキャパシタ回路のスイッチからオンオフ動作時に生じる電荷の注入抽出に起因して生じるＤ／Ａ変換誤差を抑制可能な電荷再分配型のＤ／Ａ変換器を提供する。
【解決手段】 一方端が基準電圧供給ノードＮ１と接続するキャパシタＣ１と、一方端が基準電圧供給ノードＮ２と接続するキャパシタＣ２と、一方端がキャパシタＣ１の他方端と接続し、他方端が出力ノードＮ０と接続するスイッチＳ１と、一方端がキャパシタＣ２の他方端と接続し、他方端が出力ノードＮ０と接続するスイッチＳ２と、一方端が出力ノードＮ０と接続するスイッチＳ３と、一方端がスイッチＳ３の他方端と接続し、他方端が基準電圧供給ノードＮ３と接続するインピーダンス整合用スイッチＳ４を備え、基準電圧供給ノードＮ１〜Ｎ３の何れか１つからディジタル入力信号をシリアル受信し、出力ノードＮ０からディジタル入力信号のデコード結果に対応するＤ／Ａ変換値を出力する。 （もっと読む）

【課題】互いに同じタイミングで反転した信号波形を有する２つのクロック信号を出力するクロック生成装置を提供する。
【解決手段】クロック信号生成装置は、第１、第２及び第３のＤフリップフロップを備え、第１のＤ入力端子への入力信号を出力する第１の出力端子と、第１のＤ入力端子への入力信号を反転出力すると共に、出力を第１のＤ入力端子に入力する第１の反転出力端子とを備え、第２のＤフリップフロップは、第１のＤフリップフロップの第１出力端子からの出力を入力する第２のＤ入力端子と、第２のＤ入力端子への入力信号を第１出力として出力する第２の出力端子とを備え、第３のＤフリップフロップは、第１のＤフリップフロップの第１反転出力端子からの出力を入力する第３のＤ入力端子と、第３のＤ入力端子への入力信号を第２出力として出力する第３の出力端子とを備え、第１出力と第２出力とは互いに同じタイミングで反転した信号波形を有する。 （もっと読む）