【課題】比較回路におけるメタステーブル状態による比較結果の判定時間を、劇的に改善することができる比較回路を提供する。
【解決手段】比較回路を、第１段目比較回路部と第２段目比較回路部の２段構成とする。第１段目比較回路部は、第１のクロックタイミングで動作し、入力信号のレベルと基準レベルとの比較判定結果に応じて、ハイレベルまたはローレベルの出力電圧を比較出力として出力すると共に、比較判定ができない間は、ハイレベルとローレベルの出力電圧の中間値の出力電圧を、比較出力として出力する。第２段目比較回路部は、第１のクロックタイミングより遅れた第２のクロックタイミングで動作し、第１段目比較回路部の比較出力を、前記中間値の出力電圧とは異なる値の比較用電圧と比較し、その比較判定結果に応じて比較出力を出力すると共に、その判定結果の比較出力を自己保持するようにする。 （もっと読む）

【課題】処理時間を効果的に短縮することが可能なＡ／Ｄ変換装置を提供すること。
【解決手段】本発明にかかるＡ／Ｄ変換装置は、アナログ入力Ｖ_ｉｎ２０の電圧を保持するサンプルホールド回路１４と、閾値２５に対応するデジタル値を保存する逐次変換レジスタ１５と、逐次変換レジスタ１５が保存するデジタル値に応じたアナログ電圧を生成するＤ／Ａ変換器１７と、サンプルホールド回路１４が出力するアナログ電圧と、Ｄ／Ａ変換器１７から得られるアナログ電圧とを比較し比較結果を出力する比較器１３と、比較結果に基づいてカウントされたカウント数に応じて判定結果を出力する比較結果カウンタ１２と、判定結果に基づいてコンパレータ機能からＡ／Ｄ変換機能へ移行するための制御を行う制御回路１１とを備え、逐次変換レジスタ１５は、Ａ／Ｄ変換機能動作時には、サンプルホールド回路１４にて保持されたアナログ電圧をデジタル値に逐次変換する。 （もっと読む）

【課題】大振幅の入力信号が入力された後における小振幅入力に対する応答特性を向上させ、かつ、消費電力を低減することができるＡＤ変換器及び比較回路を提供する。
【解決手段】コンパレータ１８の前段に設けられたプリアンプ１７は、ソースがそれぞれ異なる電流源に接続された一対のトランジスタＭＮ１，ＮＭ２と、当該トランジスタＭＮ１，ＮＭ２のソース間に設けられた第１のリセットスイッチＳＷ１とを備える。アンプモードでは、第１のリセットスイッチＳＷ１によりトランジスタＭＮ１，ＮＭ２のソース間を短絡することでトランジスタＭＮ１，ＮＭ２を差動対として用いて差動増幅器を構成する一方、リセットモードでは、第１のリセットスイッチＳＷ１によりトランジスタＭＮ１，ＮＭ２のソース間を開放することでトランジスタＭＮ１，ＮＭ２のそれぞれでソースフォロアを構成する。 （もっと読む）

【課題】新たなＡＤ変換回路の追加を行わずに、評価回路のバラツキの影響を受けにくく正確なテストを簡易にかつ高速に行う。
【解決手段】カメラのオートフォーカス機構を実現するボイスコイルモータＶＣＭを制御するＶＣＭ制御回路２または２Ａが内蔵され、このＶＣＭ制御回路２または２Ａ内のＤＡ変換回路１０１または１０１Ａのテスト出力端子Ｔｏｕｔを複数のカラムＡＤ変換回路４の全部または一部の複数の入力端にそれぞれ接続可能に構成し、出力回路５からのデジタル信号により、このＶＣＭ制御回路２または２ＡのＤＡ変換回路１０１または１０１Ａの性能評価テストを行う。 （もっと読む）

【課題】入力電圧のピーク値を高応答かつ追従性良く検出し、保持すると共に、回路構成が簡単で小型化が可能なピークホールド回路を提供する。
【解決手段】ピーク検出部１０は、入力電圧がピーク検出部１０の出力電圧より大きくなったときにアクティブの信号を出力する比較器１２と、その出力信号によりオンするアナログスイッチ１４と、オン状態のアナログスイッチ１４を介して入力電圧により充電され、かつ、両端電圧がピーク検出部１０の出力電圧となるコンデンサ１５と、を有し、ピークホールド部２０は、Ａ／Ｄ変換器３０のトリガ信号によりオンするアナログスイッチ２１と、オン状態のアナログスイッチ２１を介してピーク検出部１０の出力電圧により充電され、かつ、両端電圧がピークホールド部２０のアナログ出力電圧となるコンデンサ２２と、を備える。 （もっと読む）

【課題】簡便な構成で高分解能と高速応答とを両立することの可能なＤ／Ａ変換器を提供する。
【解決手段】入力データに応じたパルス幅を有するパルス信号を生成するパルス信号生成部と、前記パルス信号を積分することで前記入力データに応じたアナログ信号を生成する積分部とを備えるＤ／Ａ変換器において、前記パルス信号生成部は、前記入力データの上位ビットデータをパルス幅変調することで得られる上位ビットパルス信号と、前記入力データの下位ビットデータをデルタシグマ変調することで得られるビット圧縮信号とを時間領域で加算することで前記パルス信号を生成する。 （もっと読む）

アナログ入力信号からデジタル出力信号を発生するための装置。この装置１０はそれぞれ第１及び第２の周波数帯域４０，５０に存在するアナログ入力信号の第１及び第２の成分を第１及び第２のデジタル信号へ変換するように構成された第１及び第２のＡＤＣ２０ａ，２０ｂを含む第１及び第２の信号経路を備える。第１及び第２の周波数帯域は共通周波数サブ帯域６０が存在するように重畳される。本装置は合成ユニット３０を備えるが、このユニットは、共通周波数サブ帯域における第１及び第２のデジタル信号の信号コンテンツに基づき、共通周波数サブ帯域における第１及び第２の信号経路間の不一致を指示するパラメータを決定し、第１及び第２の信号経路間の不一致を補償するために第１及び第２の補償デジタル信号を発生し、更に、第１及び第２の補償デジタル信号を合成してデジタル出力信号を発生する。 （もっと読む）

【課題】高速処理に対応可能なアナログデジタル変換器を提供する。
【解決手段】デジタル信号に変換されるアナログ信号の電圧値とランプ波とを比較するコンパレータ４と、コンパレータによる比較処理が完了した時点でのカウント値を計数するカウンタ５と、全てのカウンタ５による比較処理が完了した時点を判定する判定回路９とを備えるアナログデジタル変換器であって、判定回路９によって全てのカウンタ５による比較処理が完了したと判定するとアナログデジタル変換処理を終了する。 （もっと読む）

【解決手段】漸次接近法アナログ−デジタル変換器（ＡＤＣ）は、２値で重み付けられたキャパシタアレイ、量子書器、及び制御ブロックを含む。各々のキャパシタの一端は量子化器の入力に接続され、各々のキャパシタの他端はドライバを介して制御ブロックによって制御される。電圧は、サンプリングされ、量子化され、ＡＤＣの出力の最上位ビットとして、保持される。量子化の前記結果に基づき、制御ブロックは、最上位ビットに対応するキャパシタの一端の前記ドライバを切り替える。共通ノードの電圧は、ＡＤＣの出力の第２ビットを取得するため再度サンプリングされる。動作は、ＡＤＣの出力の更なるビットを取得し格納する必要があると、繰り返される。同様の構成やプロセスが、差動ＡＤＣよして記述される。その動作は、非同期であり、準不安定状態が生じた時のみ、そのような状態のための付加時間を割り当てる。 （もっと読む）

【課題】高速かつ高精度でアナログ／デジタル変換を行なうことのできる逐次近似型アナログ／デジタル変換回路を実現する。
【解決手段】アナログ入力信号（Ｖｉｎ）と比較基準アナログ信号の電圧差を容量（１）に充電し、容量の充電電圧をプリアンプ（２）により増幅する。このプリアンプの出力信号をラッチ回路（４）によりラッチするアナログ／デジタル変換回路において、このプリアンプの増幅期間またはラッチ回路のプリアンプ出力ラッチ期間の一方を、下位ビット（比較ステップ１０から１２）において長くする。 （もっと読む）

【課題】簡単な回路構成によって、高速動作時でも高い精度でＡ／Ｄ変換を行なうことができる半導体装置を提供する。
【解決手段】複数のアナログ信号ＡＮ１〜ＡＮ８のうちＡ／Ｄ変換を行なうアナログ信号を選択する第１の信号選択部１１に加えて、第２の信号選択部１３が設けられる。第２の信号選択部１３は、第１の信号選択部１１による信号選択の前にＡ／Ｄ変換するアナログ信号を選択し、第２の信号選択部１３の出力電圧と信号線ＬＡの電圧とが電圧比較部１３によって比較される。この比較の結果に応じて信号線ＬＡが充放電回路１５によって急速に充電または放電されるので、Ａ／Ｄ変換器１２によってＡ／Ｄ変換が開始されるまでの時間を短縮することができる。 （もっと読む）

【課題】ＳＮＲ及びダイナミックレンジを改善できる差分増幅回路を提供し、高精度でかつ高速でＡＤ変換できるＡＤ変換装置を提供する。
【解決手段】差分増幅回路１は、帰還容量を有し、アナログ入力信号を増幅してアナログ出力信号を出力する演算増幅器２０と、演算増幅器２０の入力端子の仮想接地点に接続され、所定の変調制御信号に基づいて、入力される１対のアナログ差動信号のうちの１つの入力信号を交互に選択するように切り替えて出力する変調回路２とを備えて構成される。差分増幅回路１は、所定の入力レベル限定範囲でかつ上記変調制御信号のタイミングで上記仮想接地点の電位から開始するように、上記アナログ入力信号の互いに異なる極性の信号に交互に折り返して増幅する。さらに、ＡＤ変換器３及びデジタル復調回路４を備えてＡＤ変換装置を構成し、もしくはＡＴ変換器７及びデジタル信号処理回路８を備えてＡＤ変換装置を構成する。 （もっと読む）

【課題】複数のアナログ信号をＡ／Ｄ変換する制御装置において、Ａ／Ｄ変換に要する処理時間を低減するＡ／Ｄ変換制御装置を提供する。
【解決手段】Ａ／Ｄ変換にかかる時間が同一性能であり、かつ複数の独立したＡ／Ｄ変換器を実装したマイコンにおいて、あるタイミングで複数のアナログ信号を同時にＡ／Ｄ変換する場合、そのアナログ信号を、それぞれ別のＡ／Ｄ変換器に割付けを行い、同時に複数のＡ／Ｄ変換器を起動させることによって、１回分のＡ／Ｄ変換時間で複数個のＡ／Ｄ変換を行うことが可能となり、処理時間の低減を図ることができる。 （もっと読む）

【課題】高速動作が可能でありながら、消費電力を増大させることがないパイプライン型Ａ／Ｄコンバータを提供することを目的とする。
【解決手段】パイプライン型Ａ／Ｄコンバータのステージが、アナログ入力信号Ｖinをサンプリングするサンプルキャップ３０７ａ、３０７ｂ、多値出力回路３０６、スイッチ３０４ａ、３０４ｃ、３０４ｄと、サンプリングされたＶinを後段の他のステージに転送するスイッチ３０４ｂと、複数の調整スイッチ３０４ｅ〜３０４ｈを備え、この調整スイッチを切替えてサンプル動作を制御する多値出力回路３０６と、を備えたパイプライン型Ａ／Ｄコンバータにおいて、多値出力回路３０６が、Ｖoutがホールド動作の実行後に変動しないタイミングで調整スイッチ３０４ｆ〜３０４ｈを切替える。 （もっと読む）

【課題】逐次比較型Ａ／Ｄ変換器において、オーバーサンプリングを行う場合の処理にかかる時間、ひいてはＡ／Ｄ変換の変換時間を短縮する。
【解決手段】オーバーサンプリングを行う際に、１回目のＡ／Ｄ変換処理では、Ｎ回のステップでアナログ信号についてＮビットのデジタル値を求める。そして、２回目以降のＡ／Ｄ変換処理では、１回目のＡ／Ｄ変換処理で得たＮビットのデジタル値の上位ｎビットについてはＡ／Ｄ変換処理を行わずにそのまま固定とし、（Ｎ−ｎ）ビット以下の下位ビットから、即ちビットの途中からＡ／Ｄ変換を開始する。 （もっと読む）

【課題】高速処理に対応可能なアナログデジタル変換器を提供する。
【解決手段】先のタイミングでアナログデジタル変換がなされた複数のアナログ信号のうち、最大の電圧値を示す電圧値Ｖ_{（Ｎ−１）}よりも所定電圧ｄ（ｄ１、ｄ２）だけ大きな電圧値を初期電圧値（Ｄ_Ｐ、Ｄ_Ｄ）としたダウンカウントのランプ波Ｌ_Ｎを生成する。こうして生成されたランプ波Ｌ_Ｎを利用して後のタイミングでアナログデジタル変換を行なう。 （もっと読む）

【課題】高分解能かつ高速なパルス位相差検出回路及びこれを用いたＡ／Ｄ変換回路を提供すること。
【解決手段】本発明の一態様は、それぞれが等しい遅延量を有する複数の遅延ユニットが直列接続され、入力された第１のパルス信号を遅延して第２のパルス信号として出力する第１の遅延回路と、それぞれが前記遅延量を有する複数の遅延ユニットが直列接続され、且つ、第２のパルス信号が入力される第２の遅延回路と、前記第２のパルス信号に対する遅延量を調整して第３のパルス信号として前記第１の遅延回路に再度入力する第１の遅延調整回路と、前記第３のパルス信号が伝送する前記第１の遅延回路の各遅延ユニットの出力と前記第２のパルス信号が伝送する前記第２の遅延回路の各遅延ユニットの出力とに基づいて、前記第１のパルス信号のパルス到達位置を検出するパルス到達位置検出回路と、を備えることを特徴とするパルス位相差検出回路である。 （もっと読む）

【課題】出力応答時間の短縮を図ることができるＤ／Ａ変換器を提供すること。
【解決手段】第１スイッチ回路１２ａのスイッチ素子ＳＷ０ａ〜ＳＷ１５ａは、第１端子が共通接続されるとともにその第１端子が高電位電源ＶＲＨに接続され、第２スイッチ回路１２ｂのスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂは、第１端子が共通接続されるとともにその第１端子が低電位電源ＶＲＬに接続される。第１分圧回路１３ａの抵抗素子Ｒａは、スイッチ素子ＳＷ０ａ〜ＳＷ１５ａの第２端子間に接続され、第２分圧回路１３ｂの抵抗素子Ｒｂは、スイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂの第２端子間に接続される。制御回路１１は、デジタル信号Ｄ５〜Ｄ０に基づいて、第１スイッチ回路１２ａのスイッチ素子ＳＷ０ａ〜ＳＷ１５ａのうちの１つをオンするとともに第２スイッチ回路１２ｂのスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂのうちの１つをオンする。 （もっと読む）

【課題】判定時間を短くしたコンパレータ回路と，それを有するＡＤＣを提供する。
【解決手段】コンパレータ回路は，入力信号が判定値より大きいか小さいかを示す判定信号を出力する。そして，コンパレータ回路は，入力信号と第１の比較値とを比較し判定結果を有する第１の判定信号を生成する第１のコンパレータと，入力信号と，第１の比較値と異なる第２の比較値とを比較し判定結果を有する第２の判定信号を生成する第２のコンパレータと，第１及び第２の判定信号のうちいずれが先に生成されたかを検出し，先に生成された信号を選択して判定信号として出力する出力選択回路とを有する。 （もっと読む）

【課題】 ＡＤ変換の処理遅延を低減させたＡＤ変換制御装置を提供する。
【解決手段】 ＡＤ変換器１１の起動セットを行ってからＡＤ変換器１１の起動が行われるまで、既にセットしたチャネルとは異なるチャネルについての非同期のＡＤ変換要求があると、ＡＤ変換要求のあった複数のチャネルについてのＡＤ変換を行うのに要する時間を考慮した所定時間後にＡＤ変換が行われるように、ＡＤ変換器１１の起動セットを再度行うＣＰＵ１３を有している。 （もっと読む）