【課題】出力電流を増やすことなくセトリング時間を短縮することが可能なスイッチドキャパシタ利得段、及び、これを用いたパイプライン型Ａ／Ｄ変換器を提供する。
【解決手段】スイッチドキャパシタ利得段は、第１フェーズではサンプル／ホールド回路（キャパシタＣｆ及びＣｓ、並びに、スイッチＳＷａ〜ＳＷｃ）を用いて入力電圧Ｖｉｎのサンプリングを行い、第２フェーズでは増幅器（ＡＭＰ１及びＡＭＰ２）を用いてサンプリング済み入力電圧の増幅出力を行うスイッチドキャパシタ利得段において、入力電圧Ｖｉｎのサンプリング動作時にのみ、前記増幅器のミラー補償を行うミラー補償部（Ｃｍ、ＳＷｇ）を有する構成とする。 （もっと読む）

【課題】入力アナログ電圧とデジタル出力信号との間の精度を向上する。
【解決手段】バックグランドデジタル補正型Ａ／Ｄ変換器は、参照用Ａ／Ｄ変換ユニット１０とメインＡ／Ｄ変換ユニット１３とデジタル補正部１８を具備する。メインＡ／Ｄ変換ユニット１３は高速でＡ／Ｄ変換動作を、参照用Ａ／Ｄ変換ユニット１０は高分解能でＡ／Ｄ変換動作をそれぞれ実行する。メインＡ／Ｄ変換ユニット１３のメインデジタル出力信号と参照用Ａ／Ｄ変換ユニット１０の参照デジタル出力信号はデジタル補正部１８の一方の入力端子と他方の入力端子にそれぞれ供給され、デジタル補正部１８は補正処理デジタル出力信号を出力する。参照用Ａ／Ｄ変換ユニット１０はΣΔＡ／Ｄ変換器２２とナイキストフィルタ２３とを含み、ナイキストフィルタ２３はΣΔアナログデジタル変換器２２の高周波量子化誤差を抑圧する。 （もっと読む）

【課題】 発熱や誤作動などの問題を低減しつつ、信号の読み出しを高速化できる固体撮像装置を提供すること。
【解決手段】 光電変換により生じた信号を出力する複数の画素と、基準信号を発生する基準信号発生部と、任意の画素に基づく信号と基準信号との比較結果に基づいて、任意の画素に基づく信号と、その画素と近接する同色の画素に基づく信号との差分信号に相当するパルス信号を演算する演算部とを備える。 （もっと読む）

【課題】低電圧動作時に適切に動作可能な逐次比較型ＡＤ変換器を提供する。
【解決手段】逐次比較型ＡＤ変換器は、入力電圧と第１の電圧との差に応じた電荷を蓄えた複数の容量素子の接続を切り換え、指定の割合の容量を第２の電圧と中間ノードとの間に接続し、残りの容量を前記中間ノードと第３の電圧との間に接続する容量ＤＡ変換器を含み、第１の電圧は第２の電圧よりも第３の電圧に近く、制御ユニットは、第２の電圧から第３の電圧までの範囲を１：３に分割した点の比較対象電圧よりも入力電圧のほうが前記範囲の中心に近い場合には、容量ＤＡ変換器に対して指定の割合を０．５に設定して最上位ビットを判定してからデジタル値の他のビットを判定し、比較対象電圧よりも入力電圧のほうが前記範囲の中心から遠い場合には、容量ＤＡ変換器に対して指定の割合を０．５に設定した最上位ビットの判定をスキップしてデジタル値のビットを判定する。 （もっと読む）

【課題】
従来のＡＤ変換回路は動作タイミングを適切に制御できないという問題があった。
【解決手段】
入力するアナログ信号とリファレンス電圧との差分を出力する差動アンプと、リファレンス電圧が連続する差動アンプの中間電圧を補間する補間回路と、差動アンプの出力信号および補間回路の出力信号の遅延時間を可変する遅延回路と、遅延回路の出力信号を所定周波数のクロック信号に応じて二値信号に変換する判定回路と、判定回路が出力する二値信号をデジタルデータにエンコードするエンコーダ回路とを有するＡＤ変換回路と、ＡＤ変換回路が出力するデジタル信号を等化して受信データを復号する等化復号回路と、ＡＤ変換回路の変換タイミングを変化させてＡＤ変換回路または等化復号回路の出力信号を評価し、評価結果が予め設定した範囲内となるＡＤ変換回路の変換タイミングを選択する調整回路とを有する。 （もっと読む）

【課題】低消費電力化と高速及び高精度化とを両立する。
【解決手段】本発明に係るサンプルホールド回路５００は、ＳＣ群１００、２００、３００及び４００のそれぞれに対して、複数の入力端子４５〜４８のいずれかの電圧に相当する電荷を当該ＳＣ群に含まれる容量に蓄積させるサンプリング動作と、当該ＳＣ群に含まれる容量に蓄積されている電荷を保持させるホールド動作と、当該ＳＣ群に含まれる容量に蓄積されている電荷を出力端子５１に出力する転送動作とを、サンプリング動作、ホールド動作及び転送動作の順番で実行し、連続する期間のそれぞれにおいて、ＳＣ群１００、２００、３００及び４００ののうち、１つのＳＣ群に対してサンプリング動作を実行し、他の１つのＳＣ群に対してホールド動作を実行し、他の１つのＳＣ群に対して転送動作を実行する。 （もっと読む）

【課題】ＡＤ変換に伴うノイズを低減すると共に、ＡＤ変換時間の短縮を可能とする信号処理方法及び固体撮像装置を提供する。
【解決手段】画素の黒レベルのアナログ信号を読み出す第１ＡＤ変換期間に、前記黒レベルのアナログ信号をＭ回繰り返し読み出して、分周切替回路６８が、Ｍ回繰り返し読み出された前記黒レベルのアナログ信号に応じた各パルス列のパルス数を１／Ｍに分周し、カウンタ回路７０が、１／Ｍに分周された各パルス列のパルス数をカウントする。その後、前記画素の信号レベルのアナログ信号を読み出す第２ＡＤ変換期間に、前記信号レベルの前記アナログ信号を、Ｎ回繰り返し読み出して、分周切替回路６８が、Ｎ回繰り返し読み出された前記信号レベルのアナログ信号に応じた各パルス列のパルス数を１／Ｎに分周し、カウンタ回路７０が、１／Ｎに分周された各パルス列のパルス数をカウントする。前記Ｍ及び前記Ｎは、Ｎ≦Ｍの関係を満たす。 （もっと読む）

【課題】逐次比較型ＡＤ変換器に適したクロックを生成。
【解決手段】クロック生成部11は、クロックRCKが第１の電圧レベルへ遷移するとクロックSCKを第２の電圧レベルへ遷移させ、クロックICKの第１の電圧レベルから第２の電圧レベルへの遷移がｎ回発生するとクロックSCKを第１の電圧レベルへ遷移させる。クロック生成部12は、クロックSCKが第２の電圧レベルへ遷移するとクロックICKを第１の電圧レベルへ遷移させ、比較信号(QP,QN)が互いに異なる電圧レベルへ遷移するとクロックICKを第２の電圧レベルへ遷移させ、比較信号(QP,QN)が互いに同一の電圧レベルへ遷移すると可変遅延時間の経過後にクロックICKを第１の電圧レベルへ遷移させる。遅延制御部13は、クロックRCKの周期に対するクロックSCKの第１の電圧レベル期間の割合が予め定められた割合に近づくようにクロック生成部12の可変遅延時間を制御する。 （もっと読む）

【課題】装置構成に要する費用が嵩んだり、装置が大型化することを防止し、変換周期を短縮する。
【解決手段】Ａ／Ｄ変換装置１０の記憶部１２は、アナログ信号が入力される複数のチャンネルＣＨ１，…，ＣＨｎ毎に対応付けられた複数の基準電圧Ｖｒｅｆを予め記憶する。電圧選択部１３は、記憶部１２に記憶された複数の基準電圧Ｖｒｅｆの何れか１つを選択して基準電圧出力部１４から出力させ、全チャンネルＣＨ１，…，ＣＨｎのＡ／Ｄ変換が完了する毎に基準電圧Ｖｒｅｆの選択を変更して、全て基準電圧Ｖｒｅｆを順次出力させる。Ａ／Ｄ変換器１５は、全ての基準電圧Ｖｒｅｆと全チャンネルＣＨ１，…，ＣＨｎとの組み合わせ毎のデジタル信号のうち、予め記憶部１２に記憶された基準電圧Ｖｒｅｆと各チャンネルとの対応付けに等しい組み合わせのデジタル信号を出力する。 （もっと読む）

【課題】短い収束時間で高精度な校正を可能にするアナログ・デジタル変換器を実現する。
【解決手段】例えば、スプリット構成となる２個のＡＤ変換ブロックＡＤＣ＿ＢＫａ，ＡＤＣ＿ＢＫｂと、その後段に設置され、デジタル自己校正を行う校正ブロックＣＬＢ＿ＢＫとを備える。ＡＤＣ＿ＢＫａ，ＡＤＣ＿ＢＫｂは、ランダム信号生成部ＲＮＧａ，ＲＮＧｂからの乱数信号に応じて所定のアナログ信号を生成する１ビットのＤＡ変換回路ＤＡＣ＿１Ｂａ，ＤＡＣ＿１Ｂｂを備える。ステージ［１］ＳＴＧ１ａ，ＳＴＧ１ｂは、ＤＡＣ＿１Ｂａ，ＤＡＣ＿１Ｂｂからのアナログ信号に応じて残差信号をシフトさせる。３次非線形性校正部ＣＬＢ＿３ＲＤは、当該残差信号におけるシフト前後の差分値を計測し、その差分値が一定となるように校正を行う。 （もっと読む）

【課題】追加的な製造工程の必要な容量素子を用いることなく、高精度で高速のＡ／Ｄ変換を行うことができるＡ／Ｄ変換器の提供を図る。
【解決手段】相補的に動作する正側容量主ＤＡＣ DACPおよび負側容量主ＤＡＣ DACNを有し、差動信号を受け取って上位ビットの変換を担う容量主ＤＡＣと、下位ビットの変換を担う抵抗副ＤＡＣと、前記容量主ＤＡＣを補正する抵抗補正ＤＡＣと、複数の差動回路を有し、前記正側容量主ＤＡＣおよび前記負側容量主ＤＡＣの出力電位を比較する比較器 CMPと、を有するＡ／Ｄ変換器であって、前記正側容量主ＤＡＣおよび前記負側容量主ＤＡＣは、それぞれ最上位の配線層を除く配線層により形成される第１容量素子 CN0', CNO〜CN3を有し、前記比較器は、隣接する前記差動回路CMP1, CMP2の間に設けられ、前記最上位の配線層を含めた配線層により形成される第２容量素子 CC1, CC2を有するように構成する。 （もっと読む）

【課題】Ａ／Ｄ変換時間をビットごとに最適化することで高速Ａ／Ｄ変換を図ることが可能な逐次比較型Ａ／Ｄコンバータ、および逐次比較型Ａ／Ｄ変換方法を提供すること。
【解決手段】下位ビットの比較電圧を出力する抵抗部を備える。サンプリング期間には、抵抗部は（１／２^Ｘ）分圧の比較電圧を出力し、上位ビットに対応する第Ｘ容量素子および下位ビットに対応する下位容量素子の入力端に供給する。比較期間には、第Ｘ容量素子の入力端を低位電圧線または高位電圧線に接続し、下位容量素子の入力端に抵抗部から出力される電圧を供給する。抵抗部では第３スイッチ部を導通してオフセット電圧を出力する。比較電圧からオフセット電圧を減じた疑似入力電圧がサンプリングされた状態を現出し、この状態で、出力端の電圧がサンプリング期間における電圧より高電圧になるまでの時間を計時する。 （もっと読む）

【課題】 動作の高速化を図ることができ、かつ後段の電圧設計の制約を緩和した並列型Ａ／Ｄ変換器を提供する。
【解決手段】 本発明にかかる並列型Ａ／Ｄ変換器の代表的な構成は、量子化レベルの段数に応じて並列に配置された複数のコンパレータと、差動入力信号を分岐して複数のコンパレータにそれぞれ入力する複数の信号ライン対と、複数のコンパレータごとに配置された複数のトラック・ホールド回路と、複数の信号ライン対に、コンパレータごとに電位差が段階的に異なる電圧を加算する電圧加算器と、を備えたことを特徴とする。 （もっと読む）

【課題】組み込まれるＩＣ（集積回路）の回路面積を小さくしつつ、かつＡ／Ｄ（アナログデジタル）変換処理時間を短縮することによってＡ／Ｄ変換処理の高速化を実現する巡回型Ａ／Ｄ変換器を提供する。
【解決手段】本発明の巡回型Ａ／Ｄ変換器は、上位ビットから下位ビットに向かって順に比較演算を繰り返して、アナログ信号をデジタル信号に変換する巡回型Ａ／Ｄ変換器であって、各ビットに対応する演算サイクルが上位ビットから下位ビットに向かって順に小さくなるように、入力されるマスタクロックに基づいて演算クロックを発生する演算クロック発生手段と、演算クロック発生手段によって発生された演算クロックを用いて、上位ビットから下位ビットに向かって順に比較演算を繰り返すＡ／Ｄ変換手段とを備える。 （もっと読む）

【課題】 現存するＡ／Ｄ変換器よりも回路構成が簡易で高速にＡ／Ｄ変換できかつ回路規模の削減を可能とするＡ／Ｄ変換器を得る。
【解決手段】 アナログ入力電圧Ｖinと基準電位Ｖref1〜Ｖref4とをそれぞれ比較して各ビット出力Ｄ1 〜Ｄ4 を導出する比較器１１４，１２４，１３４，１４４からなる比較部１０２と、基準電位Ｖref1〜Ｖref4のそれぞれの基本となる基本電位を生成する基本電位発生部１０１と、比較器１１４，１２４，１３４の各出力状態に応じてより下位のビットに相当する比較器１１４，１２４，１３４の基準電位Ｖref1〜Ｖref4を可変させるために、比較器の各出力をより下位のビットに相当する比較器の基準電位側へフィードバックするフィードバック部１０３とを含む。 （もっと読む）

【課題】同一アナログ信号の複数回測定に要する時間を短縮する。
【解決手段】Ａ／Ｄ変換器１０を構成するサンプリング回路２００は、入力端子１００に入力されたアナログ信号２を、予め定めた時間内の互いに異なる複数のタイミングでそれぞれサンプリングする。変換回路３００は、各タイミングにおけるサンプリング値(３＿１〜３＿５)を、ディジタル信号(５＿１〜５＿５)に変換する。また、Ａ／Ｄ変換器１０を搭載する信号処理装置１内の信号処理回路２０(又は、Ａ／Ｄ変換器１０内に設けた平均化回路)は、変換回路３００から出力された複数のディジタル信号(５＿１〜５＿５)を平均化する。 （もっと読む）

特に離散時間量子化信号を連続時間連続可変信号に変換するシステム、装置、方法及び技術が提供される。例示的な変換器は、（１）各々が異なる周波数帯域を処理する並列に動作する複数のオーバサンプリング変換器、（２）マルチレート（すなわち、ポリフェーズ）デルタ−シグマ変調器（好ましくは、２次以上）、（３）マルチビット量子化器、（４）抵抗ラダー型回路網又は電流源回路網等のマルチビット−可変レベル信号変換器、（５）マルチビット−可変レベル信号変換器における不整合を補償する（例えば、そのような不整合を模倣し、結果として得られる雑音が対応するバンドパス（再構成）フィルタにより除去される周波数範囲にその雑音をシフトすることにより、不整合を補償する）ための適応非線形ビットマッピング、（６）マルチバンド（例えば、プログラマブル雑音伝達関数応答）バンドパス・デルタ−シグマ変調器、及び／又は、（７）アナログ信号バンドパス（再構成）フィルタバンクにより発生される雑音及び歪みを解消するためのデジタル・プリディストーション・リニアライザ（ＤＰＬ）を含むのが好ましい。
（もっと読む）

【課題】カップリングコンデンサを介してＡ／Ｄ変換器へ入力するための入力波形により生じる歪みを抑え、Ａ／Ｄ変換器の歪測定の性能試験における測定待ち時間を抑えること。
【解決手段】本発明の第１の態様にかかる波形補正装置は、カップリングコンデンサを介してＡ／Ｄ変換器へ入力するための入力波形を補正する波形補正装置であって、入力波形の特徴に応じて所定の補正時間の長さ分の第１補正波形を生成し、入力波形の直前に当該第１補正波形を追加する補正波形追加部を備える。 （もっと読む）

【課題】 一定の量子化精度を保ち、同時に変換時間が大幅に減少できるアナログ−デジタル変換方法、Ｘ線画像検出器及びＸ線装置を提供することを目的とする。
【解決手段】 アナログ−デジタル変換方法は、ｎ位のバイナリーデータを入力して得られたｎ個の基準電圧Ｖ_ｉを生成し、なお、ｉ＝１、…、ｎで、第（ｎ−ｉ）位は１でほかの位置は０である。またｉを１にし、累積電気レベルＶ_ｒ（１）を参照電圧Ｖ_１に設定する。比較ステップで、アナログ画像信号と累積電圧Ｖ_ｒ（ｉ）とを比較し、アナログ画像信号が累積電圧Ｖ_ｒ（ｉ）より大きいと、デジタル画像信号の第（ｎ−ｉ）位を１に、ｉ＝ｉ＋１にし、Ｖ_ｒ（ｉ）＝Ｖ_{ｒ（ｉ−１）}＋Ｖ_ｉとして比較ステップに戻る。アナログ画像信号が累積電圧Ｖ_ｒ（ｉ）より小さいと、デジタル画像信号の第（ｎ−ｉ）位を０に、ｉ＝ｉ＋１にし、Ｖ_ｒ（ｉ）＝Ｖ_{ｒ（ｉ−１）}−Ｖ_ｉとして比較ステップに戻る。 （もっと読む）

【課題】コンパレータへの精度要求を緩和し、高速化を可能とした逐次比較型Ａ／Ｄ変換器を提供する。
【解決手段】逐次比較型Ａ／Ｄ変換器１を、ＣＰ構造部１０５＿１〜（ｎ＋１）と制御部１０１と出力レジスタ１０２とコンパレータ１０４とを含む構成とし、各ＣＰ構造部を、キャパシタ２０１＿１１〜（２^M）^(n-2)（２^M）と、スイッチ２０２ａ＿１１〜（２^M）^(n-2)（２^M）と、スイッチ２０２ｂ＿１１〜（２^M）^(n-2)（２^M）と、スイッチ群２０３＿１〜（２^M）^(n-2)と、スイッチ２０２ｃ＿１２〜（２^M）^(n-2)（２^M）とを含む第１〜第（２^M）^(n-2)の単位回路１０７＿１〜１０７＿（２^M）^(n-2)から構成し、制御部１０１によって各ＣＰ構造部を制御して、キャパシタ２０１＿１１〜２０１＿（２^M）^(n-2)（２^M）の接続構成を変更することで、コンパレータ１０４の被判定電圧を２^M倍に昇圧する。 （もっと読む）