【課題】本発明の離散時間型増幅回路及びＡＤ変換器において、回路の簡素化及び消費電流の削減を図るとともに、増幅回路の過渡応答状態から定常状態への収束性の改善を図り、出力コモンモード電圧の変動に起因するノイズと歪み量を改善することを目的とする。
【解決手段】本発明の離散時間型増幅回路及びＡＤ変換器は、ダブルサンプリングタイミング（１／２周期毎に回路を動作）で動作する場合に、各サンプリング毎に出力コモンモード電圧を検出してフィードバックできるスイッチト・キャパシタ型のコモンモードフィードバック（ＣＭＦＢ）回路を設けている。 （もっと読む）

【課題】外部配線数を抑制しながら、Ａ／Ｄ変換後のデジタルデータの転送速度の向上を図った逐次比較型Ａ／Ｄ変換回路を得る。
【解決手段】逐次比較型Ａ／Ｄ変換回路１１は、デジタルチップＤchip上に出力デジタルデータ生成部６を設けている。この出力デジタルデータ生成部６はアナログチップＡchip上に形成された比較器２より比較結果Ｖ２を受ける。出力デジタルデータ生成部６は比較結果Ｖ２に基づき自身で逐次比較動作を内部処理として行い、逐次比較動作終了後の格納データであるＡ／Ｄ変換結果をパラレル出力デジタルデータＰＤoutとして同一のデジタルチップＤchip上に形成された他のデジタル回路に出力する。さらに、出力デジタルデータ生成部６はＡ／Ｄ変換開始の有無を指示するタイミング信号ＳtmをＤＡデータ設定部４に出力するタイミング信号生成機能を有している。 （もっと読む）

【課題】高速化を図ることができる直並列型アナログ／デジタル(ＡＤ)変換器を提供する。
【解決手段】アナログ信号の電圧をサンプリングするリセットモードとアナログ信号の電圧と参照電圧との比較を行う比較モードとを交互に行う比較段を有する上位及び下位ビット用比較部と、上位ビット用比較部の比較結果に応じた参照電圧を参照電圧生成器から選択して下位ビット用比較部に出力する参照電圧選択部とを有するＡＤ変換器において、下位ビット用比較部はインターリーブ動作する複数の比較段を有し、上位ビット用比較部のリセットモード時に複数の比較段のうち一つの比較段をリセットモードで動作させ、上位ビット用比較部の比較モード時に複数の比較段のうち一つの比較段を比較モードで動作させ、さらに、下位ビット用比較部の複数の比較段のうち一つの比較段がリセットモードのとき他の比較段に参照電圧選択部から参照電圧を入力する。 （もっと読む）

【課題】 簡単な構成で正弦波出力周波数の広帯域化を図ることができる任意波形発生装置を提供する。
【解決手段】 波形データに基づいてＤＡ変換器１からクロック信号に同期して発生される波形が出力回路２でレベル調整される任意波形発生装置において、クロック信号を正弦波に整形する波形整形回路４と、この波形整形回路４とＤＡ変換器１のいずれかの出力信号を出力回路２に切り換える第１の切換スイッチ５とを備えたことを特徴とする。 （もっと読む）

【課題】マルチレートのデータを受信する無線チップにおいて、アナログデジタル変換器の消費電力や回路面積が大きくなる。
【解決手段】参照用のアナログデジタル変換ユニットとメインアナログデジタル変換ユニットをともに備えたデジタルキャリブレーション型アナログデジタル変換器において、高サンプルレートの無線受信信号を処理する時は、参照アナログデジタル変換ユニットとメインアナログデジタル変換ユニットを共に動作させて通常のデジタルキャリブレーション型アナログデジタル変換器を構成し、低サンプルレートの無線受信信号を処理する時は、参照アナログデジタル変換ユニットを使用して、アナログデジタル変換を行い、メインアナログデジタル変換ユニットなどは動作を停止させて消費電力を低減することを特徴とする。 （もっと読む）

【課題】カウンタをクロックの両エッジでカウント可能とし、かつアップ・ダウンカウント値を保持したまま切り替えることができ、両エッジカウントでもカウント動作のデューティが崩れにくいＡ／Ｄ変換回路、固体撮像素子、およびカメラシステムを提供する。
【解決手段】ＡＤＣ１５Ａは、コンパレータ１５１および非同期カウンタ１５２を用いた積分型Ａ／Ｄ変換回路として構成され、カウンタ１５２は、値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能と、入力クロックＣＫの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントする機能と、コンパレータ１５１の出力の非同期信号により、入力クロックＣＫを非同期でラッチし、そのラッチデータの正転、または反転データをＬＳＢのデータとする機能とを有する。 （もっと読む）

【課題】常に信頼性の高いパラレルデータ出力制御が行えるをパラレルデータ出力制御回路を得る。
【解決手段】ＣＰＵ１２はバッファ１３からのリクエストＲＱに応答して内蔵ＲＡＭ１１よりデジタルデータをバッファ１３に出力する。バッファ１３は複数段構成のＦＩＦＯを有し、ＦＩＦＯの各段は１単位（１０ビット）のデジタルデータを格納可能であり、バッファ１３全体としてＦＩＦＯの構成段数単位分のデジタルデータを格納することができる。レジスタ１４は出力制御クロックＣＫ１５に同期して、バッファ１３内部に格納したデジタルデータを１単位ごとに取り込む。レジスタ１４に格納されたデジタルデータがＤ／Ａ変換用データＤａｔａとしてパラレルＤＡＣ２に出力される。ＷＲ信号出力タイマ１７は出力制御クロックＣＫ１５に同期して“Ｌ”の１ショットパルスを有する書き込み制御信号ＷＲを生成する。 （もっと読む）

【課題】送信ディジタルベースバンド信号の変化に対する送信用Ｄ／Ａ変換器の出力の送信アナログベースバンド信号の収束速度を向上する。
【解決手段】送信ディジタルベースバンド信号を送信アナログ信号に変換する送信用Ｄ／Ａ変換器は、電圧ポテンショメータ型Ｄ／Ａ変換器で構成される。送信ディジタルベースバンド信号の上位ビットに応答して第１可変分圧器ＶＤＩＶ１から生成されるアナログ粗選択電圧は、第１と第２のボルテージフォロワＡＭＰ１、２に供給される。第１と第２のボルテージフォロワの出力端子に、送信ディジタルベースバンド信号の上位ビットの最下位１ビットＬＳＢ＿１ｂｉｔにより動作が制御される第１と第２のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ１、２が接続される。送信用Ｄ／Ａ変換器の出力と完全差動アクティブローパスフィルタの入力との間に挿入された信号インバータの入出力にもプルアップ・プルダウン回路が接続される。 （もっと読む）

【課題】カウンタクロックの鈍りやＤｕｔｙ比崩れを緩和して、イメージセンサの高速駆動化を実現することができるＡＤＣを提供する。
【解決手段】分周器５を用いてカウンタクロックを分周し、分周したカウンタクロックに基づいてＤＡＣ２でランプ波を生成し、ランプ波をＬＰＦ７で鈍らせた後に、コンパレータ８に入力する。コンパレータでは鈍ったランプ波と画素出力とを比較し、コンパレータの比較時間をカウンタ９によってカウントする。 （もっと読む）

【課題】周辺回路へのノイズ影響および所望の電圧レベルへのセトリング時間の両項目を同時に改善することのできるアナログ信号生成装置を提供。
【解決手段】D/A変換器10は、制御部12がデータ生成部14および16に固定値24を供給し、データ生成部14および16でクロック信号30および32に応じてデータ46および58を生成し、生成したデータ46および58をバッファ部20に出力し、バッファ部20で供給されるデータ46および58を一時的に保持し、制御部12で生成した制御信号26および28を選択部18に供給し、選択部18で供給される制御信号26および28をデコードし、選択信号78なし82を生成し、選択信号78ないし82に応じてバッファ部20の保持したデータ46および58の出力をオン/オフし、フィルタ部22に供給し、フィルタ部22で供給されたデータを基にアナログ信号108を生成する。 （もっと読む）

【課題】トランジスタのＯＮ抵抗または寄生容量による動作スピードの低下を防止可能な比較器を提供する。
【解決手段】正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する正相の可変抵抗部１３０と；逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第２の可変抵抗部１４０と；クロック信号が第１レベルであれば第１及び第２のインバータの出力電位を第１または第２電源端子の電位にリセットする第１及び第２のスイッチと；第１レベルと第２レベル間を遷移するクロック信号を１つのゲート端子で受ける第１ＦｉｎＦＥＴを含み、正相出力信号を反転させて逆相出力信号を出力する第１のインバータ１１０と；クロック信号を１つのゲート端子で受ける第１ＦｉｎＦＥＴと同じ極性の第２ＦｉｎＦＥＴを含み、逆相出力信号を反転させて正相出力信号を出力する第２のインバータ１２０と；を具備する。 （もっと読む）

【課題】一部のアナログ入力信号を高速で計測する場合において、高速なＡ／Ｄ変換回路を採用することなく、簡易な構成によって必要なサンプリング速度を達成することのできるアナログ／ディジタル変換方法および装置を提供する。
【解決手段】複数のアナログ入力信号４をアナログマルチプレクサ７の切替え制御により順次選択し、アナログ／ディジタル変換を行ってサンプリング値列を得るアナログ／ディジタル変換方法において、アナログマルチプレクサ７の切替え制御が一巡して全てのアナログ入力信号が選択される期間内に一部の特定のアナログ入力信号については複数回選択し、それぞれアナログ／ディジタル変換を行ってサンプリング値列に加える方法とする。 （もっと読む）

【課題】アナログセンサとしての実用精度を維持しつつ、データ送受信量を削減することができるデータ送受信装置を提供することを目的とする。
【解決手段】アナログ信号を入力するアナログ信号入力部と、前記アナログ信号を所定のサンプリング周期でサンプリングし、時系列ディジタルデータに変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段により変換された前記時系列ディジタルデータの中から変化が一定でない部分の時系列ディジタルデータを送信するデータ送信手段とを備えることを特徴とする。 （もっと読む）

【課題】カラムＡＤ変換方式の固体撮像装置において、高速ＤＡＣを用いずに、ビット数増加に簡単に対応し、消費電力面も有利に展開する。
【解決手段】比較器３２により画素アレイ部１０の選択行列毎の各画素における画素信号電圧Ｖｘを時間変化する参照電圧Ｖｒと比較し、アップダウンカウンタ３３は比較器出力反転時のカウント値をＡＤ変換結果とする。参照電圧を生成して各比較器に供給する参照電圧供給回路６０は、直流電源６１と容量素子６２とからなり容量素子に対する充電速度が可変に構成されている。列走査回路４０がＡＤ変換器３１を列走査してＡＤ変換結果を順次出力するが、その出力レベルを検出する画素信号検出部７０と、検出した明るさ情報Ｓａに基づいて容量素子６２に対する充電速度を制御する参照電圧制御部８０を備える。 （もっと読む）

【課題】遅延ユニットの出力を異なった複数のタイミングでラッチすることで高分解能化を図るＴＡＤ方式のＡ／Ｄ変換回路において、Ａ／Ｄ変換時間を短縮し、更には、回路面積を削減する。
【解決手段】パルス遅延回路２を構成する各遅延ユニットＤＵの出力Ｄ１〜Ｄｍ毎に設けられたデータ保持回路５は、遅延ユニットＤＵの出力Ｄｉ（ｉ＝１，２，…ｍ）を、単位時間ΔＴ（＝Ｔｄ／ｎ）ずつタイミングが異なったサンプリングクロックＣＫ１〜ＣＫｎでそれぞれラッチする。パルスセレクタ＆エンコーダ６は、各データ保持回路５から得られる合計ｍ×ｎビットのデータを、信号パルスＰＡが通過することによる信号レベルの変化が検出できる順番に並べたものを保持データとし、この保持データを一括して、数値データに変換する。 （もっと読む）

【課題】サイクリックＤＡＣの動作速度を向上する。
【解決手段】Ｄ／Ａコンバータは、一端が“０”に相当する電圧ノードに接続され、容量比が１：２^ｎ−１（ただし、ｎは２以上の整数）である第１及び第２のキャパシタ（１１２，１１１）と、第１のキャパシタの他端と第２のキャパシタの他端との間に接続された第１のスイッチ（１１４）と、第２のキャパシタの他端に接続され、第１のスイッチが非導通状態にあるときに導通状態となる第２のスイッチ（１１３）と、Ｄ／Ａ変換対象のデジタル値がＬＳＢから順にｎビットに区切られて入力され、第２のスイッチを介して、第２のキャパシタにｎビットのデジタル値に応じた大きさの電圧を印加する電圧供給回路（１１６）とを備えている。 （もっと読む）

【課題】大振幅の入力信号が入力された後における小振幅入力特性を更に向上させ、より高速な回路動作が可能なフラッシュ型ＡＤ変換器を提供すること。
【解決手段】第１の増幅器群１３の各増幅器Ａ１を、カスコード接続された複数のトランジスタの組からなる差動対を有する差動増幅器とし、この差動対を構成する複数のトランジスタのカスコード接続部同士を短絡する第１のスイッチを設ける。また、第２の増幅器群１５の各増幅器Ａ２，Ａ３は、少なくとも２つのトランジスタからなる差動対を有する差動増幅器とし、この差動対の入力部間を短絡する第２のスイッチを設ける。そして、第１のスイッチ及び第２のスイッチを所定周期の制御クロックによって開閉制御する。 （もっと読む）

【課題】複数の入力チャネルの全てについてのＡＤＣの精度テスト時間を短縮するための技術を提供する。
【解決手段】ＡＤＣ（３１２）と、複数のアナログ信号入力部（入力チャネル０〜３のＩ／Ｏ）と、上記アナログ信号入力部を介して取り込まれたアナログ信号を選択的に上記ＡＤＣに伝達可能なセレクタ（３１４）とを設ける。そして、ＤＡＣ（３０８，３１３）とラダー抵抗回路（３１５）とを設ける。上記ラダー抵抗回路は、互いに隣接する入力チャネル間毎に、抵抗素子とスイッチ素子との直列接続回路が配置され、上記スイッチがオンされた状態で、上記ＤＡＣの出力信号が上記ラダー抵抗回路に供給された場合の上記抵抗素子による分圧電圧が上記セレクタを介して選択的に上記ＡＤＣに伝達可能にされて成る。全入力チャネルに同時にアナログ信号を入力可能とし、ＤＡＣの出力の整定時間の短縮を図る。 （もっと読む）

【課題】並行処理環境で利得オフセット、バイアスオフセット、およびスキューを補正する方法および機器を示す。
【解決手段】方法および機器は、並列ＡＤＣのサブチャンネル信号間のミスマッチを補正するよう構成され、サブチャネル上の信号の正確な結合を可能にする。方法および機器は複数チャネルを有する高速データ通信システムにおいて利用され、各々が複数のサブチャネルにインターリーブされる。一実施例で、望まれないバイアスオフセットを明らかにし、かつ取除くために、ＤＣループは２つ以上のサブチャネル上の信号を処理する。一実施例で、サブチャネル利得ミスマッチ補正システムは、望まれない利得オフセットを明らかにし、かつ取除くために、２つ以上のサブチャネル上の信号を処理する。一実施例で、スキュー補正システムが、サブチャネルにわたる望まれないスキューを取除くために、２つ以上のサブチャネル上で信号を処理する。 （もっと読む）

【課題】複雑な演算処理を要することなく、Ａ／Ｄ変換出力の直線性を向上し得るＡ／Ｄ変換回路を提供する。
【解決手段】
Ａ／Ｄ変換回路２０では、第１リングディレイライン３１内のＮＡＮＤ回路３１ａ、ＩＮＶ回路３１ｂ等の電源電圧として入力電圧Ｖinを用い、第１リングディレイライン３１内を周回するパルス信号の周回回数を第１カウンタ３３によりカウントしカウント値である現在データから、１周期前にラッチ３５によりラッチしたカウント値の前回データを、デジタル演算回路３７により減算し第１デジタルデータを求める。また、第１デジタルデータが電源電圧の変化に対してほぼ一定に変動する電源電圧の範囲のほぼ中心の基準電圧Ｖref を基準に入力電圧Ｖinを増減方向に反転アンプ５０により反転し反転入力電圧¬Ｖinとして第１変換部３０と同一の構成からなる第２変換部４０の第２リングディレイライン４１に入力し第２デジタルデータを求める。 （もっと読む）