コンパレータ回路及びそれを有するアナログデジタルコンバータ
【課題】判定時間を短くしたコンパレータ回路と，それを有するＡＤＣを提供する。
【解決手段】コンパレータ回路は，入力信号が判定値より大きいか小さいかを示す判定信号を出力する。そして，コンパレータ回路は，入力信号と第１の比較値とを比較し判定結果を有する第１の判定信号を生成する第１のコンパレータと，入力信号と，第１の比較値と異なる第２の比較値とを比較し判定結果を有する第２の判定信号を生成する第２のコンパレータと，第１及び第２の判定信号のうちいずれが先に生成されたかを検出し，先に生成された信号を選択して判定信号として出力する出力選択回路とを有する。
【解決手段】コンパレータ回路は，入力信号が判定値より大きいか小さいかを示す判定信号を出力する。そして，コンパレータ回路は，入力信号と第１の比較値とを比較し判定結果を有する第１の判定信号を生成する第１のコンパレータと，入力信号と，第１の比較値と異なる第２の比較値とを比較し判定結果を有する第２の判定信号を生成する第２のコンパレータと，第１及び第２の判定信号のうちいずれが先に生成されたかを検出し，先に生成された信号を選択して判定信号として出力する出力選択回路とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，コンパレータ回路及びそれを有するアナログデジタルコンバータに関し，特に，比較動作を高速化したコンパレータ回路及びそれを有するアナログデジタルコンバータに関する。
【背景技術】
【０００２】
コンパレータ回路は，２つの入力電圧を比較し，それらの微少な電圧差を増幅し，比較結果を出力する。特に，正帰還回路を内蔵するラッチコンパレータ回路は，正帰還回路により高速に増幅動作を行うことができる。
【０００３】
このようなコンパレータ回路は，様々な回路に内蔵される。たとえば，アナログ入力信号をデジタル出力信号に変換するアナログデジタルコンバータ（以下ＡＤＣと称する。）は，サンプルホールドしたアナログ入力電圧と基準電圧とを比較して各ビットを判定するコンパレータ回路を内蔵する。デジタル出力信号の複数ビットを逐次検出する逐次比較型ＡＤＣは，コンパレータ回路が判定動作を複数回おこなうため，コンパレータ回路の動作速度がＡＤＣの変換速度に影響する。
【０００４】
逐次比較型ＡＤＣについては，例えば，特許文献１，２などに記載されている。
【０００５】
逐次比較型ＡＤＣは，コンパレータ回路が，一定の周期でサンプルホールドされるアナログ入力電圧を，デジタル出力のビット数の回数，アナログ入力電圧と判定電圧との判定動作を繰り返す。逐次比較型ＡＤＣは，ホールド周期をビット数で除算した判定周期でこの判定動作を繰り返す同期式逐次比較型ＡＤＣと，各ビットの判定動作が終了するたびに次のビットの判定動作を開始する非同期式逐次比較型ＡＤＣとに分類される。
【０００６】
非同期式の逐次比較型ＡＤＣについては，例えば非特許文献１に記載されている。
【特許文献１】特開平８−１０７３５４号公報
【特許文献２】特開２００２−２６７３１号公報
【非特許文献１】A 6-bit 600-MS/s 5.3mW Asynchronous ADC in 0.13-um CMOS”, S-W. M. Chen et al., IEEE JSSC, Dec. 2006
【発明の開示】
【発明が解決しようとする課題】
【０００７】
同期式の逐次比較型ＡＤＣは，コンパレータ回路は一定の周期で動作する。その周期は，コンパレータ回路の判定動作に必要な時間に基づいて決定される。コンパレータ回路の判定動作は，微小な電圧差の判定になるほど長い時間を要する。よって，比較動作周期はある程度の微小な電圧差を判定するために必要な時間を見込んで設定するため，ＡＤＣの動作速度は遅くなりがちである。一方，非同期式の逐次比較型ＡＤＣでは，コンパレータ回路の動作は一定の周期ではなく，ある判定が完了すると即座に次の判定に移行する。電圧差が大きいほどコンパレータ回路の判定動作は短時間で完了するので，その分同期式に比べてＡＤＣの動作速度は速くなる。しかし，判定完了を受けて動作するため，電圧差が微小になるとホールド周期内で判定が完了しない場合がある。これがＡＤＣの途中のビット判定時に生じると，それ以下のビット判定はなされず，デジタル出力信号は大きな誤差を含むことになる。なお，同期式では必ず全ビットの判定が行われるため、この誤差は小さくなる。
【０００８】
上記のように，同期式，非同期式にかかわらず，逐次比較型ＡＤＣは，コンパレータ回路の判定時間が変換速度に影響するので，コンパレータ回路の判定時間を短縮することが，変換速度の向上には重要である。特に，ＡＤＣがより高い分解能を必要とする場合や，低電源電圧化により信号振幅が小さくなる場合は，コンパレータ回路の入力電圧の差がさらに小さくなり，コンパレータ回路の判定時間が長くなる。
【課題を解決するための手段】
【０００９】
コンパレータ回路は，入力信号が判定値より大きいか小さいかを示す判定信号を出力する。そして，コンパレータ回路は，前記入力信号と第１の比較値とを比較し判定結果を有する第１の判定信号を生成する第１のコンパレータと，前記入力信号と，前記第１の比較値と異なる第２の比較値とを比較し判定結果を有する第２の判定信号を生成する第２のコンパレータと，前記第１及び第２の判定信号のうちいずれが先に生成されたかを検出し，先に生成された信号を選択して前記判定信号として出力する出力選択回路とを有する。
【発明の効果】
【００１０】
コンパレータ回路の判定動作時間が短くなり，それを利用したＡＤＣは変換時間が短くなる。
【発明を実施するための最良の形態】
【００１１】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００１２】
図１は，コンパレータ回路の構成と動作を示す図である。図１（Ａ）は，コンパレータ回路の構成図を示している。コンパレータ回路ＣＯＭＰは，第１の入力信号Ｖｉ１をゲートに入力し第１の出力端子Ｖｑ１に第１の電流Ｉ１を供給する第１のＰチャネルトランジスタＰ１と，判定値または比較値である第２の入力信号Ｖｉ２をゲートに入力し第２の出力端子Ｖｑ２に第２の電流Ｉ２を供給する第２のＰチャネルトランジスタＰ２とを有する。これらのトランジスタＰ１，Ｐ２のソースは電源Ｖｃｃに接続されている。また，コンパレータ回路は，第１及び第２の電流Ｉ１，Ｉ２による第１及び第２の出力端子Ｖｑ１，Ｖｑ２の電位差に応じて，第１及び第２の出力端子の電位差を増幅する増幅回路とを有する。この増幅回路は，ゲートとドレインが交差接続されたＰチャネルトランジスタＰ３，Ｐ４と，ゲートとドレインが交差接続されたＮチャネルトランジスタＮ５，Ｎ６とを有し，ラッチ機能を有する。したがって，図１のコンパレータ回路は，ラッチコンパレータとも称される。
【００１３】
さらに，コンパレータ回路は，リセット動作時にオンになり第１及び第２の出力端子をグランドＧＮＤ電位にするスイッチ対ＳＷ１，ＳＷ２を有する。図１（Ａ）の左側のリセット動作時はスイッチＳＷ１，ＳＷ２がオン状態になり，図１（Ａ）の右側の判定動作時はスイッチＳＷ１，ＳＷ２がオフ状態になる。
【００１４】
図１（Ｂ）はコンパレータ回路の動作を示している。リセット動作期間Ｒｅｓｅｔでは，制御クロックΦｃ＝１となり，両出力端子Ｖｑ１，Ｖｑ２は共にグランド電位になっている。判定動作期間Ｃｏｍｐ１，２では，制御クロックΦｃ＝０となり，両出力端子Ｖｑ１，Ｖｑ２はグランドから切り離される。そして，トランジスタＰ１，Ｐ２が，入力信号Ｖｉ１，Ｖｉ２の電位差に応じて第１，第２の電流Ｉ１，Ｉ２を生成する。リセット時に両出力端子Ｖｑ１，Ｖｑ２は共にグランド（Ｌレベル）にされトランジスタＰ３，Ｐ４は導通状態であり，第１，第２の電流Ｉ１，Ｉ２により両出力端子Ｖｑ１，Ｖｑ２の電位が上昇する。この電位上昇の傾きは第１，第２の電流Ｉ１，Ｉ２の電流差に比例する。そして，両出力端子Ｖｑ１，Ｖｑ２の電位差がある値以上になると，トランジスタＰ３，Ｐ４のいずれか一方が強く導通し，トランジスタＮ５，Ｎ６のいずれか他方が強く導通し，これらのトランジスタからなる増幅回路が出力端子Ｖｑ１，Ｖｑ２の電位を電源ＶｃｃのＨレベルかグランドＧＮＤのＬレベルかに引き上げまたは引き下げてラッチし，判定動作を完了する。このように，判定動作が完了すると出力端子Ｖｑ１，Ｖｑ２の電位はＨレベルとＬレベルになる。
【００１５】
図１（Ｂ）の判定動作Ｃｏｍｐ１では，入力信号Ｖｉ１，Ｖｉ２の電位差が比較的小さく，両出力端子Ｖｑ１，Ｖｑ２がＨ，Ｌレベルになる判定動作完了まで比較的長い時間を要している。それに対して，図１（Ｂ）の判定動作Ｃｏｍｐ２では，入力信号Ｖｉ１，Ｖｉ２の電位差が比較的大きく，比較的短い時間で判定動作が完了している。
【００１６】
図２は，コンパレータ回路の判定動作を示す図である。図２（Ａ）は，入力信号Ｖｉ１，Ｖｉ２の電位差が大きく，第１の電流Ｉ１が第２の電流Ｉ２より十分に大きい（Ｉ１＞＞Ｉ２）例である。Ｉ１＞＞Ｉ２であるため，出力端子Ｖｑ１，Ｖｑ２の電位差は短時間で大きくなり，増幅回路のラッチ動作により出力端子Ｖｑ１，Ｖｑ２の電圧は短い判定時間ＪＴｉｍｅでＨレベルとＬレベルになる。一方，図２（Ｂ）は，入力信号Ｖｉ１，Ｖｉ２の電位差が微少で，第１，第２の電流Ｉ１，Ｉ２がほぼ等しい例である。第１，第２の電流Ｉ１，Ｉ２がほぼ等しいため，出力端子Ｖｑ１，Ｖｑ２の電位差はなかなか大きくならず，増幅回路のラッチ動作まで長い時間を要する。そのため，判定時間ＪＴｉｍｅは長くなる。
【００１７】
ラッチ機能付きのコンパレータ回路は，図１の例以外に，トランジスタＰ３，Ｐ４，Ｎ５，Ｎ６からなる増幅回路が，トランジスタＰ１，Ｐ２からなる差動回路の出力を入力し，増幅する構成でもよい。
【００１８】
図３は，同期式の逐次比較型ＡＤＣを示す図である。図３（Ａ）はＡＤＣの構成図を示している。このＡＤＣは，アナログ入力信号ＡｉｎをサンプルクロックΦｓに同期してサンプルホールドするサンプルホールド回路ＳＨと，判定クロックΦｃに同期して，ホールドされた入力電圧Ｖａと判定電圧Ｖｃとを比較し入力電圧Ｖａが判定電圧Ｖｃより大きいか小さいかの判定結果を示す判定信号Ｖｑを生成するコンパレータ回路ＣＯＭＰとを有する。さらに，ＡＤＣは，判定クロックΦｃに同期して，判定信号Ｖｑを逐次保存しデジタル出力信号Ｄｏｕｔとして出力するＳＡＲロジック回路（Successive Approximation Register Logic Circuit）１０と，判定結果に応じてＳＡＲロジック回路１０により生成されるデジタル入力信号ＤＩに応じて判定電圧Ｖｃを生成する判定電圧生成ユニット１２とを有する。このＳＡＲロジック回路１０は，判定信号Ｖｑを逐次保存するレジスタと，デジタル入力信号ＤＩを生成する論理回路とを有する。また，判定電圧生成ユニット１２は，デジタル入力信号ＤＩをアナログの判定電圧Ｖｃに変換するデジタルアナログコンバータ（ＤＡＣ）である。
【００１９】
図３（Ｂ）はサンプルクロックΦｓと判定クロックΦｃとの関係を示す。サンプルクロックΦｃは，サンプル周波数ｆｓの逆数の周期１／ｆｓで生成され，サンプルホールド回路ＳＨは，このサンプルクロックΦｃに同期してアナログ入力Ａｉｎをサンプリングしホールドする。一方，判定クロックΦｃは，サンプル周波数ｆｓのｎ倍の周波数ｎ＊ｆｓの逆数の周期１／ｎ＊ｆｓで生成される。この判定クロックΦｃの周期または周波数は，サンプルクロックΦｓとデジタル出力信号Ｄｏｕｔのビット数ｎに依存した関係を有する。
【００２０】
図３（Ｃ）に示されるとおり，判定クロックΦｃに同期して，判定電圧生成ユニット１２が判定電圧Ｖｃを生成し，コンパレータ回路ＣＯＭＰが入力電圧Ｖａが判定電圧Ｖｃより大きいか小さいかを判定し，判定信号Ｖｑ＝「１０１１」を生成する。各ビットの判定結果に応じて，ＳＡＲロジック回路１０がデジタル入力信号ＤＩを生成し，それに基づいて判定電圧生成ユニット１２が判定電圧ＶｃをＶＲ／２，３ＶＲ／４，５ＶＲ／８と変更する。ｎビット全て判定が完了すると，ＳＡＲロジック回路１０はｎビットのデジタル出力信号Ｄｏｕｔを出力する。なお，ここでＶＲはＡＤ変換のフルスケール電圧である。
【００２１】
同期式の逐次比較型ＡＤＣは，判定クロックΦｃ及びサンプルクロックΦｓに同期して変換動作を行うが，これらのクロック周期は，コンパレータ回路ＣＯＭＰの最長判定時間に基づいて設定される。よって，コンパレータ回路の判定時間が短ければＡＤＣの変換動作時間を短くすることができる。
【００２２】
図４は，非同期式の逐次比較型ＡＤＣを示す図である。図４（Ａ）はＡＤＣの構成図を示している。このＡＤＣは，図３の同期式と同様に，サンプルホールド回路ＳＨと，コンパレータ回路ＣＯＭＰと，ＳＡＲロジック回路１０と，判定電圧生成ユニット１２とを有する。ただし，図３の同期式と異なり，タイミング生成回路１４が，コンパレータ回路ＣＯＭＰの判定完了に伴い生成される判定信号Ｖｑに応答して，判定クロックΦｑを生成する。つまり，非同期式のＡＤＣは，コンパレータ回路によるビット判定完了というイベントに応答して次の判定クロックΦｃが生成されビット判定が行われるイベントドリブン型である。
【００２３】
図４（Ｂ）はサンプルクロックΦｓと判定クロックΦｑとの関係を示す。図３と同様に，サンプルクロックΦｃは，サンプル周波数ｆｓの逆数の周期１／ｆｓで生成され，サンプルホールド回路ＳＨは，このサンプルクロックΦｃに同期してアナログ入力Ａｉｎをサンプリングしホールドする。一方，判定クロックΦｑは，ビット判定時間ＪＴｉｍｅに依存したＬレベルの期間（判定期間）を有する。よって，ビット判定時間ＪＴｉｍｅは，上位ビットでは短く，下位ビットになるにしたがってだんだん長くなる。
【００２４】
図４の非同期式の逐次比較型ＡＤＣは，サンプリングクロックΦｓの周期１／ｆｓ内にＮビットのビット判定を完了することが求められる。しかし，上記の通りイベントドリブン型であり，アナログ入力電圧の値によってはビット判定がホールド周期内に完了せず，その結果，ＳＡＲロジック回路１０内のレジスタのあるビット以下の値が初期値のまま出力される場合がある。この場合，デジタル出力信号Ｄｏｕｔの精度は低くなる。よって，非同期式のＡＤＣでも，コンパレータ回路の判定時間を短くすることが要求される。
【００２５】
図５は，本実施の形態におけるコンパレータ回路の構成図である。このコンパレータ回路ＣＯＭＰは，入力信号Ｖａが判定値Ｖｒより大きいか小さいかを示す判定信号Ｖｏを出力する。そして，コンパレータ回路は，入力信号Ｖａと第１の比較値Ｖｒ＋Ｖ１とを比較し判定結果を有する第１の判定信号Ｖｑ１，Ｖｑ１ｂを生成する第１のコンパレータＣＯＭＰ１と，入力信号Ｖａと，第１の比較値と異なる第２の比較値Ｖｒ＋Ｖ２とを比較し判定結果を有する第２の判定信号Ｖｑ２，Ｖｑ２ｂを生成する第２のコンパレータＣＯＭＰ２と，第１及び第２の判定信号のうちいずれが先に生成されたかを検出し，先に生成された信号を選択して判定信号Ｖｏとして出力する出力選択回路１６とを有する。
【００２６】
図６は，本実施の形態におけるコンパレータ回路の動作を説明する図である。図６（Ａ）は，図１に示したコンパレータ回路の入力電圧Ｖａ（図１ではＶｉ１）と判定値Ｖｔｈ（図１ではＶｉ２）との比較による判定時間ＪＴｉｍｅを示す。横軸が入力電圧Ｖａ，縦軸が判定時間ＪＴｉｍｅである。前述のとおり，コンパレータ回路は，入力電圧Ｖａが判定値Ｖｔｈより十分に小さいまたは大きいと判定時間ＪＴｉｍｅは短いが，一方で，入力電圧Ｖａが判定値Ｖｔｈに近づくにつれて判定時間ＪＴｉｍｅは長くなる。
【００２７】
図６（Ｂ）は図５のコンパレータ回路の判定時間を示す。図５のコンパレータ回路は，入力電圧Ｖａと，比較値Ｖｔｈ１＝Ｖｒ＋Ｖ１，Ｖｔｈ２＝Ｖｒ＋Ｖ２とをそれぞれ比較して判定する第１，第２のコンパレータＣＯＭＰ１，ＣＯＭＰ２とを有する。第１，第２のコンパレータＣＯＭＰ１，ＣＯＭＰ２が生成する第１，第２の判定信号Ｖｑ１，Ｖｑ２の判定時間は，図６（Ｂ）の破線に示すとおりである。そして，出力選択回路１６が，第１，第２の判定信号Ｖｑ１，Ｖｑ２のうち先に生成される信号を判定し，その信号を選択し判定信号Ｖｏとして出力する。つまり，出力選択回路１６は，２つのコンパレータＣＯＭＰ１，２のうち，先に判定が完了した判定信号を検出し，それを選択して判定信号Ｖｏとして出力する。出力回路の構成は後述する。
【００２８】
図６（Ｂ）において，第１の判定信号Ｖｑ１は，入力電圧Ｖａが第１の比較値Ｖｔｈ１より低ければ「０」高ければ「１」になるが，第２の判定信号Ｖｑ２は，入力電圧Ｖａが第２の比較値Ｖｔｈ２より低ければ「０」高ければ「１」になる。そして，出力選択回路１６は，判定時間ＪＴｉｍｅが短いほうの判定信号Ｖｑ１，Ｖｑ２を選択して判定信号Ｑｏとして出力する。その結果，判定信号Ｖｏの判定結果は，第１，第２の比較値Ｖｔｈ１，Ｖｔｈ２の中点の理想判定値Vthidealを境にして，下線で示すとおり「０」と「１」になる。しかも，判定信号Ｑｏの判定時間ＪＴｉｍｅは，図６（Ｂ）中太線で示されるとおり，第１，第２の判定信号Ｖｑ１，Ｖｑ２の判定時間よりも短くなる。
【００２９】
図５のコンパレータ回路ＣＯＭＰは，第１のコンパレータＣＯＭＰ１の比較電圧Ｖｔｈ１は，判定電圧Ｖｒにずれ値Ｖ１を加えたＶｔｈ１＝Ｖｒ＋Ｖ１であり，第２のコンパレータＣＯＭＰ２の比較電圧Ｖｔｈ２は，判定電圧Ｖｒにずれ値Ｖ２を加えたＶｔｈ２＝Ｖｒ＋Ｖ２である。コンパレータ回路が理想的な判定値Vthidealで入力電圧Ｖａを判定するためには，Ｖｒ＝Vthideal，Ｖ１＝−Ｖ２であることが望ましい。つまり，Ｖｔｈ１＝Ｖｒ＋ｄＶ，Ｖｔｈ２＝Ｖｒ−ｄＶであれば，図６（Ｂ）に示すとおり，コンパレータ回路は，理想的な判定値Vthidealに基づく判定信号Ｑｏを生成することができる。
【００３０】
図５では，第１，第２の比較電圧Ｖｔｈ１，Ｖｔｈ２は，図中の加算器により生成されている。それ以外の方法としては，両コンパレータＣＯＭＰ１，２に同じ判定電圧Ｖｒを比較値として与え，コンパレータＣＯＭＰ１のトランジスタＰ１のサイズをＰ２より大きくし，逆にコンパレータＣＯＭＰ２のトランジスタＰ１のサイズをＰ２より小さくし，実質的に両コンパレータＣＯＭＰ１，２の判定レベルを異ならせることでもよい。
【００３１】
図７は，本実施の形態における同期式の逐次比較型ＡＤＣの構成図である。このＡＤＣは，図３のＡＤＣのコンパレータ回路ＣＯＭＰの代わりに，図５のコンパレータ回路ＣＯＭＰを有する。すなわち，コンパレータ回路ＣＯＭＰは，２つのコンパレータＣＯＭＰ１，２と，出力選択回路１６とからなる。出力選択回路１６は，前述のとおり，両判定信号Ｖｑ１／Ｖｑ１ｂ，Ｖｑ２／Ｖｑ２ｂからいずれのコンパレータが先に判定結果を生成したかを検出し，先に生成された信号を選択して出力する。この同期式の逐次比較型ＡＤＣは，判定クロックΦｃに同期して２つのコンパレータＣＯＭＰ１，２が入力電圧Ｖａをそれぞれ異なる比較電圧に基づいて比較・判定動作を行う。コンパレータ回路ＣＯＭＰの判定時間が短くなっているので，判定クロックΦｃの周期を短くでき，ＡＤＣの変換時間も短くなる。
【００３２】
図８は，本実施の形態における非同期式の逐次比較型ＡＤＣの構成図である。このＡＤＣは，図４のＡＤＣのコンパレータ回路ＣＯＭＰの代わりに，図５のコンパレータ回路ＣＯＭＰを有する。すなわち，コンパレータ回路ＣＯＭＰは，２つのコンパレータＣＯＭＰ１，２と，出力選択回路１６とからなる。出力選択回路１６は，図７と同様に，両判定信号Ｖｑ１／Ｖｑ１ｂ，Ｖｑ２／Ｖｑ２ｂからいずれのコンパレータが先に判定結果を生成したかを検出し，先に生成された信号を選択して出力する。
【００３３】
そして，この非同期式の逐次比較型ＡＤＣでは，出力選択回路１６が，判定信号Ｖｏを出力するタイミングで，判定クロックΦｑを両コンパレータＣＯＭＰ１，２に供給する。また，出力選択回路１６は，判定クロックΦｑの出力と共に，ＳＡＲロジック回路１０に出力Ｖｏを取り込む制御信号Φｒを出力する。
【００３４】
図８の例では，コンパレータ回路ＣＯＭＰの判定時間が短くなっている分，ＡＤＣの変換時間も短くなる。または，ＡＤＣはサンプルクロックΦｓの周期内にＮビットの判定動作を完了することができ，デジタル出力信号Ｄｏｕｔの精度を高くすることができる。
【００３５】
図９は，図８の非同期式の逐次比較型ＡＤＣの動作を示すタイミング波形図である。時間ｔ０でサンプルクロックΦｓがＨレベルになり，それに応答してサンプルホールド回路ＳＨがアナログ入力信号Ａｉｎをサンプリングする。時間ｔ１からのホールド期間中に，コンパレータ回路ＣＯＭＰがホールドした入力電圧Ｖａと判定値との判定動作をビット数の回数繰り返す。図９では２回の判定動作が示されている。
【００３６】
時間ｔ１で判定クロックΦｑはＨレベルになり，２つのコンパレータＣＯＭＰ１，２はリセット動作を行う。そして，時間ｔ２で判定クロックΦｑがＬレベルになり，２つのコンパレータＣＯＭＰ１，２は判定動作を行う。この例では，第１の判定信号Ｖｑ１／Ｖｑ１ｂが第２の判定信号Ｖｑ２／Ｖｑ２ｂよりも先にＨ，Ｌレベルになっている。つまり，第１のコンパレータＣＯＭＰ１の判定結果が第２のコンパレータＣＯＭＰ２の判定結果よりも早く生成されている。その結果，出力選択回路１６は，第１の判定信号Ｖｑ１を選択して，判定信号Ｖｏとして出力する。
【００３７】
出力選択回路１６は，この判定信号Ｖｏの出力に同期して制御クロックΦｑｉｂを生成し，それから一定時間遅延後に判定クロックΦｑをＨレベルに立ち上げる。その結果，時間ｔ３から両コンパレータＣＯＭＰ１，２はリセット動作を行い，その間にＳＡＲロジック回路１０が判定結果Ｖｏに応じてデジタル入力ＤＩを出力し，比較値生成ユニット１２に判定電圧Ｖｃを変更させる。
【００３８】
そして，時間ｔ４で判定クロックΦｑがＬレベルに立ち下がり，両コンパレータＣＯＭＰ１，２は判定動作を行う。このときは，第２の判定信号Ｖｑ２／Ｖｑ２ｂが第１の判定信号Ｖｑ１／Ｖｑ１ｂよりも先にＨ，Ｌレベルになっている。つまり，第２のコンパレータＣＯＭＰ２の判定結果が第１のコンパレータＣＯＭＰ１の判定結果よりも早く生成され，出力選択回路１６は，第２の判定信号Ｖｑ２を選択して，判定信号Ｖｏとして出力する。
【００３９】
前述と同様に，出力選択回路１６は，判定信号Ｖｏの出力に同期して制御クロックΦｑｉｂを生成し，それから一定時間遅延後に判定クロックΦｑをＨレベルに立ち上げる。その結果，時間ｔ５から両コンパレータＣＯＭＰ１，２はリセット動作を行い，その間にＳＡＲロジック回路１０が判定結果Ｖｏに応じてデジタル入力ＤＩを出力し，比較値生成ユニット１２に判定電圧Ｖｃを変更させる。以降，同様にしてビット判定動作が繰り返される。
【００４０】
図１０は，出力選択回路の構成図である。出力選択回路１６は，２つのコンパレータＣＯＭＰ１，２の差動の判定信号Ｖｑ１／Ｖｑ１ｂ，Ｖｑ２／Ｖｑ２ｂがＨ，ＬまたはＬ，Ｈレベルになったことを検出する判定完了検出部１６１と，いずれの判定信号が先に判定を完了したかを検出する判定完了順序検出部１６２と，先に判定が完了したほうの判定信号Ｖｑ１，Ｖｑ２を選択する出力選別部１６３とを有する。
【００４１】
判定完了検出部１６１は，第１の判定信号Ｖｑ１／Ｖｑ１ｂを入力する第１のＥＮＯＲゲート２０と，第２の判定信号Ｖｑ２／Ｖｑ２ｂを入力する第２のＥＮＯＲゲート２１とを有する。これらのＥＮＯＲ回路は，差動の判定信号がＨ，ＬまたはＬ，Ｈになると，Ｌレベルを出力する。判定完了順序検出部１６２は，フリップフロップＦＦ１，ＦＦ２を有する。そして，出力選別部１６３は，２つのスイッチＳ１，Ｓ２を有する。
【００４２】
図１１は，出力選択回路１６の動作を示すタイミング波形図である。図１１を参照して図１０の出力選択回路の動作を説明する。
【００４３】
コンパレータがリセットされた状態では，第１，第２の判定信号Ｖｑ１／Ｖｑ１ｂ，Ｖｑ２／Ｖｑ２ｂは全てＬレベルで，ＥＮＯＲゲート２０，２１の出力Ａ１，Ａ２は共にＨレベルである。そのため，ＮＯＲゲート２２，２３の出力Ｍ１，Ｍ２は共にＬレベルである。また，フリップフロップＦＦ１，ＦＦ２はリセット状態になりそれらの出力Ｂ１，Ｂ２はＬレベルである。よって，出力Ｖｏは高インピーダンスＨｉ−Ｚ状態にあり，ＥＯＲゲート２５の出力である制御信号ΦｑｉはＬである。
【００４４】
図１１の例では，第１のコンパレータの判定が先に完了し，判定信号Ｖｑ１，Ｖｑ１ｂが先にＨ，ＬまたはＬ，Ｈレベルになっている。これに応答して，ＥＮＯＲゲート２０の出力がＬレベルになり，ＮＯＲゲート２２の出力Ｍ１がＨレベルになる。これに応答して，フリップフロップＦＦ１が電源Ｖｄｄ＝Ｈを取り込んで出力Ｑ（Ｂ１）をＨレベルにする。これにより，スイッチＳ１がオンして，第１の判定信号Ｖｑ１が選択されて出力Ｖｏとなる。また，ＥＯＲゲート２５の入力がＨ，Ｌレベルとなり，制御信号ΦｑｉはＨレベルになり，ＮＯＲゲート２２，２３の出力をＬレベルに固定し，その後の第２の判定信号Ｖｑ２，Ｖｑ２ｂがＨ，ＬレベルになってもそれがフリップフロップＦＦ２に伝達されることはない。そして，遅延回路ＤＥＬＡＹによる遅延後に制御信号ΦｑｉｄがＨレベルになり，両フリップフロップＦＦ１，ＦＦ２をリセットし，信号Ｂ１，Ｂ２は共にＬレベルになり，スイッチＳ１，Ｓ２はオフ状態になり，出力Ｖｏは高インピーダンス状態になる。また，ＥＯＲゲート２５の出力であるΦｑｉは再びＬレベルになる。
【００４５】
この制御信号Φｑｉは，図示されていないが，反転され遅延されて制御信号Φｑになり，図８に示したようにコンパレータＣＯＭＰ１，２をリセットする。その結果，ＥＮＯＲゲート２０，２１の出力Ａ１，Ａ２はＨレベルにされる。
【００４６】
以上のように，出力選択回路１６は，第１，第２のコンパレータＣＯＭＰ１，２のうち先に判定信号をＨ，ＬまたはＬ，Ｈにしたことを検出し，検出した判定信号Ｖｑ１，Ｖｑ２を選択して出力する。そして，検出した判定信号を出力したあとに，制御信号ΦｑｉをＬレベルにして，図８のようにコンパレータＣＯＭＰ１，２をリセットする。
【００４７】
図１２は，第２の実施の形態におけるコンパレータ回路の構成図である。コンパレータ回路ＣＯＭＰは，第１，第２のコンパレータＣＯＭＰ１，２と，それらの判定信号Ｖｑ１／Ｖｑ１ｂ，Ｖｑ２／Ｖｑ２ｂを遅延させる第１，第２の遅延回路ｄｅｌａｙ１，２と，遅延回路で遅延した遅延判定信号Ｖｑ１ｄ／Ｖｑ１ｂｄ，Ｖｑ２ｄ／Ｖｑ２ｂｄのうち先に判定結果を示すレベルになったほうを選択し，判定出力Ｖｏとして出力する出力選択回路１６とを有する。
【００４８】
この遅延回路ｄｅｌａｙ１，２を設け，それらの遅延時間を個別に制御する遅延制御信号ＴＣ１，ＴＣ２により遅延時間を調整することで，第１に，コンパレータＣＯＭＰ１，２のオフセット特性を修正して，コンパレータ回路ＣＯＭＰが理想的な判定値との比較結果を出力することができる。第２に，コンパレータＣＯＭＰ１，２の比較値Ｖｒ＋Ｖ１，Ｖｒ＋Ｖ２の値にかかわらず，コンパレータ回路ＣＯＭＰの判定値を任意の値に設定することができる。
【００４９】
図１３は，第２の実施の形態におけるコンパレータ回路の動作原理図である。図１３（Ａ）に示されるとおり，第１，第２のコンパレータＣＯＭＰ１，２の比較値にVthideal+dVとVthideal-dVとが入力されている場合，コンパレータ回路ＣＯＭＰはそれら比較値の中間の理想的な判定値Vthidealに基づいて入力電圧Vaを判定する。したがって，第１，第２のコンパレータＣＯＭＰ１，２の判定信号Ｖｑ１，Ｖｑ２の判定時間ＪＴｉｍｅは，図示されるとおりである。
【００５０】
しかし，第１のコンパレータＣＯＭＰ１にオフセットOffsetが含まれる場合，その判定信号はＶｑ１（Offset）のようになる。その結果，コンパレータ回路ＣＯＭＰは，Ｖｑ１（Offset）とＶｑ２で示した判定時間のうち早いほうを選択して出力するので，その判定レベルVth(Offset)は，Vthideal+dV+OffsetとVthideal-dVの中間値になり，理想的な判定値Vthidealからずれてしまう。このようなずれは，コンパレータ回路ＣＯＭＰをＡＤＣに使用した場合にＤＮＬ（Differential Non-Linearity）の原因になる。
【００５１】
そこで，図１２の遅延回路ｄｅｌａｙ１の遅延時間を調整して，遅延された第１の判定信号Ｖｑ１ｄの実質的な判定時間を第２の判定信号Ｖｑ２に比較して長くする。その結果，図１３（Ｂ）に示されるとおり，Ｖｑ１ｄとＶｑ２で示された判定時間ＪＴｉｍｅは，理想的な判定値Vthidealで交差する。つまり，遅延回路ｄｅｌａｙ１，２で遅延量を調整すれば，各コンパレータＣＯＭＰ１，２のオフセットを校正して，コンパレータ回路ＣＯＭＰの判定値を理想的な値Vthidealに修正することができる。
【００５２】
図１４は，第２の実施の形態におけるコンパレータ回路の別の動作原理図である。図１４（Ａ）に示されるとおり，第１のコンパレータＣＯＭＰ１の比較値はＶｒ＋Ｖ１に，第２のコンパレータＣＯＭＰ２の比較値はＶｒ＋Ｖ２に設定されている。これにより，両コンパレータＣＯＭＰ１，２が共にオフセットを有しない場合には，コンパレータ回路ＣＯＭＰの判定値は，両比較値の中間値Ｖｔｈになる。この中間値Ｖｔｈが理想的な判定値Vthidealよりずれていると，図１３と同様にＤＮＬの原因になる。
【００５３】
そこで，図１４（Ｂ）に示されるとおり，図１２の遅延回路ｄｅｌａｙ１の遅延時間を調整して，遅延された第１の判定信号Ｖｑ１ｄの判定時間ＪＴｉｍｅを長く調整することで，Ｖｑ１ｄとＶｑ２で示された判定時間の交点を理想的な判定値Vthidealに一致させることができる。つまり，第１，第２のコンパレータＣＯＭＰ１，２の比較値を任意の値にしても，遅延回路の遅延時間を調整することで，コンパレータの判定値を理想的な値にすることができる。この場合，各コンパレータＣＯＭＰ１，２のオフセット特性を気にする必要はない。
【００５４】
図１３，１４の原理図に示された理想の判定値Vthidealに調整する方法は，次のとおりである。すなわち，図１２において，入力電圧Ｖａとして理想の判定値Vthidealを入力し，第１，第２の遅延された遅延判定信号Ｖｑ１ｄ／Ｖｑ１ｂｄ，Ｖｑ２ｄ／Ｖｑ２ｂｄの判定完了時間が一致するように，遅延回路ｄｅｌａｙ１，２の遅延時間を遅延制御信号ＴＣ１，ＴＣ２により調整する。
【００５５】
図１５は，第２の実施の形態におけるコンパレータ回路の別の構成図である。図１２と異なるところは，出力選択回路１６の出力Ｖｏに基づいて遅延制御信号ＴＣ１，ＴＣ２を調整する遅延量調整回路１８が設けられていることである。それ以外は，図１２と同じである。この遅延量調整回路１８は，自動的に遅延制御信号ＴＣｑ，ＴＣ２を調整して，コンパレータ回路ＣＯＭＰの判定値が理想値Vthidealと一致するように校正することができる。図１２の例では，遅延制御信号ＴＣ１，ＴＣ２は，試験装置などの外部回路から供給されてもよい。
【００５６】
図１６は，第２の実施の形態におけるコンパレータ回路の自動校正動作を示すタイミング波形図である。まず，図１５に示されるとおり入力電圧Ｖａを理想的判定値Vthidealにする。そして，遅延量調整回路１８が，出力選択回路１６の出力Voの値を監視しながら，第１，第２の遅延回路ｄｅｌａｙ１，２のいずれかの遅延量を遅延制御信号ＴＣ１，ＴＣ２により調整し，出力Voが１から０，または０から１に変化する時を検出する。
【００５７】
まず，遅延制御信号ＴＣ１，ＴＣ２は初期状態とする。その状態で，時間ｔ１では，第１の判定信号Ｖｑ１，Ｖｑ１ｂのほうが先に判定結果状態になり，出力ＶｏはＶｑ１＝０になる。そこで，遅延量調整回路１８は，遅延制御信号ＴＣ１を変更して第１の遅延回路ｄｅｌａｙ１の遅延量を単位時間だけ増加させる。その結果，図１３（Ｂ），図１４（Ｂ）のｄｅｌａｙ１に示されるように第１の判定信号ＶＣｑ１，Ｖｑ１ｂ側の判定時間が長くなる。その状態で，時間ｔ２でも，時間ｔ１と同様の結果になり，出力ＶｏはＶｑ１＝０になる。したがって，遅延量調整回路１８は，再度遅延制御信号ＴＣ１を変更して第１の遅延回路ｄｅｌａｙ１の遅延量を単位時間だけ増加させる。
【００５８】
この状態で，時間ｔ３では，第２の判定信号Ｖｑ２，Ｖｑ２ｂのほうが先に判定結果状態になり，出力ＶｏはＶｑ２＝１になる。つまり，出力Ｖｏのレベルが反転する。したがって，この遅延状態が，第１，第２の遅延判定信号Ｖｑ１ｄ／Ｖｑ１ｂｄ，Ｖｑ２ｄ／Ｖｑ２ｂｄの判定時間がほぼ一致する状態である。そこで，この時の遅延制御信号ＴＣ１，ＴＣ２が遅延回路ｄｅｌａｙ１，２に設定される。または，時間ｔ２での遅延制御信号ＴＣ１，ＴＣ２に設定されてもよい。
【００５９】
図１７は，第２の実施の形態におけるコンパレータ回路を使用したＡＤＣの構成図である。このＡＤＣは，同期式の逐次比較型ＡＤＣである。図７のＡＤＣと比較すると，コンパレータＣＯＭＰ１，２と出力選択回路１６との間に遅延回路ｄｅｌａｙ１，２が設けられている。それ以外の構成は，図７と同じである。前述のとおり，遅延回路ｄｅｌａｙ１，２の遅延時間を遅延制御信号ＴＣ１，ＴＣ２で調整することで，コンパレータＣＯＭＰ１，２のオフセットによる判定値の誤差を修正することができる。または，遅延回路ｄｅｌａｙ１，２の遅延時間を遅延制御信号ＴＣ１，ＴＣ２で調整することで，電圧Ｖ１，Ｖ２にかかわらず，所望の判定値に調整することができる。
【００６０】
図１８は，第２の実施の形態におけるコンパレータ回路を使用した別のＡＤＣの構成図である。このＡＤＣは，非同期式の逐次比較型ＡＤＣである。図８のＡＤＣと比較すると，コンパレータＣＯＭＰ１，２と出力選択回路１６との間に遅延回路ｄｅｌａｙ１，２が設けられている。それ以外の構成は，図８と同じである。遅延回路ｄｅｌａｙ１，２を設けたことによる作用効果は，図１７と同じである。
【００６１】
図１７，図１８のＡＤＣにおいて，遅延回路ｄｅｌａｙ１，２の遅延時間を前述のとおり適切に調整することで，ＡＤＣのＤＮＬを抑制することができる。
【００６２】
図１９は，遅延回路ｄｅｌａｙ１，２の構成図である。遅延回路は，複数のインバータを有する遅延ユニットＤ０，Ｄ１〜Ｄｎと，遅延ユニットのいずれかの出力を選択して出力するセレクタＳＥＬとを有する。このセレクタＳＥＬは，遅延制御信号ＴＣ１，ＴＣ２により選択される。
【００６３】
以上の実施の形態において，ＡＤＣは，コンパレータ回路がサンプルホールドした入力電圧Ｖａと判定値生成ユニット１２により生成される判定値とを比較している。しかし，これ以外の構成のＡＤＣとして，デジタルアナログコンバータＤＡＣからなる判定電圧値成ユニット１２が，サンプルホールドしたアナログ入力電圧をホールドし，その後，判定結果に応じてＳＡＲロジック回路１０により生成されるデジタル入力信号ＤＩに応じてホールドした入力電圧を変更し，その変更された電圧をコンパレータが基準値Ｖｔｈと比較して判定する構成にしてもよい。かかるＡＤＣは，例えば，非特許文献のJens Sauerbrey, Doris Schmitt-Landsiedel, Roland Thewes; A 0.5V, 1μW successive approximation ADC, Proceedings of the 28th European Solid-State Circuits Conference, September 2002.のＦｉｇ．２に記載されている。ここで使用されている判定電圧値生成ユニットは，最初にホールドしたアナログ入力電圧による電荷をデジタル入力信号ＤＩに応じて再分配する電荷分配型ＡＤＣである。
【００６４】
以上，本実施の形態におけるコンパレータ回路は，入力電圧にかかわらずある程度の短い時間で判定動作を完了することができる。よって，そのコンパレータ回路を有する逐次比較型ＡＤＣの変換時間も短くすることができる。
【００６５】
以上の実施の形態をまとめると，次の付記のとおりである。
【００６６】
（付記１）
入力信号が判定値より大きいか小さいかを示す判定信号を出力するコンパレータ回路において、
前記入力信号と第１の比較値とを比較し第１の判定信号を生成する第１のコンパレータと，
前記入力信号と，前記第１の比較値と異なる第２の比較値とを比較し第２の判定信号を生成する第２のコンパレータと，
前記第１及び第２の判定信号のうち先に生成された信号を選択して前記判定信号として出力する出力選択回路とを有することを特徴とするコンパレータ回路。
【００６７】
（付記２）
付記１において，
前記第１の比較値は前記判定値より所定のずれ値大きく，第２の比較値は前記判定値より前記所定のずれ値小さいことを特徴とするコンパレータ回路。
【００６８】
（付記３）
付記１において，
前記出力選択回路は，前記第１または第２の判定信号のいずれかが判定結果の値に変化したことに応答して，当該判定結果の値に変化した第１または第２の判定信号を選択して出力することを特徴とするコンパレータ回路。
【００６９】
（付記４）
付記１または３において，
前記出力選択回路は，前記第１または第２の判定信号の選択に応答して，判定終了信号を出力することを特徴とするコンパレータ回路。
【００７０】
（付記５）
付記１において，
前記第１，第２のコンパレータは，それぞれ，
前記入力信号をゲートに入力し第１の出力端子に第１の電流を供給する第１のトランジスタと，前記第１又は第２の比較値をゲートに入力し第２の出力端子に第２の電流を供給する第２のトランジスタと，前記第１及び第２の出力端子の前記第１及び第２の電流による電位差に応じて前記第１及び第２の出力端子の電位差を増幅する増幅回路とを有することを特徴とするコンパレータ回路。
【００７１】
（付記６）
付記５において，
前記増幅回路は，前記第１及び第２の出力端子の電位をＨレベルとＬレベルとにラッチすることを特徴とするコンパレータ回路。
【００７２】
（付記７）
付記１において，
さらに，前記第１の判定信号または第２の判定信号の少なくともいずれか一方を遅延して前記出力選択回路に供給する遅延回路を有し，
前記遅延回路は，前記入力信号に前記判定値が入力されたとき，前記第１及び第２の判定信号が前記出力選択回路に出力されるタイミングが一致するように遅延時間が設定されることを特徴とするコンパレータ回路。
【００７３】
（付記８）
付記７において，
さらに，前記出力選択回路による第１または第２の判定信号のいずれが先に生成されたかを検出し、検出結果に応じて，前記第１及び第２の判定信号に対応する第１及び第２の遅延調整信号を前記遅延回路に供給する遅延量調整回路を有することを特徴とするコンパレータ回路。
【００７４】
（付記９）
付記７または８において，
前記第１の比較値は前記判定値より所定のずれ値大きく，第２の比較値は前記判定値より前記所定のずれ値小さいことを特徴とするコンパレータ回路。
【００７５】
（付記１０）
アナログ入力信号をデジタル出力信号に変換する逐次比較型アナログデジタルコンバータにおいて，
付記１に記載のコンパレータ回路と，
前記コンパレータ回路が出力する前記判定信号を逐次記憶し前記デジタル出力信号を出力するレジスタ回路と，
前記判定信号の判定結果に応じて，前記第１及び第２の比較値を逐次生成する比較値生成ユニットとを有し，
前記デジタル出力信号のビット数の回数，前記コンパレータ回路が前記判定信号を逐次出力することを特徴とする逐次比較型アナログデジタルコンバータ。
【００７６】
（付記１１）
付記１０において，
前記アナログ入力信号が前記コンパレータ回路に前記入力信号として入力され，
前記比較値生成ユニットは，前記判定信号の判定結果に応じて前記判定値を生成する判定値生成回路を有し，前記判定値に第１及び第２のずれ値を加算して前記第１及び第２の比較値を生成することを特徴とする逐次比較型アナログデジタルコンバータ。
【００７７】
（付記１２）
付記１０または１１において，
前記コンパレータは，判定クロックに同期して，リセット動作と判定動作とを繰り返すことを特徴とする逐次比較型アナログデジタルコンバータ。
【００７８】
（付記１３）
付記１０または１１において，
前記出力選択回路は，前記第１または第２の判定信号の選択に応答して，判定終了信号を出力し，
前記コンパレータは，前記判定終了信号に応答して，リセット動作と判定動作とを行い，
前記比較値生成ユニットは，前記判定終了信号に応答して，前記第１及び第２の比較値を生成することを特徴とする逐次比較型アナログデジタルコンバータ。
【００７９】
（付記１４）
付記１０または１１において，
前記コンパレータ回路は，さらに，前記第１の判定信号または第２の判定信号の少なくともいずれか一方を遅延して前記出力選択回路に供給する遅延回路を有し，
前記遅延回路は，前記入力信号に前記判定値が入力されたとき，前記第１及び第２の判定信号が前記出力選択回路に出力されるタイミングが一致するように前記遅延の時間が設定されることを特徴とする逐次比較型アナログデジタルコンバータ。
【００８０】
（付記１５）
付記１４において，
前記コンパレータ回路は，さらに，前記出力選択回路による第１または第２の判定信号のいずれが先に生成されたかの検出結果に応じて，前記第１及び第２の判定信号に対応する第１及び第２の遅延調整信号を前記遅延回路に供給する遅延量調整回路を有することを特徴とする逐次比較型アナログデジタルコンバータ。
【図面の簡単な説明】
【００８１】
【図１】コンパレータ回路の構成と動作を示す図である。
【図２】コンパレータ回路の判定動作を示す図である。
【図３】同期式の逐次比較型ＡＤＣを示す図である。
【図４】非同期式の逐次比較型ＡＤＣを示す図である。
【図５】本実施の形態におけるコンパレータ回路の構成図である。
【図６】本実施の形態におけるコンパレータ回路の動作を説明する図である。
【図７】本実施の形態における同期式の逐次比較型ＡＤＣの構成図である。
【図８】本実施の形態における非同期式の逐次比較型ＡＤＣの構成図である。
【図９】図８の非同期式の逐次比較型ＡＤＣの動作を示すタイミング波形図である。
【図１０】出力選択回路の構成図である。
【図１１】出力選択回路の動作を示すタイミング波形図である。
【図１２】第２の実施の形態におけるコンパレータ回路の構成図である。
【図１３】第２の実施の形態におけるコンパレータ回路の動作原理図である。
【図１４】第２の実施の形態におけるコンパレータ回路の別の動作原理図である。
【図１５】第２の実施の形態におけるコンパレータ回路の別の構成図である。
【図１６】第２の実施の形態におけるコンパレータ回路の自動校正動作を示すタイミング波形図である。
【図１７】第２の実施の形態におけるコンパレータ回路を使用したＡＤＣの構成図である。
【図１８】第２の実施の形態におけるコンパレータ回路を使用した別のＡＤＣの構成図である。
【図１９】遅延回路ｄｅｌａｙ１，２の構成図である。
【符号の説明】
【００８２】
ＣＯＭＰ：コンパレータ回路
ＣＯＭＰ１，２：第１，第２のコンパレータ
Ｖａ：入力電圧
Ｖｒ＋Ｖ１，Ｖｒ＋Ｖ２：比較値
Ｖｑ１，Ｖｑ１ｂ，Ｖｑ２，Ｖｑ２ｂ：第１，第２の判定信号
１６：出力選択回路
Ｖｏ：判定信号
【技術分野】
【０００１】
本発明は，コンパレータ回路及びそれを有するアナログデジタルコンバータに関し，特に，比較動作を高速化したコンパレータ回路及びそれを有するアナログデジタルコンバータに関する。
【背景技術】
【０００２】
コンパレータ回路は，２つの入力電圧を比較し，それらの微少な電圧差を増幅し，比較結果を出力する。特に，正帰還回路を内蔵するラッチコンパレータ回路は，正帰還回路により高速に増幅動作を行うことができる。
【０００３】
このようなコンパレータ回路は，様々な回路に内蔵される。たとえば，アナログ入力信号をデジタル出力信号に変換するアナログデジタルコンバータ（以下ＡＤＣと称する。）は，サンプルホールドしたアナログ入力電圧と基準電圧とを比較して各ビットを判定するコンパレータ回路を内蔵する。デジタル出力信号の複数ビットを逐次検出する逐次比較型ＡＤＣは，コンパレータ回路が判定動作を複数回おこなうため，コンパレータ回路の動作速度がＡＤＣの変換速度に影響する。
【０００４】
逐次比較型ＡＤＣについては，例えば，特許文献１，２などに記載されている。
【０００５】
逐次比較型ＡＤＣは，コンパレータ回路が，一定の周期でサンプルホールドされるアナログ入力電圧を，デジタル出力のビット数の回数，アナログ入力電圧と判定電圧との判定動作を繰り返す。逐次比較型ＡＤＣは，ホールド周期をビット数で除算した判定周期でこの判定動作を繰り返す同期式逐次比較型ＡＤＣと，各ビットの判定動作が終了するたびに次のビットの判定動作を開始する非同期式逐次比較型ＡＤＣとに分類される。
【０００６】
非同期式の逐次比較型ＡＤＣについては，例えば非特許文献１に記載されている。
【特許文献１】特開平８−１０７３５４号公報
【特許文献２】特開２００２−２６７３１号公報
【非特許文献１】A 6-bit 600-MS/s 5.3mW Asynchronous ADC in 0.13-um CMOS”, S-W. M. Chen et al., IEEE JSSC, Dec. 2006
【発明の開示】
【発明が解決しようとする課題】
【０００７】
同期式の逐次比較型ＡＤＣは，コンパレータ回路は一定の周期で動作する。その周期は，コンパレータ回路の判定動作に必要な時間に基づいて決定される。コンパレータ回路の判定動作は，微小な電圧差の判定になるほど長い時間を要する。よって，比較動作周期はある程度の微小な電圧差を判定するために必要な時間を見込んで設定するため，ＡＤＣの動作速度は遅くなりがちである。一方，非同期式の逐次比較型ＡＤＣでは，コンパレータ回路の動作は一定の周期ではなく，ある判定が完了すると即座に次の判定に移行する。電圧差が大きいほどコンパレータ回路の判定動作は短時間で完了するので，その分同期式に比べてＡＤＣの動作速度は速くなる。しかし，判定完了を受けて動作するため，電圧差が微小になるとホールド周期内で判定が完了しない場合がある。これがＡＤＣの途中のビット判定時に生じると，それ以下のビット判定はなされず，デジタル出力信号は大きな誤差を含むことになる。なお，同期式では必ず全ビットの判定が行われるため、この誤差は小さくなる。
【０００８】
上記のように，同期式，非同期式にかかわらず，逐次比較型ＡＤＣは，コンパレータ回路の判定時間が変換速度に影響するので，コンパレータ回路の判定時間を短縮することが，変換速度の向上には重要である。特に，ＡＤＣがより高い分解能を必要とする場合や，低電源電圧化により信号振幅が小さくなる場合は，コンパレータ回路の入力電圧の差がさらに小さくなり，コンパレータ回路の判定時間が長くなる。
【課題を解決するための手段】
【０００９】
コンパレータ回路は，入力信号が判定値より大きいか小さいかを示す判定信号を出力する。そして，コンパレータ回路は，前記入力信号と第１の比較値とを比較し判定結果を有する第１の判定信号を生成する第１のコンパレータと，前記入力信号と，前記第１の比較値と異なる第２の比較値とを比較し判定結果を有する第２の判定信号を生成する第２のコンパレータと，前記第１及び第２の判定信号のうちいずれが先に生成されたかを検出し，先に生成された信号を選択して前記判定信号として出力する出力選択回路とを有する。
【発明の効果】
【００１０】
コンパレータ回路の判定動作時間が短くなり，それを利用したＡＤＣは変換時間が短くなる。
【発明を実施するための最良の形態】
【００１１】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００１２】
図１は，コンパレータ回路の構成と動作を示す図である。図１（Ａ）は，コンパレータ回路の構成図を示している。コンパレータ回路ＣＯＭＰは，第１の入力信号Ｖｉ１をゲートに入力し第１の出力端子Ｖｑ１に第１の電流Ｉ１を供給する第１のＰチャネルトランジスタＰ１と，判定値または比較値である第２の入力信号Ｖｉ２をゲートに入力し第２の出力端子Ｖｑ２に第２の電流Ｉ２を供給する第２のＰチャネルトランジスタＰ２とを有する。これらのトランジスタＰ１，Ｐ２のソースは電源Ｖｃｃに接続されている。また，コンパレータ回路は，第１及び第２の電流Ｉ１，Ｉ２による第１及び第２の出力端子Ｖｑ１，Ｖｑ２の電位差に応じて，第１及び第２の出力端子の電位差を増幅する増幅回路とを有する。この増幅回路は，ゲートとドレインが交差接続されたＰチャネルトランジスタＰ３，Ｐ４と，ゲートとドレインが交差接続されたＮチャネルトランジスタＮ５，Ｎ６とを有し，ラッチ機能を有する。したがって，図１のコンパレータ回路は，ラッチコンパレータとも称される。
【００１３】
さらに，コンパレータ回路は，リセット動作時にオンになり第１及び第２の出力端子をグランドＧＮＤ電位にするスイッチ対ＳＷ１，ＳＷ２を有する。図１（Ａ）の左側のリセット動作時はスイッチＳＷ１，ＳＷ２がオン状態になり，図１（Ａ）の右側の判定動作時はスイッチＳＷ１，ＳＷ２がオフ状態になる。
【００１４】
図１（Ｂ）はコンパレータ回路の動作を示している。リセット動作期間Ｒｅｓｅｔでは，制御クロックΦｃ＝１となり，両出力端子Ｖｑ１，Ｖｑ２は共にグランド電位になっている。判定動作期間Ｃｏｍｐ１，２では，制御クロックΦｃ＝０となり，両出力端子Ｖｑ１，Ｖｑ２はグランドから切り離される。そして，トランジスタＰ１，Ｐ２が，入力信号Ｖｉ１，Ｖｉ２の電位差に応じて第１，第２の電流Ｉ１，Ｉ２を生成する。リセット時に両出力端子Ｖｑ１，Ｖｑ２は共にグランド（Ｌレベル）にされトランジスタＰ３，Ｐ４は導通状態であり，第１，第２の電流Ｉ１，Ｉ２により両出力端子Ｖｑ１，Ｖｑ２の電位が上昇する。この電位上昇の傾きは第１，第２の電流Ｉ１，Ｉ２の電流差に比例する。そして，両出力端子Ｖｑ１，Ｖｑ２の電位差がある値以上になると，トランジスタＰ３，Ｐ４のいずれか一方が強く導通し，トランジスタＮ５，Ｎ６のいずれか他方が強く導通し，これらのトランジスタからなる増幅回路が出力端子Ｖｑ１，Ｖｑ２の電位を電源ＶｃｃのＨレベルかグランドＧＮＤのＬレベルかに引き上げまたは引き下げてラッチし，判定動作を完了する。このように，判定動作が完了すると出力端子Ｖｑ１，Ｖｑ２の電位はＨレベルとＬレベルになる。
【００１５】
図１（Ｂ）の判定動作Ｃｏｍｐ１では，入力信号Ｖｉ１，Ｖｉ２の電位差が比較的小さく，両出力端子Ｖｑ１，Ｖｑ２がＨ，Ｌレベルになる判定動作完了まで比較的長い時間を要している。それに対して，図１（Ｂ）の判定動作Ｃｏｍｐ２では，入力信号Ｖｉ１，Ｖｉ２の電位差が比較的大きく，比較的短い時間で判定動作が完了している。
【００１６】
図２は，コンパレータ回路の判定動作を示す図である。図２（Ａ）は，入力信号Ｖｉ１，Ｖｉ２の電位差が大きく，第１の電流Ｉ１が第２の電流Ｉ２より十分に大きい（Ｉ１＞＞Ｉ２）例である。Ｉ１＞＞Ｉ２であるため，出力端子Ｖｑ１，Ｖｑ２の電位差は短時間で大きくなり，増幅回路のラッチ動作により出力端子Ｖｑ１，Ｖｑ２の電圧は短い判定時間ＪＴｉｍｅでＨレベルとＬレベルになる。一方，図２（Ｂ）は，入力信号Ｖｉ１，Ｖｉ２の電位差が微少で，第１，第２の電流Ｉ１，Ｉ２がほぼ等しい例である。第１，第２の電流Ｉ１，Ｉ２がほぼ等しいため，出力端子Ｖｑ１，Ｖｑ２の電位差はなかなか大きくならず，増幅回路のラッチ動作まで長い時間を要する。そのため，判定時間ＪＴｉｍｅは長くなる。
【００１７】
ラッチ機能付きのコンパレータ回路は，図１の例以外に，トランジスタＰ３，Ｐ４，Ｎ５，Ｎ６からなる増幅回路が，トランジスタＰ１，Ｐ２からなる差動回路の出力を入力し，増幅する構成でもよい。
【００１８】
図３は，同期式の逐次比較型ＡＤＣを示す図である。図３（Ａ）はＡＤＣの構成図を示している。このＡＤＣは，アナログ入力信号ＡｉｎをサンプルクロックΦｓに同期してサンプルホールドするサンプルホールド回路ＳＨと，判定クロックΦｃに同期して，ホールドされた入力電圧Ｖａと判定電圧Ｖｃとを比較し入力電圧Ｖａが判定電圧Ｖｃより大きいか小さいかの判定結果を示す判定信号Ｖｑを生成するコンパレータ回路ＣＯＭＰとを有する。さらに，ＡＤＣは，判定クロックΦｃに同期して，判定信号Ｖｑを逐次保存しデジタル出力信号Ｄｏｕｔとして出力するＳＡＲロジック回路（Successive Approximation Register Logic Circuit）１０と，判定結果に応じてＳＡＲロジック回路１０により生成されるデジタル入力信号ＤＩに応じて判定電圧Ｖｃを生成する判定電圧生成ユニット１２とを有する。このＳＡＲロジック回路１０は，判定信号Ｖｑを逐次保存するレジスタと，デジタル入力信号ＤＩを生成する論理回路とを有する。また，判定電圧生成ユニット１２は，デジタル入力信号ＤＩをアナログの判定電圧Ｖｃに変換するデジタルアナログコンバータ（ＤＡＣ）である。
【００１９】
図３（Ｂ）はサンプルクロックΦｓと判定クロックΦｃとの関係を示す。サンプルクロックΦｃは，サンプル周波数ｆｓの逆数の周期１／ｆｓで生成され，サンプルホールド回路ＳＨは，このサンプルクロックΦｃに同期してアナログ入力Ａｉｎをサンプリングしホールドする。一方，判定クロックΦｃは，サンプル周波数ｆｓのｎ倍の周波数ｎ＊ｆｓの逆数の周期１／ｎ＊ｆｓで生成される。この判定クロックΦｃの周期または周波数は，サンプルクロックΦｓとデジタル出力信号Ｄｏｕｔのビット数ｎに依存した関係を有する。
【００２０】
図３（Ｃ）に示されるとおり，判定クロックΦｃに同期して，判定電圧生成ユニット１２が判定電圧Ｖｃを生成し，コンパレータ回路ＣＯＭＰが入力電圧Ｖａが判定電圧Ｖｃより大きいか小さいかを判定し，判定信号Ｖｑ＝「１０１１」を生成する。各ビットの判定結果に応じて，ＳＡＲロジック回路１０がデジタル入力信号ＤＩを生成し，それに基づいて判定電圧生成ユニット１２が判定電圧ＶｃをＶＲ／２，３ＶＲ／４，５ＶＲ／８と変更する。ｎビット全て判定が完了すると，ＳＡＲロジック回路１０はｎビットのデジタル出力信号Ｄｏｕｔを出力する。なお，ここでＶＲはＡＤ変換のフルスケール電圧である。
【００２１】
同期式の逐次比較型ＡＤＣは，判定クロックΦｃ及びサンプルクロックΦｓに同期して変換動作を行うが，これらのクロック周期は，コンパレータ回路ＣＯＭＰの最長判定時間に基づいて設定される。よって，コンパレータ回路の判定時間が短ければＡＤＣの変換動作時間を短くすることができる。
【００２２】
図４は，非同期式の逐次比較型ＡＤＣを示す図である。図４（Ａ）はＡＤＣの構成図を示している。このＡＤＣは，図３の同期式と同様に，サンプルホールド回路ＳＨと，コンパレータ回路ＣＯＭＰと，ＳＡＲロジック回路１０と，判定電圧生成ユニット１２とを有する。ただし，図３の同期式と異なり，タイミング生成回路１４が，コンパレータ回路ＣＯＭＰの判定完了に伴い生成される判定信号Ｖｑに応答して，判定クロックΦｑを生成する。つまり，非同期式のＡＤＣは，コンパレータ回路によるビット判定完了というイベントに応答して次の判定クロックΦｃが生成されビット判定が行われるイベントドリブン型である。
【００２３】
図４（Ｂ）はサンプルクロックΦｓと判定クロックΦｑとの関係を示す。図３と同様に，サンプルクロックΦｃは，サンプル周波数ｆｓの逆数の周期１／ｆｓで生成され，サンプルホールド回路ＳＨは，このサンプルクロックΦｃに同期してアナログ入力Ａｉｎをサンプリングしホールドする。一方，判定クロックΦｑは，ビット判定時間ＪＴｉｍｅに依存したＬレベルの期間（判定期間）を有する。よって，ビット判定時間ＪＴｉｍｅは，上位ビットでは短く，下位ビットになるにしたがってだんだん長くなる。
【００２４】
図４の非同期式の逐次比較型ＡＤＣは，サンプリングクロックΦｓの周期１／ｆｓ内にＮビットのビット判定を完了することが求められる。しかし，上記の通りイベントドリブン型であり，アナログ入力電圧の値によってはビット判定がホールド周期内に完了せず，その結果，ＳＡＲロジック回路１０内のレジスタのあるビット以下の値が初期値のまま出力される場合がある。この場合，デジタル出力信号Ｄｏｕｔの精度は低くなる。よって，非同期式のＡＤＣでも，コンパレータ回路の判定時間を短くすることが要求される。
【００２５】
図５は，本実施の形態におけるコンパレータ回路の構成図である。このコンパレータ回路ＣＯＭＰは，入力信号Ｖａが判定値Ｖｒより大きいか小さいかを示す判定信号Ｖｏを出力する。そして，コンパレータ回路は，入力信号Ｖａと第１の比較値Ｖｒ＋Ｖ１とを比較し判定結果を有する第１の判定信号Ｖｑ１，Ｖｑ１ｂを生成する第１のコンパレータＣＯＭＰ１と，入力信号Ｖａと，第１の比較値と異なる第２の比較値Ｖｒ＋Ｖ２とを比較し判定結果を有する第２の判定信号Ｖｑ２，Ｖｑ２ｂを生成する第２のコンパレータＣＯＭＰ２と，第１及び第２の判定信号のうちいずれが先に生成されたかを検出し，先に生成された信号を選択して判定信号Ｖｏとして出力する出力選択回路１６とを有する。
【００２６】
図６は，本実施の形態におけるコンパレータ回路の動作を説明する図である。図６（Ａ）は，図１に示したコンパレータ回路の入力電圧Ｖａ（図１ではＶｉ１）と判定値Ｖｔｈ（図１ではＶｉ２）との比較による判定時間ＪＴｉｍｅを示す。横軸が入力電圧Ｖａ，縦軸が判定時間ＪＴｉｍｅである。前述のとおり，コンパレータ回路は，入力電圧Ｖａが判定値Ｖｔｈより十分に小さいまたは大きいと判定時間ＪＴｉｍｅは短いが，一方で，入力電圧Ｖａが判定値Ｖｔｈに近づくにつれて判定時間ＪＴｉｍｅは長くなる。
【００２７】
図６（Ｂ）は図５のコンパレータ回路の判定時間を示す。図５のコンパレータ回路は，入力電圧Ｖａと，比較値Ｖｔｈ１＝Ｖｒ＋Ｖ１，Ｖｔｈ２＝Ｖｒ＋Ｖ２とをそれぞれ比較して判定する第１，第２のコンパレータＣＯＭＰ１，ＣＯＭＰ２とを有する。第１，第２のコンパレータＣＯＭＰ１，ＣＯＭＰ２が生成する第１，第２の判定信号Ｖｑ１，Ｖｑ２の判定時間は，図６（Ｂ）の破線に示すとおりである。そして，出力選択回路１６が，第１，第２の判定信号Ｖｑ１，Ｖｑ２のうち先に生成される信号を判定し，その信号を選択し判定信号Ｖｏとして出力する。つまり，出力選択回路１６は，２つのコンパレータＣＯＭＰ１，２のうち，先に判定が完了した判定信号を検出し，それを選択して判定信号Ｖｏとして出力する。出力回路の構成は後述する。
【００２８】
図６（Ｂ）において，第１の判定信号Ｖｑ１は，入力電圧Ｖａが第１の比較値Ｖｔｈ１より低ければ「０」高ければ「１」になるが，第２の判定信号Ｖｑ２は，入力電圧Ｖａが第２の比較値Ｖｔｈ２より低ければ「０」高ければ「１」になる。そして，出力選択回路１６は，判定時間ＪＴｉｍｅが短いほうの判定信号Ｖｑ１，Ｖｑ２を選択して判定信号Ｑｏとして出力する。その結果，判定信号Ｖｏの判定結果は，第１，第２の比較値Ｖｔｈ１，Ｖｔｈ２の中点の理想判定値Vthidealを境にして，下線で示すとおり「０」と「１」になる。しかも，判定信号Ｑｏの判定時間ＪＴｉｍｅは，図６（Ｂ）中太線で示されるとおり，第１，第２の判定信号Ｖｑ１，Ｖｑ２の判定時間よりも短くなる。
【００２９】
図５のコンパレータ回路ＣＯＭＰは，第１のコンパレータＣＯＭＰ１の比較電圧Ｖｔｈ１は，判定電圧Ｖｒにずれ値Ｖ１を加えたＶｔｈ１＝Ｖｒ＋Ｖ１であり，第２のコンパレータＣＯＭＰ２の比較電圧Ｖｔｈ２は，判定電圧Ｖｒにずれ値Ｖ２を加えたＶｔｈ２＝Ｖｒ＋Ｖ２である。コンパレータ回路が理想的な判定値Vthidealで入力電圧Ｖａを判定するためには，Ｖｒ＝Vthideal，Ｖ１＝−Ｖ２であることが望ましい。つまり，Ｖｔｈ１＝Ｖｒ＋ｄＶ，Ｖｔｈ２＝Ｖｒ−ｄＶであれば，図６（Ｂ）に示すとおり，コンパレータ回路は，理想的な判定値Vthidealに基づく判定信号Ｑｏを生成することができる。
【００３０】
図５では，第１，第２の比較電圧Ｖｔｈ１，Ｖｔｈ２は，図中の加算器により生成されている。それ以外の方法としては，両コンパレータＣＯＭＰ１，２に同じ判定電圧Ｖｒを比較値として与え，コンパレータＣＯＭＰ１のトランジスタＰ１のサイズをＰ２より大きくし，逆にコンパレータＣＯＭＰ２のトランジスタＰ１のサイズをＰ２より小さくし，実質的に両コンパレータＣＯＭＰ１，２の判定レベルを異ならせることでもよい。
【００３１】
図７は，本実施の形態における同期式の逐次比較型ＡＤＣの構成図である。このＡＤＣは，図３のＡＤＣのコンパレータ回路ＣＯＭＰの代わりに，図５のコンパレータ回路ＣＯＭＰを有する。すなわち，コンパレータ回路ＣＯＭＰは，２つのコンパレータＣＯＭＰ１，２と，出力選択回路１６とからなる。出力選択回路１６は，前述のとおり，両判定信号Ｖｑ１／Ｖｑ１ｂ，Ｖｑ２／Ｖｑ２ｂからいずれのコンパレータが先に判定結果を生成したかを検出し，先に生成された信号を選択して出力する。この同期式の逐次比較型ＡＤＣは，判定クロックΦｃに同期して２つのコンパレータＣＯＭＰ１，２が入力電圧Ｖａをそれぞれ異なる比較電圧に基づいて比較・判定動作を行う。コンパレータ回路ＣＯＭＰの判定時間が短くなっているので，判定クロックΦｃの周期を短くでき，ＡＤＣの変換時間も短くなる。
【００３２】
図８は，本実施の形態における非同期式の逐次比較型ＡＤＣの構成図である。このＡＤＣは，図４のＡＤＣのコンパレータ回路ＣＯＭＰの代わりに，図５のコンパレータ回路ＣＯＭＰを有する。すなわち，コンパレータ回路ＣＯＭＰは，２つのコンパレータＣＯＭＰ１，２と，出力選択回路１６とからなる。出力選択回路１６は，図７と同様に，両判定信号Ｖｑ１／Ｖｑ１ｂ，Ｖｑ２／Ｖｑ２ｂからいずれのコンパレータが先に判定結果を生成したかを検出し，先に生成された信号を選択して出力する。
【００３３】
そして，この非同期式の逐次比較型ＡＤＣでは，出力選択回路１６が，判定信号Ｖｏを出力するタイミングで，判定クロックΦｑを両コンパレータＣＯＭＰ１，２に供給する。また，出力選択回路１６は，判定クロックΦｑの出力と共に，ＳＡＲロジック回路１０に出力Ｖｏを取り込む制御信号Φｒを出力する。
【００３４】
図８の例では，コンパレータ回路ＣＯＭＰの判定時間が短くなっている分，ＡＤＣの変換時間も短くなる。または，ＡＤＣはサンプルクロックΦｓの周期内にＮビットの判定動作を完了することができ，デジタル出力信号Ｄｏｕｔの精度を高くすることができる。
【００３５】
図９は，図８の非同期式の逐次比較型ＡＤＣの動作を示すタイミング波形図である。時間ｔ０でサンプルクロックΦｓがＨレベルになり，それに応答してサンプルホールド回路ＳＨがアナログ入力信号Ａｉｎをサンプリングする。時間ｔ１からのホールド期間中に，コンパレータ回路ＣＯＭＰがホールドした入力電圧Ｖａと判定値との判定動作をビット数の回数繰り返す。図９では２回の判定動作が示されている。
【００３６】
時間ｔ１で判定クロックΦｑはＨレベルになり，２つのコンパレータＣＯＭＰ１，２はリセット動作を行う。そして，時間ｔ２で判定クロックΦｑがＬレベルになり，２つのコンパレータＣＯＭＰ１，２は判定動作を行う。この例では，第１の判定信号Ｖｑ１／Ｖｑ１ｂが第２の判定信号Ｖｑ２／Ｖｑ２ｂよりも先にＨ，Ｌレベルになっている。つまり，第１のコンパレータＣＯＭＰ１の判定結果が第２のコンパレータＣＯＭＰ２の判定結果よりも早く生成されている。その結果，出力選択回路１６は，第１の判定信号Ｖｑ１を選択して，判定信号Ｖｏとして出力する。
【００３７】
出力選択回路１６は，この判定信号Ｖｏの出力に同期して制御クロックΦｑｉｂを生成し，それから一定時間遅延後に判定クロックΦｑをＨレベルに立ち上げる。その結果，時間ｔ３から両コンパレータＣＯＭＰ１，２はリセット動作を行い，その間にＳＡＲロジック回路１０が判定結果Ｖｏに応じてデジタル入力ＤＩを出力し，比較値生成ユニット１２に判定電圧Ｖｃを変更させる。
【００３８】
そして，時間ｔ４で判定クロックΦｑがＬレベルに立ち下がり，両コンパレータＣＯＭＰ１，２は判定動作を行う。このときは，第２の判定信号Ｖｑ２／Ｖｑ２ｂが第１の判定信号Ｖｑ１／Ｖｑ１ｂよりも先にＨ，Ｌレベルになっている。つまり，第２のコンパレータＣＯＭＰ２の判定結果が第１のコンパレータＣＯＭＰ１の判定結果よりも早く生成され，出力選択回路１６は，第２の判定信号Ｖｑ２を選択して，判定信号Ｖｏとして出力する。
【００３９】
前述と同様に，出力選択回路１６は，判定信号Ｖｏの出力に同期して制御クロックΦｑｉｂを生成し，それから一定時間遅延後に判定クロックΦｑをＨレベルに立ち上げる。その結果，時間ｔ５から両コンパレータＣＯＭＰ１，２はリセット動作を行い，その間にＳＡＲロジック回路１０が判定結果Ｖｏに応じてデジタル入力ＤＩを出力し，比較値生成ユニット１２に判定電圧Ｖｃを変更させる。以降，同様にしてビット判定動作が繰り返される。
【００４０】
図１０は，出力選択回路の構成図である。出力選択回路１６は，２つのコンパレータＣＯＭＰ１，２の差動の判定信号Ｖｑ１／Ｖｑ１ｂ，Ｖｑ２／Ｖｑ２ｂがＨ，ＬまたはＬ，Ｈレベルになったことを検出する判定完了検出部１６１と，いずれの判定信号が先に判定を完了したかを検出する判定完了順序検出部１６２と，先に判定が完了したほうの判定信号Ｖｑ１，Ｖｑ２を選択する出力選別部１６３とを有する。
【００４１】
判定完了検出部１６１は，第１の判定信号Ｖｑ１／Ｖｑ１ｂを入力する第１のＥＮＯＲゲート２０と，第２の判定信号Ｖｑ２／Ｖｑ２ｂを入力する第２のＥＮＯＲゲート２１とを有する。これらのＥＮＯＲ回路は，差動の判定信号がＨ，ＬまたはＬ，Ｈになると，Ｌレベルを出力する。判定完了順序検出部１６２は，フリップフロップＦＦ１，ＦＦ２を有する。そして，出力選別部１６３は，２つのスイッチＳ１，Ｓ２を有する。
【００４２】
図１１は，出力選択回路１６の動作を示すタイミング波形図である。図１１を参照して図１０の出力選択回路の動作を説明する。
【００４３】
コンパレータがリセットされた状態では，第１，第２の判定信号Ｖｑ１／Ｖｑ１ｂ，Ｖｑ２／Ｖｑ２ｂは全てＬレベルで，ＥＮＯＲゲート２０，２１の出力Ａ１，Ａ２は共にＨレベルである。そのため，ＮＯＲゲート２２，２３の出力Ｍ１，Ｍ２は共にＬレベルである。また，フリップフロップＦＦ１，ＦＦ２はリセット状態になりそれらの出力Ｂ１，Ｂ２はＬレベルである。よって，出力Ｖｏは高インピーダンスＨｉ−Ｚ状態にあり，ＥＯＲゲート２５の出力である制御信号ΦｑｉはＬである。
【００４４】
図１１の例では，第１のコンパレータの判定が先に完了し，判定信号Ｖｑ１，Ｖｑ１ｂが先にＨ，ＬまたはＬ，Ｈレベルになっている。これに応答して，ＥＮＯＲゲート２０の出力がＬレベルになり，ＮＯＲゲート２２の出力Ｍ１がＨレベルになる。これに応答して，フリップフロップＦＦ１が電源Ｖｄｄ＝Ｈを取り込んで出力Ｑ（Ｂ１）をＨレベルにする。これにより，スイッチＳ１がオンして，第１の判定信号Ｖｑ１が選択されて出力Ｖｏとなる。また，ＥＯＲゲート２５の入力がＨ，Ｌレベルとなり，制御信号ΦｑｉはＨレベルになり，ＮＯＲゲート２２，２３の出力をＬレベルに固定し，その後の第２の判定信号Ｖｑ２，Ｖｑ２ｂがＨ，ＬレベルになってもそれがフリップフロップＦＦ２に伝達されることはない。そして，遅延回路ＤＥＬＡＹによる遅延後に制御信号ΦｑｉｄがＨレベルになり，両フリップフロップＦＦ１，ＦＦ２をリセットし，信号Ｂ１，Ｂ２は共にＬレベルになり，スイッチＳ１，Ｓ２はオフ状態になり，出力Ｖｏは高インピーダンス状態になる。また，ＥＯＲゲート２５の出力であるΦｑｉは再びＬレベルになる。
【００４５】
この制御信号Φｑｉは，図示されていないが，反転され遅延されて制御信号Φｑになり，図８に示したようにコンパレータＣＯＭＰ１，２をリセットする。その結果，ＥＮＯＲゲート２０，２１の出力Ａ１，Ａ２はＨレベルにされる。
【００４６】
以上のように，出力選択回路１６は，第１，第２のコンパレータＣＯＭＰ１，２のうち先に判定信号をＨ，ＬまたはＬ，Ｈにしたことを検出し，検出した判定信号Ｖｑ１，Ｖｑ２を選択して出力する。そして，検出した判定信号を出力したあとに，制御信号ΦｑｉをＬレベルにして，図８のようにコンパレータＣＯＭＰ１，２をリセットする。
【００４７】
図１２は，第２の実施の形態におけるコンパレータ回路の構成図である。コンパレータ回路ＣＯＭＰは，第１，第２のコンパレータＣＯＭＰ１，２と，それらの判定信号Ｖｑ１／Ｖｑ１ｂ，Ｖｑ２／Ｖｑ２ｂを遅延させる第１，第２の遅延回路ｄｅｌａｙ１，２と，遅延回路で遅延した遅延判定信号Ｖｑ１ｄ／Ｖｑ１ｂｄ，Ｖｑ２ｄ／Ｖｑ２ｂｄのうち先に判定結果を示すレベルになったほうを選択し，判定出力Ｖｏとして出力する出力選択回路１６とを有する。
【００４８】
この遅延回路ｄｅｌａｙ１，２を設け，それらの遅延時間を個別に制御する遅延制御信号ＴＣ１，ＴＣ２により遅延時間を調整することで，第１に，コンパレータＣＯＭＰ１，２のオフセット特性を修正して，コンパレータ回路ＣＯＭＰが理想的な判定値との比較結果を出力することができる。第２に，コンパレータＣＯＭＰ１，２の比較値Ｖｒ＋Ｖ１，Ｖｒ＋Ｖ２の値にかかわらず，コンパレータ回路ＣＯＭＰの判定値を任意の値に設定することができる。
【００４９】
図１３は，第２の実施の形態におけるコンパレータ回路の動作原理図である。図１３（Ａ）に示されるとおり，第１，第２のコンパレータＣＯＭＰ１，２の比較値にVthideal+dVとVthideal-dVとが入力されている場合，コンパレータ回路ＣＯＭＰはそれら比較値の中間の理想的な判定値Vthidealに基づいて入力電圧Vaを判定する。したがって，第１，第２のコンパレータＣＯＭＰ１，２の判定信号Ｖｑ１，Ｖｑ２の判定時間ＪＴｉｍｅは，図示されるとおりである。
【００５０】
しかし，第１のコンパレータＣＯＭＰ１にオフセットOffsetが含まれる場合，その判定信号はＶｑ１（Offset）のようになる。その結果，コンパレータ回路ＣＯＭＰは，Ｖｑ１（Offset）とＶｑ２で示した判定時間のうち早いほうを選択して出力するので，その判定レベルVth(Offset)は，Vthideal+dV+OffsetとVthideal-dVの中間値になり，理想的な判定値Vthidealからずれてしまう。このようなずれは，コンパレータ回路ＣＯＭＰをＡＤＣに使用した場合にＤＮＬ（Differential Non-Linearity）の原因になる。
【００５１】
そこで，図１２の遅延回路ｄｅｌａｙ１の遅延時間を調整して，遅延された第１の判定信号Ｖｑ１ｄの実質的な判定時間を第２の判定信号Ｖｑ２に比較して長くする。その結果，図１３（Ｂ）に示されるとおり，Ｖｑ１ｄとＶｑ２で示された判定時間ＪＴｉｍｅは，理想的な判定値Vthidealで交差する。つまり，遅延回路ｄｅｌａｙ１，２で遅延量を調整すれば，各コンパレータＣＯＭＰ１，２のオフセットを校正して，コンパレータ回路ＣＯＭＰの判定値を理想的な値Vthidealに修正することができる。
【００５２】
図１４は，第２の実施の形態におけるコンパレータ回路の別の動作原理図である。図１４（Ａ）に示されるとおり，第１のコンパレータＣＯＭＰ１の比較値はＶｒ＋Ｖ１に，第２のコンパレータＣＯＭＰ２の比較値はＶｒ＋Ｖ２に設定されている。これにより，両コンパレータＣＯＭＰ１，２が共にオフセットを有しない場合には，コンパレータ回路ＣＯＭＰの判定値は，両比較値の中間値Ｖｔｈになる。この中間値Ｖｔｈが理想的な判定値Vthidealよりずれていると，図１３と同様にＤＮＬの原因になる。
【００５３】
そこで，図１４（Ｂ）に示されるとおり，図１２の遅延回路ｄｅｌａｙ１の遅延時間を調整して，遅延された第１の判定信号Ｖｑ１ｄの判定時間ＪＴｉｍｅを長く調整することで，Ｖｑ１ｄとＶｑ２で示された判定時間の交点を理想的な判定値Vthidealに一致させることができる。つまり，第１，第２のコンパレータＣＯＭＰ１，２の比較値を任意の値にしても，遅延回路の遅延時間を調整することで，コンパレータの判定値を理想的な値にすることができる。この場合，各コンパレータＣＯＭＰ１，２のオフセット特性を気にする必要はない。
【００５４】
図１３，１４の原理図に示された理想の判定値Vthidealに調整する方法は，次のとおりである。すなわち，図１２において，入力電圧Ｖａとして理想の判定値Vthidealを入力し，第１，第２の遅延された遅延判定信号Ｖｑ１ｄ／Ｖｑ１ｂｄ，Ｖｑ２ｄ／Ｖｑ２ｂｄの判定完了時間が一致するように，遅延回路ｄｅｌａｙ１，２の遅延時間を遅延制御信号ＴＣ１，ＴＣ２により調整する。
【００５５】
図１５は，第２の実施の形態におけるコンパレータ回路の別の構成図である。図１２と異なるところは，出力選択回路１６の出力Ｖｏに基づいて遅延制御信号ＴＣ１，ＴＣ２を調整する遅延量調整回路１８が設けられていることである。それ以外は，図１２と同じである。この遅延量調整回路１８は，自動的に遅延制御信号ＴＣｑ，ＴＣ２を調整して，コンパレータ回路ＣＯＭＰの判定値が理想値Vthidealと一致するように校正することができる。図１２の例では，遅延制御信号ＴＣ１，ＴＣ２は，試験装置などの外部回路から供給されてもよい。
【００５６】
図１６は，第２の実施の形態におけるコンパレータ回路の自動校正動作を示すタイミング波形図である。まず，図１５に示されるとおり入力電圧Ｖａを理想的判定値Vthidealにする。そして，遅延量調整回路１８が，出力選択回路１６の出力Voの値を監視しながら，第１，第２の遅延回路ｄｅｌａｙ１，２のいずれかの遅延量を遅延制御信号ＴＣ１，ＴＣ２により調整し，出力Voが１から０，または０から１に変化する時を検出する。
【００５７】
まず，遅延制御信号ＴＣ１，ＴＣ２は初期状態とする。その状態で，時間ｔ１では，第１の判定信号Ｖｑ１，Ｖｑ１ｂのほうが先に判定結果状態になり，出力ＶｏはＶｑ１＝０になる。そこで，遅延量調整回路１８は，遅延制御信号ＴＣ１を変更して第１の遅延回路ｄｅｌａｙ１の遅延量を単位時間だけ増加させる。その結果，図１３（Ｂ），図１４（Ｂ）のｄｅｌａｙ１に示されるように第１の判定信号ＶＣｑ１，Ｖｑ１ｂ側の判定時間が長くなる。その状態で，時間ｔ２でも，時間ｔ１と同様の結果になり，出力ＶｏはＶｑ１＝０になる。したがって，遅延量調整回路１８は，再度遅延制御信号ＴＣ１を変更して第１の遅延回路ｄｅｌａｙ１の遅延量を単位時間だけ増加させる。
【００５８】
この状態で，時間ｔ３では，第２の判定信号Ｖｑ２，Ｖｑ２ｂのほうが先に判定結果状態になり，出力ＶｏはＶｑ２＝１になる。つまり，出力Ｖｏのレベルが反転する。したがって，この遅延状態が，第１，第２の遅延判定信号Ｖｑ１ｄ／Ｖｑ１ｂｄ，Ｖｑ２ｄ／Ｖｑ２ｂｄの判定時間がほぼ一致する状態である。そこで，この時の遅延制御信号ＴＣ１，ＴＣ２が遅延回路ｄｅｌａｙ１，２に設定される。または，時間ｔ２での遅延制御信号ＴＣ１，ＴＣ２に設定されてもよい。
【００５９】
図１７は，第２の実施の形態におけるコンパレータ回路を使用したＡＤＣの構成図である。このＡＤＣは，同期式の逐次比較型ＡＤＣである。図７のＡＤＣと比較すると，コンパレータＣＯＭＰ１，２と出力選択回路１６との間に遅延回路ｄｅｌａｙ１，２が設けられている。それ以外の構成は，図７と同じである。前述のとおり，遅延回路ｄｅｌａｙ１，２の遅延時間を遅延制御信号ＴＣ１，ＴＣ２で調整することで，コンパレータＣＯＭＰ１，２のオフセットによる判定値の誤差を修正することができる。または，遅延回路ｄｅｌａｙ１，２の遅延時間を遅延制御信号ＴＣ１，ＴＣ２で調整することで，電圧Ｖ１，Ｖ２にかかわらず，所望の判定値に調整することができる。
【００６０】
図１８は，第２の実施の形態におけるコンパレータ回路を使用した別のＡＤＣの構成図である。このＡＤＣは，非同期式の逐次比較型ＡＤＣである。図８のＡＤＣと比較すると，コンパレータＣＯＭＰ１，２と出力選択回路１６との間に遅延回路ｄｅｌａｙ１，２が設けられている。それ以外の構成は，図８と同じである。遅延回路ｄｅｌａｙ１，２を設けたことによる作用効果は，図１７と同じである。
【００６１】
図１７，図１８のＡＤＣにおいて，遅延回路ｄｅｌａｙ１，２の遅延時間を前述のとおり適切に調整することで，ＡＤＣのＤＮＬを抑制することができる。
【００６２】
図１９は，遅延回路ｄｅｌａｙ１，２の構成図である。遅延回路は，複数のインバータを有する遅延ユニットＤ０，Ｄ１〜Ｄｎと，遅延ユニットのいずれかの出力を選択して出力するセレクタＳＥＬとを有する。このセレクタＳＥＬは，遅延制御信号ＴＣ１，ＴＣ２により選択される。
【００６３】
以上の実施の形態において，ＡＤＣは，コンパレータ回路がサンプルホールドした入力電圧Ｖａと判定値生成ユニット１２により生成される判定値とを比較している。しかし，これ以外の構成のＡＤＣとして，デジタルアナログコンバータＤＡＣからなる判定電圧値成ユニット１２が，サンプルホールドしたアナログ入力電圧をホールドし，その後，判定結果に応じてＳＡＲロジック回路１０により生成されるデジタル入力信号ＤＩに応じてホールドした入力電圧を変更し，その変更された電圧をコンパレータが基準値Ｖｔｈと比較して判定する構成にしてもよい。かかるＡＤＣは，例えば，非特許文献のJens Sauerbrey, Doris Schmitt-Landsiedel, Roland Thewes; A 0.5V, 1μW successive approximation ADC, Proceedings of the 28th European Solid-State Circuits Conference, September 2002.のＦｉｇ．２に記載されている。ここで使用されている判定電圧値生成ユニットは，最初にホールドしたアナログ入力電圧による電荷をデジタル入力信号ＤＩに応じて再分配する電荷分配型ＡＤＣである。
【００６４】
以上，本実施の形態におけるコンパレータ回路は，入力電圧にかかわらずある程度の短い時間で判定動作を完了することができる。よって，そのコンパレータ回路を有する逐次比較型ＡＤＣの変換時間も短くすることができる。
【００６５】
以上の実施の形態をまとめると，次の付記のとおりである。
【００６６】
（付記１）
入力信号が判定値より大きいか小さいかを示す判定信号を出力するコンパレータ回路において、
前記入力信号と第１の比較値とを比較し第１の判定信号を生成する第１のコンパレータと，
前記入力信号と，前記第１の比較値と異なる第２の比較値とを比較し第２の判定信号を生成する第２のコンパレータと，
前記第１及び第２の判定信号のうち先に生成された信号を選択して前記判定信号として出力する出力選択回路とを有することを特徴とするコンパレータ回路。
【００６７】
（付記２）
付記１において，
前記第１の比較値は前記判定値より所定のずれ値大きく，第２の比較値は前記判定値より前記所定のずれ値小さいことを特徴とするコンパレータ回路。
【００６８】
（付記３）
付記１において，
前記出力選択回路は，前記第１または第２の判定信号のいずれかが判定結果の値に変化したことに応答して，当該判定結果の値に変化した第１または第２の判定信号を選択して出力することを特徴とするコンパレータ回路。
【００６９】
（付記４）
付記１または３において，
前記出力選択回路は，前記第１または第２の判定信号の選択に応答して，判定終了信号を出力することを特徴とするコンパレータ回路。
【００７０】
（付記５）
付記１において，
前記第１，第２のコンパレータは，それぞれ，
前記入力信号をゲートに入力し第１の出力端子に第１の電流を供給する第１のトランジスタと，前記第１又は第２の比較値をゲートに入力し第２の出力端子に第２の電流を供給する第２のトランジスタと，前記第１及び第２の出力端子の前記第１及び第２の電流による電位差に応じて前記第１及び第２の出力端子の電位差を増幅する増幅回路とを有することを特徴とするコンパレータ回路。
【００７１】
（付記６）
付記５において，
前記増幅回路は，前記第１及び第２の出力端子の電位をＨレベルとＬレベルとにラッチすることを特徴とするコンパレータ回路。
【００７２】
（付記７）
付記１において，
さらに，前記第１の判定信号または第２の判定信号の少なくともいずれか一方を遅延して前記出力選択回路に供給する遅延回路を有し，
前記遅延回路は，前記入力信号に前記判定値が入力されたとき，前記第１及び第２の判定信号が前記出力選択回路に出力されるタイミングが一致するように遅延時間が設定されることを特徴とするコンパレータ回路。
【００７３】
（付記８）
付記７において，
さらに，前記出力選択回路による第１または第２の判定信号のいずれが先に生成されたかを検出し、検出結果に応じて，前記第１及び第２の判定信号に対応する第１及び第２の遅延調整信号を前記遅延回路に供給する遅延量調整回路を有することを特徴とするコンパレータ回路。
【００７４】
（付記９）
付記７または８において，
前記第１の比較値は前記判定値より所定のずれ値大きく，第２の比較値は前記判定値より前記所定のずれ値小さいことを特徴とするコンパレータ回路。
【００７５】
（付記１０）
アナログ入力信号をデジタル出力信号に変換する逐次比較型アナログデジタルコンバータにおいて，
付記１に記載のコンパレータ回路と，
前記コンパレータ回路が出力する前記判定信号を逐次記憶し前記デジタル出力信号を出力するレジスタ回路と，
前記判定信号の判定結果に応じて，前記第１及び第２の比較値を逐次生成する比較値生成ユニットとを有し，
前記デジタル出力信号のビット数の回数，前記コンパレータ回路が前記判定信号を逐次出力することを特徴とする逐次比較型アナログデジタルコンバータ。
【００７６】
（付記１１）
付記１０において，
前記アナログ入力信号が前記コンパレータ回路に前記入力信号として入力され，
前記比較値生成ユニットは，前記判定信号の判定結果に応じて前記判定値を生成する判定値生成回路を有し，前記判定値に第１及び第２のずれ値を加算して前記第１及び第２の比較値を生成することを特徴とする逐次比較型アナログデジタルコンバータ。
【００７７】
（付記１２）
付記１０または１１において，
前記コンパレータは，判定クロックに同期して，リセット動作と判定動作とを繰り返すことを特徴とする逐次比較型アナログデジタルコンバータ。
【００７８】
（付記１３）
付記１０または１１において，
前記出力選択回路は，前記第１または第２の判定信号の選択に応答して，判定終了信号を出力し，
前記コンパレータは，前記判定終了信号に応答して，リセット動作と判定動作とを行い，
前記比較値生成ユニットは，前記判定終了信号に応答して，前記第１及び第２の比較値を生成することを特徴とする逐次比較型アナログデジタルコンバータ。
【００７９】
（付記１４）
付記１０または１１において，
前記コンパレータ回路は，さらに，前記第１の判定信号または第２の判定信号の少なくともいずれか一方を遅延して前記出力選択回路に供給する遅延回路を有し，
前記遅延回路は，前記入力信号に前記判定値が入力されたとき，前記第１及び第２の判定信号が前記出力選択回路に出力されるタイミングが一致するように前記遅延の時間が設定されることを特徴とする逐次比較型アナログデジタルコンバータ。
【００８０】
（付記１５）
付記１４において，
前記コンパレータ回路は，さらに，前記出力選択回路による第１または第２の判定信号のいずれが先に生成されたかの検出結果に応じて，前記第１及び第２の判定信号に対応する第１及び第２の遅延調整信号を前記遅延回路に供給する遅延量調整回路を有することを特徴とする逐次比較型アナログデジタルコンバータ。
【図面の簡単な説明】
【００８１】
【図１】コンパレータ回路の構成と動作を示す図である。
【図２】コンパレータ回路の判定動作を示す図である。
【図３】同期式の逐次比較型ＡＤＣを示す図である。
【図４】非同期式の逐次比較型ＡＤＣを示す図である。
【図５】本実施の形態におけるコンパレータ回路の構成図である。
【図６】本実施の形態におけるコンパレータ回路の動作を説明する図である。
【図７】本実施の形態における同期式の逐次比較型ＡＤＣの構成図である。
【図８】本実施の形態における非同期式の逐次比較型ＡＤＣの構成図である。
【図９】図８の非同期式の逐次比較型ＡＤＣの動作を示すタイミング波形図である。
【図１０】出力選択回路の構成図である。
【図１１】出力選択回路の動作を示すタイミング波形図である。
【図１２】第２の実施の形態におけるコンパレータ回路の構成図である。
【図１３】第２の実施の形態におけるコンパレータ回路の動作原理図である。
【図１４】第２の実施の形態におけるコンパレータ回路の別の動作原理図である。
【図１５】第２の実施の形態におけるコンパレータ回路の別の構成図である。
【図１６】第２の実施の形態におけるコンパレータ回路の自動校正動作を示すタイミング波形図である。
【図１７】第２の実施の形態におけるコンパレータ回路を使用したＡＤＣの構成図である。
【図１８】第２の実施の形態におけるコンパレータ回路を使用した別のＡＤＣの構成図である。
【図１９】遅延回路ｄｅｌａｙ１，２の構成図である。
【符号の説明】
【００８２】
ＣＯＭＰ：コンパレータ回路
ＣＯＭＰ１，２：第１，第２のコンパレータ
Ｖａ：入力電圧
Ｖｒ＋Ｖ１，Ｖｒ＋Ｖ２：比較値
Ｖｑ１，Ｖｑ１ｂ，Ｖｑ２，Ｖｑ２ｂ：第１，第２の判定信号
１６：出力選択回路
Ｖｏ：判定信号
【特許請求の範囲】
【請求項１】
入力信号が判定値より大きいか小さいかを示す判定信号を出力するコンパレータ回路において，
前記入力信号と第１の比較値とを比較し第１の判定信号を生成する第１のコンパレータと，
前記入力信号と，前記第１の比較値と異なる第２の比較値とを比較し第２の判定信号を生成する第２のコンパレータと，
前記第１及び第２の判定信号のうち先に生成された信号を選択して前記判定信号として出力する出力選択回路とを有することを特徴とするコンパレータ回路。
【請求項２】
請求項１において，
前記第１の比較値は前記判定値より所定のずれ値大きく，第２の比較値は前記判定値より前記所定のずれ値小さいことを特徴とするコンパレータ回路。
【請求項３】
請求項１において，
さらに，前記第１の判定信号または第２の判定信号の少なくともいずれか一方を遅延して前記出力選択回路に供給する遅延回路を有し，
前記遅延回路は，前記入力信号に前記判定値が入力されたとき，前記第１及び第２の判定信号が前記出力選択回路に出力されるタイミングが一致するように遅延時間が設定されることを特徴とするコンパレータ回路。
【請求項４】
請求項３において，
さらに，前記出力選択回路による第１または第２の判定信号のいずれが先に生成されたかを検出し，検出結果に応じて，前記第１及び第２の判定信号に対応する第１及び第２の遅延調整信号を前記遅延回路に供給する遅延量調整回路を有することを特徴とするコンパレータ回路。
【請求項５】
請求項３または４において，
前記第１の比較値は前記判定値より所定のずれ値大きく，第２の比較値は前記判定値より前記所定のずれ値小さいことを特徴とするコンパレータ回路。
【請求項６】
アナログ入力信号をデジタル出力信号に変換する逐次比較型アナログデジタルコンバータにおいて，
請求項１に記載のコンパレータ回路と，
前記コンパレータ回路が出力する前記判定信号を逐次記憶し前記デジタル出力信号を出力するレジスタ回路と，
前記判定信号の判定結果に応じて，前記第１及び第２の比較値を逐次生成する比較値生成ユニットとを有し，
前記デジタル出力信号のビット数の回数，前記コンパレータ回路が前記判定信号を逐次出力することを特徴とする逐次比較型アナログデジタルコンバータ。
【請求項７】
請求項６において，
前記アナログ入力信号が前記コンパレータ回路に前記入力信号として入力され，
前記比較値生成ユニットは，前記判定信号の判定結果に応じて前記判定値を生成する判定値生成回路を有し，前記判定値に第１及び第２のずれ値を加算して前記第１及び第２の比較値を生成することを特徴とする逐次比較型アナログデジタルコンバータ。
【請求項８】
請求項６または７において，
前記コンパレータは，判定クロックに同期して，リセット動作と判定動作とを繰り返すことを特徴とする逐次比較型アナログデジタルコンバータ。
【請求項９】
請求項６または７において，
前記出力選択回路は，前記第１または第２の判定信号の選択に応答して，判定終了信号を出力し，
前記コンパレータは，前記判定終了信号に応答して，リセット動作と判定動作とを行い，
前記比較値生成ユニットは，前記判定終了信号に応答して，前記第１及び第２の比較値を生成することを特徴とする逐次比較型アナログデジタルコンバータ。
【請求項１０】
請求項６または７において，
前記コンパレータ回路は，さらに，前記第１の判定信号または第２の判定信号の少なくともいずれか一方を遅延して前記出力選択回路に供給する遅延回路を有し，
前記遅延回路は，前記入力信号に前記判定値が入力されたとき，前記第１及び第２の判定信号が前記出力選択回路に出力されるタイミングが一致するように前記遅延の時間が設定されることを特徴とする逐次比較型アナログデジタルコンバータ。
【請求項１】
入力信号が判定値より大きいか小さいかを示す判定信号を出力するコンパレータ回路において，
前記入力信号と第１の比較値とを比較し第１の判定信号を生成する第１のコンパレータと，
前記入力信号と，前記第１の比較値と異なる第２の比較値とを比較し第２の判定信号を生成する第２のコンパレータと，
前記第１及び第２の判定信号のうち先に生成された信号を選択して前記判定信号として出力する出力選択回路とを有することを特徴とするコンパレータ回路。
【請求項２】
請求項１において，
前記第１の比較値は前記判定値より所定のずれ値大きく，第２の比較値は前記判定値より前記所定のずれ値小さいことを特徴とするコンパレータ回路。
【請求項３】
請求項１において，
さらに，前記第１の判定信号または第２の判定信号の少なくともいずれか一方を遅延して前記出力選択回路に供給する遅延回路を有し，
前記遅延回路は，前記入力信号に前記判定値が入力されたとき，前記第１及び第２の判定信号が前記出力選択回路に出力されるタイミングが一致するように遅延時間が設定されることを特徴とするコンパレータ回路。
【請求項４】
請求項３において，
さらに，前記出力選択回路による第１または第２の判定信号のいずれが先に生成されたかを検出し，検出結果に応じて，前記第１及び第２の判定信号に対応する第１及び第２の遅延調整信号を前記遅延回路に供給する遅延量調整回路を有することを特徴とするコンパレータ回路。
【請求項５】
請求項３または４において，
前記第１の比較値は前記判定値より所定のずれ値大きく，第２の比較値は前記判定値より前記所定のずれ値小さいことを特徴とするコンパレータ回路。
【請求項６】
アナログ入力信号をデジタル出力信号に変換する逐次比較型アナログデジタルコンバータにおいて，
請求項１に記載のコンパレータ回路と，
前記コンパレータ回路が出力する前記判定信号を逐次記憶し前記デジタル出力信号を出力するレジスタ回路と，
前記判定信号の判定結果に応じて，前記第１及び第２の比較値を逐次生成する比較値生成ユニットとを有し，
前記デジタル出力信号のビット数の回数，前記コンパレータ回路が前記判定信号を逐次出力することを特徴とする逐次比較型アナログデジタルコンバータ。
【請求項７】
請求項６において，
前記アナログ入力信号が前記コンパレータ回路に前記入力信号として入力され，
前記比較値生成ユニットは，前記判定信号の判定結果に応じて前記判定値を生成する判定値生成回路を有し，前記判定値に第１及び第２のずれ値を加算して前記第１及び第２の比較値を生成することを特徴とする逐次比較型アナログデジタルコンバータ。
【請求項８】
請求項６または７において，
前記コンパレータは，判定クロックに同期して，リセット動作と判定動作とを繰り返すことを特徴とする逐次比較型アナログデジタルコンバータ。
【請求項９】
請求項６または７において，
前記出力選択回路は，前記第１または第２の判定信号の選択に応答して，判定終了信号を出力し，
前記コンパレータは，前記判定終了信号に応答して，リセット動作と判定動作とを行い，
前記比較値生成ユニットは，前記判定終了信号に応答して，前記第１及び第２の比較値を生成することを特徴とする逐次比較型アナログデジタルコンバータ。
【請求項１０】
請求項６または７において，
前記コンパレータ回路は，さらに，前記第１の判定信号または第２の判定信号の少なくともいずれか一方を遅延して前記出力選択回路に供給する遅延回路を有し，
前記遅延回路は，前記入力信号に前記判定値が入力されたとき，前記第１及び第２の判定信号が前記出力選択回路に出力されるタイミングが一致するように前記遅延の時間が設定されることを特徴とする逐次比較型アナログデジタルコンバータ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１０−４５５７９（Ｐ２０１０−４５５７９Ａ）
【公開日】平成２２年２月２５日（２０１０．２．２５）
【国際特許分類】
【出願番号】特願２００８−２０７９４２（Ｐ２００８−２０７９４２）
【出願日】平成２０年８月１２日（２００８．８．１２）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２２年２月２５日（２０１０．２．２５）
【国際特許分類】
【出願日】平成２０年８月１２日（２００８．８．１２）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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