列平行ＡＤＣを有するＣＭＯＳセンサにおける倍速化
【課題】サンプル−ホールド動作とアナログ−ディジタル変換とを２ステップで行う上部及び下部のディジタル化回路を高速化したイメージングシステムを提供する。
【解決手段】一方のディジタル化回路がサンプル−ホールド動作を実行する間に、他方のディジタル化回路がアナログ−ディジタル変換を実行する。サンプル−ホールド回路及びアナログ−ディジタル変換器の追加的な組を用いることによって、前記上部及び下部のディジタル化回路内でインターリーブの動作を行うことによって、イメージングシステムの速度を増加させることができる。
【解決手段】一方のディジタル化回路がサンプル−ホールド動作を実行する間に、他方のディジタル化回路がアナログ−ディジタル変換を実行する。サンプル−ホールド回路及びアナログ−ディジタル変換器の追加的な組を用いることによって、前記上部及び下部のディジタル化回路内でインターリーブの動作を行うことによって、イメージングシステムの速度を増加させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、米国特許暫定出願番号60/313,117、2001年8月17日にもとづいて優先権を主張し、この特許出願の内容は参考文献として本明細書に含める。
【０００２】
[発明の分野]
本発明は、撮像システムに関するものである。より詳細には、本発明は、イメージング（撮像）システム用の高速アナログ−ディジタル変換のアーキテクチャに関するものである。
【０００３】
[発明の背景]
図１に、ＣＭＯＳアクティブ（能動型）画素センサ（ＡＰＳ：active pixel sensor）・イメージングシステム１００を示す。システム１００は、画素アレイ１１０を具えて、画素アレイ１１０は図３に示すように、行デコーダ（復号化器）１１２、及びＮ行Ｍ列のアレイ１１１に配置した複数の画素Ｐを具えている。システム１００がカラーシステムであれば、画素Ｐは赤色、緑色、及び青色の原色に感応するように作製され、そして通常はバイエル（Bayer）パターンに配置され、バイエルパターンでは、緑色画素と赤色画素が交互に並ぶ行と、緑色画素と青色画素が交互に並ぶ行とが、交互に繰り返される。
【０００４】
図２に、画素Ｐの１つの代表的なアーキテクチャを示す。画素Ｐは、フォトダイオード２１０のような光電（感光）素子を具えて、この光電素子は光エネルギーを電気信号に変換する。フォトダイオード２１０は節点Ａに結合して、節点Ａはトランジスタ２２０のソース／ドレイン端子に結合する。トランジスタ２２０の他方のソース／ドレイン端子は電圧源Ｖddに結合して、トランジスタ２２０のゲートは、読み出し信号を受信するように結合する。ノードＡはソースフォロワ・トランジスタ２３０のゲートに結合して、ソースフォロワ・トランジスタ２３０の一方のソース／ドレイン端子は電圧源Ｖddに結合して、他方のソース／ドレイン端子は行トランジスタ２４０のソース／ドレイン端子に結合する。行トランジスタ２４０のゲートは制御信号ＲＯＷに結合して、行トランジスタ２４０の他方のソース／ドレイン端子は、節点Ｂで出力線２５０に結合する。
【０００５】
画素Ｐは、光電素子２１０によって検出した光の輝度に関係する電圧を、節点Ａに発生する。節点Ａの電圧がソースフォロワ・トランジスタ２３０のゲートを制御することによって、節点Ｂにおける出力を制御する。行トランジスタ２４０は、線２６０上のＲＯＷ信号によって、ソースフォロワ・トランジスタ２３０の出力を、節点Ｂにおいて出力線２５０に結合するか否かを制御する。出力線２５０は、アレイ１１０内の、同じ列位置の異なる行にある他の画素Ｐにも結合される。なお、図に示す画素Ｐは、画素の代表的なアーキテクチャの１つに過ぎない。周知のように、画素に適したいくつかの異なるアーキテクチャが存在し、これらには、例えばリセット・トランジスタを利用して、光信号成分及びリセット信号成分から成る差分信号を出力するものも含まれる。
【０００６】
図１に戻って説明する。画素Ｐが出力する電気信号はアナログ信号である。これらの信号は直後に、アナログ処理兼ディジタル化回路１２０ｂ（下部）か、アナログ処理兼ディジタル化回路１２０ｔ（上部）のいずれかによって処理される。回路１２０ｂ、１２０ｔは、アナログ信号を等価なディジタル信号に変換して、このディジタル信号は、データバス１８１経由でディジタル処理兼記憶システム１３０に搬送して、ディジタル領域でのさらなる処理（例えば色補間）及び記憶を行う。制御回路１４０は、制御バス１８２を介して、画素アレイ１１０、アナログ処理兼ディジタル化システム１２０ｂ、１２０ｔ、及びディジタル処理兼記憶システム１４０の動作を調整する。
【０００７】
図３に、画素アレイ１１０、及びアナログ処理兼ディジタル化システム１２０ｂ、１２０ｔのより詳細な図を示す。画素アレイ１１０は、画素Ｐのアレイ１１１及び行デコーダ１１２を具えている。行デコーダ１１２は、例えば制御回路１４０から信号線１１３上に来る画素アドレスを受信する。行デコーダ１１２は行アドレスをデコード（復号化）して、信号線２６０のうちの１本をハイ（高）の論理状態に駆動して、他の信号線２６０をロー（低）の論理状態に維持することによって、アレイ１１１の１つの行を動作させる。
【０００８】
各アナログ処理兼ディジタル化回路１２０ｂ、１２０ｔは、複数のサンプル−ホールド（標本化−保持）回路１２１、及びアナログ−ディジタル変換器（ＡＤＣ）１２３を含む。サンプル−ホールド回路１２１の各々が、画素アレイの列出力線２５０のそれぞれに結合されている。より詳細には、下部の回路１２０ｂ内のサンプル−ホールド回路１２１は、出力線２５０を介して奇数番目の列に結合し、上部の回路１２０ｔは出力線２５０を介して偶数番目の列に結合する。各サンプル−ホールド回路１２１は、信号線１２２ｂ（下部の回路１２０ｂ用）、または信号線１２２ｔ（上部の回路１２０ｔ用）にも結合して、それぞれ制御信号ＳＨＥｂ及びＳＨＥｔを受信する。制御信号ＳＨＥｂ及びＳＨＥｔは、サンプル−ホールド回路１２１がそれぞれの入力信号をサンプル−ホールド（標本化して保持）する時点を決める。
【０００９】
各サンプル−ホールド回路１２１は、これに対応するアナログ−ディジタル変換器１２３に関連付けられている。各アナログ−ディジタル変換器１２３は、それぞれのサンプル−ホールド回路１２１が出力する信号を、入力として受け入れる。各アナログ−ディジタル変換器１２３は、信号線１２４ｂ（下部の回路１２０ｂ用）または信号線１２４ｔ（上部の回路１２０ｔ用）上の、それぞれ制御信号ＡＤＥｂ、ＡＤＥｔを受け入れて、アナログ−ディジタル変換を行うべき時点を決める。
【００１０】
ここで図４も参照して、画素アレイ１１０、及び下部及び上部のアナログ処理兼ディジタル化回路１２０ｂ、１２０ｔについて説明する。行デコーダ１１２は、信号線２６０のうちの１本をハイの論理状態に設定して、他の信号線２６０をローの論理状態に設定することによって、信号線１１３上に予め供給された行アドレスをデコードする。このことは図４のＲＯＷ信号が"row i（行ｉ）"の所でハイになっていることに現れている。前に図２を参照して説明したように、ＲＯＷ信号をイネーブル（有効）状態にすることによって、画素Ｐの出力が出力線２５０に結合される。従って、行ｉ内の奇数番目の列に相当する画素Ｐの出力は、対応する（下部の回路１２０ｂの）サンプル−ホールド回路１２１に結合されて、行ｉ内の偶数番目の列に相当する（上部の回路１２０ｔの）サンプル−ホールド回路１２１に結合される。
【００１１】
上部の回路１２０ｔと下部の回路１２０ｂとが協働して、単一行を同時に処理する。ＲＯＷ信号がハイ状態になれば、ロー状態であった信号ＳＨＥｂと信号ＳＨＥｔは同時にハイ状態になる。これにより、下部及び上部の回路１２０ｂ及び１２０ｔ内のサンプル−ホールド回路１２１が、各々に対応する画素信号をサンプル−ホールドすることが可能になる。
【００１２】
次に、信号ＳＨＥｂ及びＳＨＥｔはロー状態になる。この時点では、サンプル−ホールド回路１２１が画素の出力を一時蓄積（バッファ）しており、この一時蓄積している信号をアナログ−ディジタル変換器１２３が利用できるようにする。
【００１３】
その短時間後に、ロー状態であったＡＤＥｂ信号及びＡＤＥｔ信号がハイ状態になる。これにより、下部及び上部の回路１２０ｂ及び１２０ｔ内のアナログ−ディジタル変換器１２３がイネーブル状態になる。サンプル−ホールド回路１２１内に一時蓄積している信号は、奇数画素及び偶数画素共に、ディジタル信号に変換される。そしてＡＤＥｂ信号及びＡＤＥｔ信号がロー状態に戻る。
【００１４】
ディジタル処理兼記憶システム１３０がディジタルデータを利用可能になると（図４では信号ＤＡＴＡ上の"row i"で表わす）、アレイ内の次の行（即ち行ｉ＋１）について処理（プロセス）を繰り返し、これはＲＯＷ信号が"row i+1"でハイ状態になったことで示す。この時点では、アレイ１１０内の各画素Ｐが処理されており、他の画像フレームについての処理を繰り返すことができる。
【００１５】
従って、上述した装置及び方法は、アレイ１１０内の各画素Ｐのアナログ出力をディジタル信号に変換する高速のメカニズムを提供し、このディジタル信号は、ディジタル処理兼記憶システム１３０がディジタル的に処理して記憶することができる。しかし、高速写真技術、スローモーション映画、あるいはホログラフィックメモリーシステムからの情報検索のような一部の用途では、より高速の画像ディジタル化を必要とする。従って、イメージングシステムにおけるディジタル化を実行する高速アーキテクチャの必要性及び要望が存在する。
【００１６】
[発明の概要]
本発明は、イメージングシステムにおけるディジタル化を実行する高速アーキテクチャに指向したものである。本発明のシステムでは、画素アレイを、上部及び下部のアナログアナログ処理兼ディジタル化回路に関連付ける。上部及び下部の各回路を、偶数画素と奇数画素の両方に結合する。従って本発明では、同一行のサンプル−ホールド及びディジタル化処理を、奇数画素と偶数画素に分けて行う代りに、前記上部及び下部の各々がパイプライン的な方法で、画素アレイの異なる行に作用する
【００１７】
本発明の以上及び他の利点、及び特徴は、以下の図面を参照した本発明の好適な実施例の詳細な説明より、一層明らかになる。
【００１８】
[実施例の詳細な説明]
以下、本発明の実施例について図面を参照しながら説明する。
各図面中では、同一構成要素は同一参照番号で表わす。図５に、本発明の原理を含むイメージングシステム５００を示す。イメージングシステム５００は、修正した画素アレイ１１０'を具えて、画素アレイ１１０'は修正した上部及び下部のアナログ処理兼ディジタル化回路１２０ａ'及び１２０ｂ'に結合する。本発明の説明では、「上部」及び「下部」のような用語は独立した回路を表わすために用いるが、これらの独立した回路は、物理的に画素アレイの上部及び下部に存在する必要はなく、イメージングチップ上のいずれの好都合な箇所にも配置可能であることは、当業者にとって明らかである。このイメージングシステムは、ディジタル処理兼記憶システム１３０も具えている。図１のイメージングシステム１００のように、画素アレイ１１０'内の各画素は、光をアナログ電気信号に変換して、この電気信号をアナログ処理兼ディジタル化回路１２０ａ'、１２０ｂ'によってディジタル化して、さらにディジタル処理兼記憶システム１３０によって、ディジタル領域で処理して記憶する。
【００１９】
図に示す実施例では、アナログ処理兼ディジタル化回路１２０ａ'、１２０ｂ'を、データバス１８１を介してディジタル処理兼記憶システム１３０に結合する。同様に、コントローラ１４０を、制御バス１８２を介して、アナログ処理兼ディジタル化回路１２０ａ'、１２０ｂ'、画素アレイ１１０'、及びディジタル処理兼記憶システム１３０に結合する。しかし、制御信号及びデータ信号は、異なる方法で、イメージングシステム５００の構成要素間の搬送を行えることは明らかである。例えば、データバスと制御バスを別々にする代りに、単一のバスを用いて、データ信号及び制御信号を共に搬送することができる。あるいはまた、必要に応じた回路から回路、あるいは回路からシステムへのポイント・ツー・ポイント（二点間）・リンクによって、制御信号及び／またはデータ信号の経路設定を行うことができる。
【００２０】
図６に示すように、各アナログ処理兼ディジタル化回路１２０ａ'、１２０ｂ'は、複数のサンプル−ホールド回路１２１、及び複数のアナログ−ディジタル変換器１２３を具えている。サンプル−ホールド回路１２１の各々は、それぞれの画素列に関連する出力線２５０に結合する。本発明では、アナログ処理兼ディジタル化回路１２０ａ'、１２０ｂ'の双方のサンプル−ホールド回路１２１を、アレイ１１１の奇数番目及び偶数番目の列に共に結合する。従って各列は、その上部（１２０ａ'）及び下部（１２０ｂ'）の両方に、それぞれの出力線２５０によって結合したサンプル−ホールド回路１２１を有することになる。各サンプル−ホールド回路１２１は、信号線１２２ｂ（回路１２０ｂ'用）または信号線１２２ａ（回路１２０ａ'用）にも結合して、それぞれ制御信号ＳＨＥａ及びＳＨＥｂを受信する。サンプル−ホールド回路１２１が入力信号をサンプル−ホールドすべき時点は、制御信号ＳＨＥａ、ＳＨＥｂの状態によって決まる。
【００２１】
各サンプル−ホールド回路１２１は、これに対応するアナログ−ディジタル変換器１２３に関連付けられている。各アナログ−ディジタル変換器１２３は、信号線１２４ａ（回路１２０ａ'用）または信号線１２４ｂ（回路１２０ｂ'用）上の制御信号それぞれＡＤＥａ、ＡＤＥｂを受け入れて、アナログ−ディジタル変換を行うべき時点を決める。
【００２２】
再び図６を参照し、そして図７のタイミング図を参照して、修正した画素アレイ１１０'及び修正したアナログ処理兼ディジタル化回路１２０ａ'、１２０ｂ'の動作について説明する。信号線１１３上に予め供給されている行アドレスを行デコーダ１１２がデコードして、信号線２６０のうちの１本をハイの論理状態に設定すると、処理を開始する。他の信号線２６０はローの論理状態に設定する。このことは、図７のＲＯＷ信号が"row i（行ｉ）"の所でハイ状態になっていることに現れている。ＲＯＷ信号がハイ状態になると、デコード行（即ち行ｉ）内の画素からの出力が出力線２５０に結合される。これに加えて、ロー状態であるＳＨＥａ信号もハイ状態に駆動される。ＳＨＥｂ信号はロー状態のままである。これにより、回路１２０ａ'内のサンプル−ホールド回路１２１は、デコード行のすべての画素信号をサンプル−ホールドすることができる。
【００２３】
次に、制御回路１４０が新たな行アドレスを行デコーダ１１２に送ると、ＲＯＷ信号は再びローの論理状態に遷移する。行デコーダ１１２は、新たな行アドレスのデコードを終えると、新たなデコード行（即ち行ｉ＋１）に対応する信号線２６０をハイ状態に駆動して、他の信号線２６０をローの論理状態に設定する。このことは、図７のＲＯＷ信号が"row i+1（行ｉ＋１）"の所でハイ状態になっていることに現れている。ＲＯＷ信号が行ｉ＋１に対してハイ状態になると、ＡＰＥａ信号及びＳＨＥｂ信号がハイ状態に駆動される。ＡＰＥｂ信号及びＳＨＥａ信号はロー状態のままである。ＡＰＥａ信号をハイ状態に駆動すれば、回路１２０ａ'のアナログ−ディジタル変換器１２３が、（回路１２０ａ'の）サンプル−ホールド回路１２１に保持されているアナログ信号をディジタル信号に変換する。ＳＨＥｂ信号をハイ状態に駆動することによって、回路１２０ｂ'内のサンプル−ホールド回路１２１が、行ｉ＋１のすべての画素をサンプル−ホールドする。
【００２４】
次に、制御回路１４０が他の行アドレスを行デコーダ１１２に送ると、ＲＯＷ信号は再びローの論理状態に遷移する。行デコーダ１１２は、行のデコードを終えると、デコード行（即ち行ｉ＋２）に対応する信号線２６０をハイ状態に駆動して、他の信号線２６０をローの論理状態に設定する。このことは、図７のＲＯＷ信号が"row i+2（行ｉ＋２）"の所でハイ状態になっていることに現れている。ＲＯＷ信号が行ｉ＋２に対してハイ状態になると、回路１２０ａ'のディジタル−アナログ変換器１２３が変換したデータが出力される。このことは図７のＤＡＴＡ信号上の"row i"の部分に現れている。データの出力に加えて、信号ＳＨＥａ及びＡＤＥｂは共にハイ状態に駆動される。これにより、回路１２０ａ'のサンプル−ホールド回路１２１が、行ｉ＋２からの画素信号をサンプル−ホールドする。またこれにより、回路１２０ｂ'のアナログ−ディジタル変換器１２３もディジタル変換を実行する。
【００２５】
次に、制御回路１４０が行デコーダ１１２に他の行アドレス送ると、ＲＯＷ信号は再びローの論理状態に遷移する。行デコーダ１１２は、行のデコードを終えると、上述したように、行ｉ＋３用の信号線２６０を駆動する。制御信号ＡＰＥａ及びＳＨＥｂは共にハイ状態に駆動されて、これにより、行ｉ＋３をサンプル−ホールドして、行ｉ＋１に対応するデータを出力することができる。
【００２６】
なお、以上の説明は、行ｉから処理を開始することを想定している。通常の動作では、第１行から処理を開始すべきである。行ｉが第１行でない場合には、ＲＯＷ信号が行ｉに対してハイ状態になると、信号ＡＤＥｂもハイ状態に駆動されて、ＲＯＷ信号が行ｉ＋１に対して再びハイ状態に駆動されると、行ｉ−１に対応するデータが使用可能になる。図７には、上述した現象に関連する信号を点線で示す。
【００２７】
従って本発明は、上部及び下部のアナログ処理兼ディジタル化回路１２０ａ'、１２０ｂ'を修正して、奇数列及び偶数列からの信号を共に受信可能にしたものである。２つの回路の一方の回路１２０ａ'を用いて、画素Ｐの行をサンプル−ホールドして、他方の回路１２０ｂ'が、前にサンプル−ホールドした行に対するディジタル化を実行することによって、処理性能を２倍にすることができる。このようにして、どの所定時点でも、１つのサンプル−ホールド回路が動作状態であり、１つのアナログ−ディジタル変換器も動作状態である。このパイプライン的な方法は、行デコーダが以前の２倍の速さで動作することを必要とするが、２倍速のデータ変換を可能にする。
【００２８】
前述したように、こうした高速変換は、例えばホログラフィックメモリーシステムの読み取りを含めた種々の用途に利用できる。図８に、本発明のイメージングシステム５００を、ホログラフィックメモリーシステム８００と共に利用する方法を示す。ホログラフィックメモリーシステム８００は、参照光ビームＲを発生するレーザー８０１を具えている。参照項ビームＲを、可制御光学器の光路８０２を用いて集束させて集束ビームＲ'を形成して、これによりホログラフィック記録媒体８０３を照射する。ホログラフィック記録媒体８０３は、集束ビームＲ'に応答して、集束ビームＲ'を回折させて回折ビームＲ''にして、回折ビームＲ''は第２の可制御光学器の光路８０４を通過して、これによりビームＲ'''が生成されて、ビームＲ'''は本発明のイメージングシステム５００によって読み取られる。コントローラ８０５は、レーザー８０１、可制御光学器８０２、ホログラフィック記録媒体８０３の位置決め、第２の可制御光学器８０４の動作、及びイメージングシステム５００を調整する。
【００２９】
本発明の原理を拡張して、追加的なアナログ−ディジタル変換器１２３及びサンプル−ホールド回路１２１の使用によりアナログ処理兼ディジタル化回路１２０ａ'、１２０ｂ'を修正することによって、さらに高速のイメージングシステムを作製することができる。例として図９に、修正したアナログ処理兼ディジタル化回路１２０ａ''を示す。修正した回路１２０ａ''は、回路１２０ｂ'を同様に修正したもの（図示せず）と組み合わせて使用すべく設計し、ここでは２倍の数のサンプル−ホールド回路１２１及び２倍の数のアナログ−ディジタル変換器１２３を利用する。元の回路１２１、１２３はそれぞれ、制御信号ＳＨＥａ１及びＡＤＥａ１によって制御し、追加的な回路１２１、１２３はそれぞれ、制御信号ＳＨＥａ２及びＡＤＥａ２によって制御する。行デコーダ１１２は２倍の速度で動作させて、２組の回路１２１、１２３は、インターリーブする（交錯させる）方法で動作させる。このように、サンプル−ホールド回路１２１及びアナログ−ディジタル変換器１２３の追加的な組を用いることによって、イメージングシステムの速度を２倍にするか、（インターリーブの程度次第では）さらに増加させることができる。
【００３０】
本発明は、好適な実施例に関連して詳細に説明してきたが、本発明は以上に開示した実施例に限定されないことは明らかである。むしろ本発明は、以上では説明していないが本発明の範囲に合った変形、変更、代案、あるいは等価な構成をいくらでも含むように修正することができる。従って、本発明は以上の説明及び図面に限定されるものではなく、請求項の範囲によってのみ限定される。
【図面の簡単な説明】
【００３１】
【図１】従来技術の画像処理システムのブロック図である。
【図２】画像処理で用いる従来技術のブロック図である。
【図３】アナログ処理兼ディジタル化システムの、画素アレイ、下部、及び上部の詳細ブロック図である。
【図４】図３に示す装置の動作を示すタイミング図である。
【図５】本発明による画像処理システムのブロック図である。
【図６】本発明の原理による画素アレイ、及びアナログ処理兼ディジタル化システムのブロック図である。
【図７】図５に示す装置の動作を示すタイミング図である。
【図８】本発明の原理によるアナログ処理兼ディジタル化システムを用いたホログラフィック記憶装置の詳細ブロック図である。
【図９】本発明の原理による代案の実施例の詳細ブロック図である。
【技術分野】
【０００１】
本願は、米国特許暫定出願番号60/313,117、2001年8月17日にもとづいて優先権を主張し、この特許出願の内容は参考文献として本明細書に含める。
【０００２】
[発明の分野]
本発明は、撮像システムに関するものである。より詳細には、本発明は、イメージング（撮像）システム用の高速アナログ−ディジタル変換のアーキテクチャに関するものである。
【０００３】
[発明の背景]
図１に、ＣＭＯＳアクティブ（能動型）画素センサ（ＡＰＳ：active pixel sensor）・イメージングシステム１００を示す。システム１００は、画素アレイ１１０を具えて、画素アレイ１１０は図３に示すように、行デコーダ（復号化器）１１２、及びＮ行Ｍ列のアレイ１１１に配置した複数の画素Ｐを具えている。システム１００がカラーシステムであれば、画素Ｐは赤色、緑色、及び青色の原色に感応するように作製され、そして通常はバイエル（Bayer）パターンに配置され、バイエルパターンでは、緑色画素と赤色画素が交互に並ぶ行と、緑色画素と青色画素が交互に並ぶ行とが、交互に繰り返される。
【０００４】
図２に、画素Ｐの１つの代表的なアーキテクチャを示す。画素Ｐは、フォトダイオード２１０のような光電（感光）素子を具えて、この光電素子は光エネルギーを電気信号に変換する。フォトダイオード２１０は節点Ａに結合して、節点Ａはトランジスタ２２０のソース／ドレイン端子に結合する。トランジスタ２２０の他方のソース／ドレイン端子は電圧源Ｖddに結合して、トランジスタ２２０のゲートは、読み出し信号を受信するように結合する。ノードＡはソースフォロワ・トランジスタ２３０のゲートに結合して、ソースフォロワ・トランジスタ２３０の一方のソース／ドレイン端子は電圧源Ｖddに結合して、他方のソース／ドレイン端子は行トランジスタ２４０のソース／ドレイン端子に結合する。行トランジスタ２４０のゲートは制御信号ＲＯＷに結合して、行トランジスタ２４０の他方のソース／ドレイン端子は、節点Ｂで出力線２５０に結合する。
【０００５】
画素Ｐは、光電素子２１０によって検出した光の輝度に関係する電圧を、節点Ａに発生する。節点Ａの電圧がソースフォロワ・トランジスタ２３０のゲートを制御することによって、節点Ｂにおける出力を制御する。行トランジスタ２４０は、線２６０上のＲＯＷ信号によって、ソースフォロワ・トランジスタ２３０の出力を、節点Ｂにおいて出力線２５０に結合するか否かを制御する。出力線２５０は、アレイ１１０内の、同じ列位置の異なる行にある他の画素Ｐにも結合される。なお、図に示す画素Ｐは、画素の代表的なアーキテクチャの１つに過ぎない。周知のように、画素に適したいくつかの異なるアーキテクチャが存在し、これらには、例えばリセット・トランジスタを利用して、光信号成分及びリセット信号成分から成る差分信号を出力するものも含まれる。
【０００６】
図１に戻って説明する。画素Ｐが出力する電気信号はアナログ信号である。これらの信号は直後に、アナログ処理兼ディジタル化回路１２０ｂ（下部）か、アナログ処理兼ディジタル化回路１２０ｔ（上部）のいずれかによって処理される。回路１２０ｂ、１２０ｔは、アナログ信号を等価なディジタル信号に変換して、このディジタル信号は、データバス１８１経由でディジタル処理兼記憶システム１３０に搬送して、ディジタル領域でのさらなる処理（例えば色補間）及び記憶を行う。制御回路１４０は、制御バス１８２を介して、画素アレイ１１０、アナログ処理兼ディジタル化システム１２０ｂ、１２０ｔ、及びディジタル処理兼記憶システム１４０の動作を調整する。
【０００７】
図３に、画素アレイ１１０、及びアナログ処理兼ディジタル化システム１２０ｂ、１２０ｔのより詳細な図を示す。画素アレイ１１０は、画素Ｐのアレイ１１１及び行デコーダ１１２を具えている。行デコーダ１１２は、例えば制御回路１４０から信号線１１３上に来る画素アドレスを受信する。行デコーダ１１２は行アドレスをデコード（復号化）して、信号線２６０のうちの１本をハイ（高）の論理状態に駆動して、他の信号線２６０をロー（低）の論理状態に維持することによって、アレイ１１１の１つの行を動作させる。
【０００８】
各アナログ処理兼ディジタル化回路１２０ｂ、１２０ｔは、複数のサンプル−ホールド（標本化−保持）回路１２１、及びアナログ−ディジタル変換器（ＡＤＣ）１２３を含む。サンプル−ホールド回路１２１の各々が、画素アレイの列出力線２５０のそれぞれに結合されている。より詳細には、下部の回路１２０ｂ内のサンプル−ホールド回路１２１は、出力線２５０を介して奇数番目の列に結合し、上部の回路１２０ｔは出力線２５０を介して偶数番目の列に結合する。各サンプル−ホールド回路１２１は、信号線１２２ｂ（下部の回路１２０ｂ用）、または信号線１２２ｔ（上部の回路１２０ｔ用）にも結合して、それぞれ制御信号ＳＨＥｂ及びＳＨＥｔを受信する。制御信号ＳＨＥｂ及びＳＨＥｔは、サンプル−ホールド回路１２１がそれぞれの入力信号をサンプル−ホールド（標本化して保持）する時点を決める。
【０００９】
各サンプル−ホールド回路１２１は、これに対応するアナログ−ディジタル変換器１２３に関連付けられている。各アナログ−ディジタル変換器１２３は、それぞれのサンプル−ホールド回路１２１が出力する信号を、入力として受け入れる。各アナログ−ディジタル変換器１２３は、信号線１２４ｂ（下部の回路１２０ｂ用）または信号線１２４ｔ（上部の回路１２０ｔ用）上の、それぞれ制御信号ＡＤＥｂ、ＡＤＥｔを受け入れて、アナログ−ディジタル変換を行うべき時点を決める。
【００１０】
ここで図４も参照して、画素アレイ１１０、及び下部及び上部のアナログ処理兼ディジタル化回路１２０ｂ、１２０ｔについて説明する。行デコーダ１１２は、信号線２６０のうちの１本をハイの論理状態に設定して、他の信号線２６０をローの論理状態に設定することによって、信号線１１３上に予め供給された行アドレスをデコードする。このことは図４のＲＯＷ信号が"row i（行ｉ）"の所でハイになっていることに現れている。前に図２を参照して説明したように、ＲＯＷ信号をイネーブル（有効）状態にすることによって、画素Ｐの出力が出力線２５０に結合される。従って、行ｉ内の奇数番目の列に相当する画素Ｐの出力は、対応する（下部の回路１２０ｂの）サンプル−ホールド回路１２１に結合されて、行ｉ内の偶数番目の列に相当する（上部の回路１２０ｔの）サンプル−ホールド回路１２１に結合される。
【００１１】
上部の回路１２０ｔと下部の回路１２０ｂとが協働して、単一行を同時に処理する。ＲＯＷ信号がハイ状態になれば、ロー状態であった信号ＳＨＥｂと信号ＳＨＥｔは同時にハイ状態になる。これにより、下部及び上部の回路１２０ｂ及び１２０ｔ内のサンプル−ホールド回路１２１が、各々に対応する画素信号をサンプル−ホールドすることが可能になる。
【００１２】
次に、信号ＳＨＥｂ及びＳＨＥｔはロー状態になる。この時点では、サンプル−ホールド回路１２１が画素の出力を一時蓄積（バッファ）しており、この一時蓄積している信号をアナログ−ディジタル変換器１２３が利用できるようにする。
【００１３】
その短時間後に、ロー状態であったＡＤＥｂ信号及びＡＤＥｔ信号がハイ状態になる。これにより、下部及び上部の回路１２０ｂ及び１２０ｔ内のアナログ−ディジタル変換器１２３がイネーブル状態になる。サンプル−ホールド回路１２１内に一時蓄積している信号は、奇数画素及び偶数画素共に、ディジタル信号に変換される。そしてＡＤＥｂ信号及びＡＤＥｔ信号がロー状態に戻る。
【００１４】
ディジタル処理兼記憶システム１３０がディジタルデータを利用可能になると（図４では信号ＤＡＴＡ上の"row i"で表わす）、アレイ内の次の行（即ち行ｉ＋１）について処理（プロセス）を繰り返し、これはＲＯＷ信号が"row i+1"でハイ状態になったことで示す。この時点では、アレイ１１０内の各画素Ｐが処理されており、他の画像フレームについての処理を繰り返すことができる。
【００１５】
従って、上述した装置及び方法は、アレイ１１０内の各画素Ｐのアナログ出力をディジタル信号に変換する高速のメカニズムを提供し、このディジタル信号は、ディジタル処理兼記憶システム１３０がディジタル的に処理して記憶することができる。しかし、高速写真技術、スローモーション映画、あるいはホログラフィックメモリーシステムからの情報検索のような一部の用途では、より高速の画像ディジタル化を必要とする。従って、イメージングシステムにおけるディジタル化を実行する高速アーキテクチャの必要性及び要望が存在する。
【００１６】
[発明の概要]
本発明は、イメージングシステムにおけるディジタル化を実行する高速アーキテクチャに指向したものである。本発明のシステムでは、画素アレイを、上部及び下部のアナログアナログ処理兼ディジタル化回路に関連付ける。上部及び下部の各回路を、偶数画素と奇数画素の両方に結合する。従って本発明では、同一行のサンプル−ホールド及びディジタル化処理を、奇数画素と偶数画素に分けて行う代りに、前記上部及び下部の各々がパイプライン的な方法で、画素アレイの異なる行に作用する
【００１７】
本発明の以上及び他の利点、及び特徴は、以下の図面を参照した本発明の好適な実施例の詳細な説明より、一層明らかになる。
【００１８】
[実施例の詳細な説明]
以下、本発明の実施例について図面を参照しながら説明する。
各図面中では、同一構成要素は同一参照番号で表わす。図５に、本発明の原理を含むイメージングシステム５００を示す。イメージングシステム５００は、修正した画素アレイ１１０'を具えて、画素アレイ１１０'は修正した上部及び下部のアナログ処理兼ディジタル化回路１２０ａ'及び１２０ｂ'に結合する。本発明の説明では、「上部」及び「下部」のような用語は独立した回路を表わすために用いるが、これらの独立した回路は、物理的に画素アレイの上部及び下部に存在する必要はなく、イメージングチップ上のいずれの好都合な箇所にも配置可能であることは、当業者にとって明らかである。このイメージングシステムは、ディジタル処理兼記憶システム１３０も具えている。図１のイメージングシステム１００のように、画素アレイ１１０'内の各画素は、光をアナログ電気信号に変換して、この電気信号をアナログ処理兼ディジタル化回路１２０ａ'、１２０ｂ'によってディジタル化して、さらにディジタル処理兼記憶システム１３０によって、ディジタル領域で処理して記憶する。
【００１９】
図に示す実施例では、アナログ処理兼ディジタル化回路１２０ａ'、１２０ｂ'を、データバス１８１を介してディジタル処理兼記憶システム１３０に結合する。同様に、コントローラ１４０を、制御バス１８２を介して、アナログ処理兼ディジタル化回路１２０ａ'、１２０ｂ'、画素アレイ１１０'、及びディジタル処理兼記憶システム１３０に結合する。しかし、制御信号及びデータ信号は、異なる方法で、イメージングシステム５００の構成要素間の搬送を行えることは明らかである。例えば、データバスと制御バスを別々にする代りに、単一のバスを用いて、データ信号及び制御信号を共に搬送することができる。あるいはまた、必要に応じた回路から回路、あるいは回路からシステムへのポイント・ツー・ポイント（二点間）・リンクによって、制御信号及び／またはデータ信号の経路設定を行うことができる。
【００２０】
図６に示すように、各アナログ処理兼ディジタル化回路１２０ａ'、１２０ｂ'は、複数のサンプル−ホールド回路１２１、及び複数のアナログ−ディジタル変換器１２３を具えている。サンプル−ホールド回路１２１の各々は、それぞれの画素列に関連する出力線２５０に結合する。本発明では、アナログ処理兼ディジタル化回路１２０ａ'、１２０ｂ'の双方のサンプル−ホールド回路１２１を、アレイ１１１の奇数番目及び偶数番目の列に共に結合する。従って各列は、その上部（１２０ａ'）及び下部（１２０ｂ'）の両方に、それぞれの出力線２５０によって結合したサンプル−ホールド回路１２１を有することになる。各サンプル−ホールド回路１２１は、信号線１２２ｂ（回路１２０ｂ'用）または信号線１２２ａ（回路１２０ａ'用）にも結合して、それぞれ制御信号ＳＨＥａ及びＳＨＥｂを受信する。サンプル−ホールド回路１２１が入力信号をサンプル−ホールドすべき時点は、制御信号ＳＨＥａ、ＳＨＥｂの状態によって決まる。
【００２１】
各サンプル−ホールド回路１２１は、これに対応するアナログ−ディジタル変換器１２３に関連付けられている。各アナログ−ディジタル変換器１２３は、信号線１２４ａ（回路１２０ａ'用）または信号線１２４ｂ（回路１２０ｂ'用）上の制御信号それぞれＡＤＥａ、ＡＤＥｂを受け入れて、アナログ−ディジタル変換を行うべき時点を決める。
【００２２】
再び図６を参照し、そして図７のタイミング図を参照して、修正した画素アレイ１１０'及び修正したアナログ処理兼ディジタル化回路１２０ａ'、１２０ｂ'の動作について説明する。信号線１１３上に予め供給されている行アドレスを行デコーダ１１２がデコードして、信号線２６０のうちの１本をハイの論理状態に設定すると、処理を開始する。他の信号線２６０はローの論理状態に設定する。このことは、図７のＲＯＷ信号が"row i（行ｉ）"の所でハイ状態になっていることに現れている。ＲＯＷ信号がハイ状態になると、デコード行（即ち行ｉ）内の画素からの出力が出力線２５０に結合される。これに加えて、ロー状態であるＳＨＥａ信号もハイ状態に駆動される。ＳＨＥｂ信号はロー状態のままである。これにより、回路１２０ａ'内のサンプル−ホールド回路１２１は、デコード行のすべての画素信号をサンプル−ホールドすることができる。
【００２３】
次に、制御回路１４０が新たな行アドレスを行デコーダ１１２に送ると、ＲＯＷ信号は再びローの論理状態に遷移する。行デコーダ１１２は、新たな行アドレスのデコードを終えると、新たなデコード行（即ち行ｉ＋１）に対応する信号線２６０をハイ状態に駆動して、他の信号線２６０をローの論理状態に設定する。このことは、図７のＲＯＷ信号が"row i+1（行ｉ＋１）"の所でハイ状態になっていることに現れている。ＲＯＷ信号が行ｉ＋１に対してハイ状態になると、ＡＰＥａ信号及びＳＨＥｂ信号がハイ状態に駆動される。ＡＰＥｂ信号及びＳＨＥａ信号はロー状態のままである。ＡＰＥａ信号をハイ状態に駆動すれば、回路１２０ａ'のアナログ−ディジタル変換器１２３が、（回路１２０ａ'の）サンプル−ホールド回路１２１に保持されているアナログ信号をディジタル信号に変換する。ＳＨＥｂ信号をハイ状態に駆動することによって、回路１２０ｂ'内のサンプル−ホールド回路１２１が、行ｉ＋１のすべての画素をサンプル−ホールドする。
【００２４】
次に、制御回路１４０が他の行アドレスを行デコーダ１１２に送ると、ＲＯＷ信号は再びローの論理状態に遷移する。行デコーダ１１２は、行のデコードを終えると、デコード行（即ち行ｉ＋２）に対応する信号線２６０をハイ状態に駆動して、他の信号線２６０をローの論理状態に設定する。このことは、図７のＲＯＷ信号が"row i+2（行ｉ＋２）"の所でハイ状態になっていることに現れている。ＲＯＷ信号が行ｉ＋２に対してハイ状態になると、回路１２０ａ'のディジタル−アナログ変換器１２３が変換したデータが出力される。このことは図７のＤＡＴＡ信号上の"row i"の部分に現れている。データの出力に加えて、信号ＳＨＥａ及びＡＤＥｂは共にハイ状態に駆動される。これにより、回路１２０ａ'のサンプル−ホールド回路１２１が、行ｉ＋２からの画素信号をサンプル−ホールドする。またこれにより、回路１２０ｂ'のアナログ−ディジタル変換器１２３もディジタル変換を実行する。
【００２５】
次に、制御回路１４０が行デコーダ１１２に他の行アドレス送ると、ＲＯＷ信号は再びローの論理状態に遷移する。行デコーダ１１２は、行のデコードを終えると、上述したように、行ｉ＋３用の信号線２６０を駆動する。制御信号ＡＰＥａ及びＳＨＥｂは共にハイ状態に駆動されて、これにより、行ｉ＋３をサンプル−ホールドして、行ｉ＋１に対応するデータを出力することができる。
【００２６】
なお、以上の説明は、行ｉから処理を開始することを想定している。通常の動作では、第１行から処理を開始すべきである。行ｉが第１行でない場合には、ＲＯＷ信号が行ｉに対してハイ状態になると、信号ＡＤＥｂもハイ状態に駆動されて、ＲＯＷ信号が行ｉ＋１に対して再びハイ状態に駆動されると、行ｉ−１に対応するデータが使用可能になる。図７には、上述した現象に関連する信号を点線で示す。
【００２７】
従って本発明は、上部及び下部のアナログ処理兼ディジタル化回路１２０ａ'、１２０ｂ'を修正して、奇数列及び偶数列からの信号を共に受信可能にしたものである。２つの回路の一方の回路１２０ａ'を用いて、画素Ｐの行をサンプル−ホールドして、他方の回路１２０ｂ'が、前にサンプル−ホールドした行に対するディジタル化を実行することによって、処理性能を２倍にすることができる。このようにして、どの所定時点でも、１つのサンプル−ホールド回路が動作状態であり、１つのアナログ−ディジタル変換器も動作状態である。このパイプライン的な方法は、行デコーダが以前の２倍の速さで動作することを必要とするが、２倍速のデータ変換を可能にする。
【００２８】
前述したように、こうした高速変換は、例えばホログラフィックメモリーシステムの読み取りを含めた種々の用途に利用できる。図８に、本発明のイメージングシステム５００を、ホログラフィックメモリーシステム８００と共に利用する方法を示す。ホログラフィックメモリーシステム８００は、参照光ビームＲを発生するレーザー８０１を具えている。参照項ビームＲを、可制御光学器の光路８０２を用いて集束させて集束ビームＲ'を形成して、これによりホログラフィック記録媒体８０３を照射する。ホログラフィック記録媒体８０３は、集束ビームＲ'に応答して、集束ビームＲ'を回折させて回折ビームＲ''にして、回折ビームＲ''は第２の可制御光学器の光路８０４を通過して、これによりビームＲ'''が生成されて、ビームＲ'''は本発明のイメージングシステム５００によって読み取られる。コントローラ８０５は、レーザー８０１、可制御光学器８０２、ホログラフィック記録媒体８０３の位置決め、第２の可制御光学器８０４の動作、及びイメージングシステム５００を調整する。
【００２９】
本発明の原理を拡張して、追加的なアナログ−ディジタル変換器１２３及びサンプル−ホールド回路１２１の使用によりアナログ処理兼ディジタル化回路１２０ａ'、１２０ｂ'を修正することによって、さらに高速のイメージングシステムを作製することができる。例として図９に、修正したアナログ処理兼ディジタル化回路１２０ａ''を示す。修正した回路１２０ａ''は、回路１２０ｂ'を同様に修正したもの（図示せず）と組み合わせて使用すべく設計し、ここでは２倍の数のサンプル−ホールド回路１２１及び２倍の数のアナログ−ディジタル変換器１２３を利用する。元の回路１２１、１２３はそれぞれ、制御信号ＳＨＥａ１及びＡＤＥａ１によって制御し、追加的な回路１２１、１２３はそれぞれ、制御信号ＳＨＥａ２及びＡＤＥａ２によって制御する。行デコーダ１１２は２倍の速度で動作させて、２組の回路１２１、１２３は、インターリーブする（交錯させる）方法で動作させる。このように、サンプル−ホールド回路１２１及びアナログ−ディジタル変換器１２３の追加的な組を用いることによって、イメージングシステムの速度を２倍にするか、（インターリーブの程度次第では）さらに増加させることができる。
【００３０】
本発明は、好適な実施例に関連して詳細に説明してきたが、本発明は以上に開示した実施例に限定されないことは明らかである。むしろ本発明は、以上では説明していないが本発明の範囲に合った変形、変更、代案、あるいは等価な構成をいくらでも含むように修正することができる。従って、本発明は以上の説明及び図面に限定されるものではなく、請求項の範囲によってのみ限定される。
【図面の簡単な説明】
【００３１】
【図１】従来技術の画像処理システムのブロック図である。
【図２】画像処理で用いる従来技術のブロック図である。
【図３】アナログ処理兼ディジタル化システムの、画素アレイ、下部、及び上部の詳細ブロック図である。
【図４】図３に示す装置の動作を示すタイミング図である。
【図５】本発明による画像処理システムのブロック図である。
【図６】本発明の原理による画素アレイ、及びアナログ処理兼ディジタル化システムのブロック図である。
【図７】図５に示す装置の動作を示すタイミング図である。
【図８】本発明の原理によるアナログ処理兼ディジタル化システムを用いたホログラフィック記憶装置の詳細ブロック図である。
【図９】本発明の原理による代案の実施例の詳細ブロック図である。
【特許請求の範囲】
【請求項１】
参照ビームを発生するレーザーと；
ホログラフィック媒体と；
前記レーザーと前記ホログラフィック媒体との間に配置された第１光学系と；
イメージングシステムと；
前記ホログラフィック媒体と前記イメージングシステムとの間に、前記ホログラフィック媒体によって前記参照ビームから生成される回折ビームに沿って配置された第２光学系とを具えたホログラフィックメモリーシステムにおいて、
前記イメージングシステムがさらに、
行及び列に配置された複数の画素から成る画素アレイであって、各々の前記列内の前記画素が選択的に、複数の列出力線のそれぞれに接続された画素アレイと；
第１の数の第１処理回路から成る第１ディジタル化回路と；
第２の数の第２処理回路から成る第２ディジタル化回路とを具え、
前記列出力線の各々が、前記第１の数の第１処理回路のうちの１つに結合されると共に前記第２の数の第２処理回路のうちの１つに結合され、
前記列出力線の各々が、前記第１ディジタル化回路及び前記第２ディジタル化回路の各々における少なくとも１つの処理回路に画素信号を供給する
ことを特徴とするホログラフィックメモリーシステム。
【請求項２】
前記イメージングシステムにおける前記第１の数の第１処理回路の各々が、サンプル−ホールド回路とアナログ−ディジタル変換器とを具えて、
前記サンプル−ホールド回路が、前記列出力線のうちの１本に結合された第１入力と、第１出力と、前記サンプル−ホールド回路に結合された第１イネーブル線とを具えて、
前記アナログ−ディジタル変換器が、前記第１出力に結合された第２入力と、第２出力と、前記アナログ−ディジタル変換器に結合された第２イネーブル線とを具えている
ことを特徴とする請求項１に記載のホログラフィックメモリーシステム。
【請求項３】
前記イメージングシステムにおける前記第２の数の第２処理回路の各々が、サンプル−ホールド回路とアナログ−ディジタル変換器とを具えて、
前記サンプル−ホールド回路が、前記列出力線のうちの１本に結合された第３入力と、第３出力と、前記サンプル−ホールド回路に結合された第３イネーブル線とを具えて、
前記アナログ−ディジタル変換器が、前記第３出力に結合された第４入力と、第４出力と、前記アナログ−ディジタル変換器に結合された第４イネーブル線とを具えている
ことを特徴とする請求項２に記載のホログラフィックメモリーシステム。
【請求項４】
前記第１の数が前記第２の数に等しいことを特徴とする請求項３に記載のホログラフィックメモリーシステム。
【請求項５】
前記第１イネーブル線と前記第３イネーブル線とが、共通の信号源からの共通の第１制御信号を搬送し、これにより、前記第１ディジタル化回路の第１動作が、前記第２ディジタル化回路の第１動作とほぼ同時に行われることを特徴とする請求項３に記載のホログラフィックメモリーシステム。
【請求項６】
前記第２イネーブル線と前記第４イネーブル線とが、共通の信号源からの共通の第２制御信号を搬送し、これにより、前記第１ディジタル化回路の第２動作が、前記第２ディジタル化回路の第２動作とほぼ同時に行われることを特徴とする請求項５に記載のホログラフィックメモリーシステム。
【請求項７】
前記第１ディジタル化回路がさらに、第３の数の第３処理回路を具えて、前記第３の数の第３処理回路の各々が前記列出力線のそれぞれに結合され、
前記第３の数の第３処理回路の各々が、サンプル−ホールド回路とアナログ−ディジタル変換器とを具えて、
前記サンプル−ホールド回路が、前記列出力線のうちの１本に結合された第５入力と、第５出力と、前記サンプル−ホールド回路に結合された第５イネーブル線とを具えて、
前記アナログ−ディジタル変換器が、前記第５出力に結合された第６入力と、第６出力と、前記アナログ−ディジタル変換器に結合された第６イネーブル線とを具えている
ことを特徴とする請求項３に記載のホログラフィックメモリーシステム。
【請求項８】
前記第２ディジタル化回路がさらに、第４の数の第４処理回路を具えて、前記第４の数の第４処理回路の各々が前記列出力線のそれぞれに結合され、
前記第４の数の第４処理回路の各々が、サンプル−ホールド回路とアナログ−ディジタル変換器とを具えて、
前記サンプル−ホールド回路が、前記列出力線のうちの１本に結合された第７入力と、第７出力と、前記サンプル−ホールド回路に結合された第７イネーブル線とを具えて、
前記アナログ−ディジタル変換器が、前記第７出力に結合された第８入力と、第８出力と、前記アナログ−ディジタル変換器に結合された第８イネーブル線とを具えている
ことを特徴とする請求項７に記載のホログラフィックメモリーシステム。
【請求項９】
前記第３の数が前記第１の数に等しいことを特徴とする請求項８に記載のホログラフィックメモリーシステム。
【請求項１０】
前記第３の数が前記第４の数に等しいことを特徴とする請求項８に記載のホログラフィックメモリーシステム。
【請求項１】
参照ビームを発生するレーザーと；
ホログラフィック媒体と；
前記レーザーと前記ホログラフィック媒体との間に配置された第１光学系と；
イメージングシステムと；
前記ホログラフィック媒体と前記イメージングシステムとの間に、前記ホログラフィック媒体によって前記参照ビームから生成される回折ビームに沿って配置された第２光学系とを具えたホログラフィックメモリーシステムにおいて、
前記イメージングシステムがさらに、
行及び列に配置された複数の画素から成る画素アレイであって、各々の前記列内の前記画素が選択的に、複数の列出力線のそれぞれに接続された画素アレイと；
第１の数の第１処理回路から成る第１ディジタル化回路と；
第２の数の第２処理回路から成る第２ディジタル化回路とを具え、
前記列出力線の各々が、前記第１の数の第１処理回路のうちの１つに結合されると共に前記第２の数の第２処理回路のうちの１つに結合され、
前記列出力線の各々が、前記第１ディジタル化回路及び前記第２ディジタル化回路の各々における少なくとも１つの処理回路に画素信号を供給する
ことを特徴とするホログラフィックメモリーシステム。
【請求項２】
前記イメージングシステムにおける前記第１の数の第１処理回路の各々が、サンプル−ホールド回路とアナログ−ディジタル変換器とを具えて、
前記サンプル−ホールド回路が、前記列出力線のうちの１本に結合された第１入力と、第１出力と、前記サンプル−ホールド回路に結合された第１イネーブル線とを具えて、
前記アナログ−ディジタル変換器が、前記第１出力に結合された第２入力と、第２出力と、前記アナログ−ディジタル変換器に結合された第２イネーブル線とを具えている
ことを特徴とする請求項１に記載のホログラフィックメモリーシステム。
【請求項３】
前記イメージングシステムにおける前記第２の数の第２処理回路の各々が、サンプル−ホールド回路とアナログ−ディジタル変換器とを具えて、
前記サンプル−ホールド回路が、前記列出力線のうちの１本に結合された第３入力と、第３出力と、前記サンプル−ホールド回路に結合された第３イネーブル線とを具えて、
前記アナログ−ディジタル変換器が、前記第３出力に結合された第４入力と、第４出力と、前記アナログ−ディジタル変換器に結合された第４イネーブル線とを具えている
ことを特徴とする請求項２に記載のホログラフィックメモリーシステム。
【請求項４】
前記第１の数が前記第２の数に等しいことを特徴とする請求項３に記載のホログラフィックメモリーシステム。
【請求項５】
前記第１イネーブル線と前記第３イネーブル線とが、共通の信号源からの共通の第１制御信号を搬送し、これにより、前記第１ディジタル化回路の第１動作が、前記第２ディジタル化回路の第１動作とほぼ同時に行われることを特徴とする請求項３に記載のホログラフィックメモリーシステム。
【請求項６】
前記第２イネーブル線と前記第４イネーブル線とが、共通の信号源からの共通の第２制御信号を搬送し、これにより、前記第１ディジタル化回路の第２動作が、前記第２ディジタル化回路の第２動作とほぼ同時に行われることを特徴とする請求項５に記載のホログラフィックメモリーシステム。
【請求項７】
前記第１ディジタル化回路がさらに、第３の数の第３処理回路を具えて、前記第３の数の第３処理回路の各々が前記列出力線のそれぞれに結合され、
前記第３の数の第３処理回路の各々が、サンプル−ホールド回路とアナログ−ディジタル変換器とを具えて、
前記サンプル−ホールド回路が、前記列出力線のうちの１本に結合された第５入力と、第５出力と、前記サンプル−ホールド回路に結合された第５イネーブル線とを具えて、
前記アナログ−ディジタル変換器が、前記第５出力に結合された第６入力と、第６出力と、前記アナログ−ディジタル変換器に結合された第６イネーブル線とを具えている
ことを特徴とする請求項３に記載のホログラフィックメモリーシステム。
【請求項８】
前記第２ディジタル化回路がさらに、第４の数の第４処理回路を具えて、前記第４の数の第４処理回路の各々が前記列出力線のそれぞれに結合され、
前記第４の数の第４処理回路の各々が、サンプル−ホールド回路とアナログ−ディジタル変換器とを具えて、
前記サンプル−ホールド回路が、前記列出力線のうちの１本に結合された第７入力と、第７出力と、前記サンプル−ホールド回路に結合された第７イネーブル線とを具えて、
前記アナログ−ディジタル変換器が、前記第７出力に結合された第８入力と、第８出力と、前記アナログ−ディジタル変換器に結合された第８イネーブル線とを具えている
ことを特徴とする請求項７に記載のホログラフィックメモリーシステム。
【請求項９】
前記第３の数が前記第１の数に等しいことを特徴とする請求項８に記載のホログラフィックメモリーシステム。
【請求項１０】
前記第３の数が前記第４の数に等しいことを特徴とする請求項８に記載のホログラフィックメモリーシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−２４３９３０（Ｐ２００７−２４３９３０Ａ）
【公開日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【出願番号】特願２００７−２１６９８（Ｐ２００７−２１６９８）
【出願日】平成１９年１月３１日（２００７．１．３１）
【分割の表示】特願２００３−５２１６０８（Ｐ２００３−５２１６０８）の分割
【原出願日】平成１４年８月１６日（２００２．８．１６）
【出願人】（５０００１４０６８）マイクロン テクノロジー，インコーポレイテッド (69)
【氏名又は名称原語表記】ＭＩＣＲＯＮ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
【Ｆターム（参考）】
【公開日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【出願日】平成１９年１月３１日（２００７．１．３１）
【分割の表示】特願２００３−５２１６０８（Ｐ２００３−５２１６０８）の分割
【原出願日】平成１４年８月１６日（２００２．８．１６）
【出願人】（５０００１４０６８）マイクロン テクノロジー，インコーポレイテッド (69)
【氏名又は名称原語表記】ＭＩＣＲＯＮ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
【Ｆターム（参考）】
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